JPS6041157A - バス争奪制御方式 - Google Patents
バス争奪制御方式Info
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- JPS6041157A JPS6041157A JP14940883A JP14940883A JPS6041157A JP S6041157 A JPS6041157 A JP S6041157A JP 14940883 A JP14940883 A JP 14940883A JP 14940883 A JP14940883 A JP 14940883A JP S6041157 A JPS6041157 A JP S6041157A
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- JP
- Japan
- Prior art keywords
- bus
- input
- unit
- output
- processor unit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プロセッサユニットが持つローカルバスとは
独立して設けられるＤＭＡバスに複数の入出カニニット
が接続されて成る情報処理装置に用いて好適なバス争奪
制御方式に関すム〔発明の技術的背景とその問題点〕 近年、マイクロプロセッサの性能が飛躍的に向上し、そ
の用途は種々の分野に及び通信の分野においても広く利
用されてきている。
独立して設けられるＤＭＡバスに複数の入出カニニット
が接続されて成る情報処理装置に用いて好適なバス争奪
制御方式に関すム〔発明の技術的背景とその問題点〕 近年、マイクロプロセッサの性能が飛躍的に向上し、そ
の用途は種々の分野に及び通信の分野においても広く利
用されてきている。
従来、電話回線を利用したデータ伝送システムにおいて
はそのデータ転送速度が比較的遅く従がって、マイクロ
プロセッサのバスの性能はあまり問題とはならなかった
。しかし、近年、網（ネットワーク）内に私設のネット
ワークを構築し、ＩＯＭＢＰＳといった高速のデータ転
送システム、いわゆるローカルエリアネットワークが発
生するに及んで、マイクロプロセッサのバス性能が問題
となってきた。
はそのデータ転送速度が比較的遅く従がって、マイクロ
プロセッサのバスの性能はあまり問題とはならなかった
。しかし、近年、網（ネットワーク）内に私設のネット
ワークを構築し、ＩＯＭＢＰＳといった高速のデータ転
送システム、いわゆるローカルエリアネットワークが発
生するに及んで、マイクロプロセッサのバス性能が問題
となってきた。
このため、入出カニニットとのデータ転送の際使用され
るバッファメモリ（ＲＡＭ）をマイクロプロセッサが持
つシステムバスとは独立に動作スルｏ Ｍ Ａ 、ニス
に接続し、システムバスのトラフイックを分散し、マイ
クロプロセッサのパフォーマンス低下を防ぐ方式がとら
れている。
るバッファメモリ（ＲＡＭ）をマイクロプロセッサが持
つシステムバスとは独立に動作スルｏ Ｍ Ａ 、ニス
に接続し、システムバスのトラフイックを分散し、マイ
クロプロセッサのパフォーマンス低下を防ぐ方式がとら
れている。
この様なバスシステムにおいて、マイクロプロセッサが
このデータ転送用バッファメモリをアクセスすると、入
出カニニットとの間でＤＭＡバス使用権の競合が起きる
。
このデータ転送用バッファメモリをアクセスすると、入
出カニニットとの間でＤＭＡバス使用権の競合が起きる
。
従来、上記の様な事態が発生した場合入出カニニットに
バスの使用権がおると、マイクロプロセッサは入出カニ
ニットがバスの使用を終了するまで、バスの使用を待た
される。入出カニニットのデータ転送スピードが速い場
合、ＤＭＮバス上のデータ転送は１回の転送毎、バス使
用権を放棄しているので、上記の様なバス制御方式を採
用していてもマイクロプロセッサが持つ性能に余り影響
は与えなかった。しかしながら、近年の様に入出カニニ
ットとのデータ転送スピードが向上してくると、１回の
転送毎にバスの使用権を獲得、解放することは、ＤＭＡ
バスの転送パフォーマンスを低下させることになるので
、データを１回ずつ転送するのではなく、７・ラン単位
にまとめ、バースト的に転送する方式がとられる。上記
バースト転送時、マイクロプロセッサがバス使用要求を
発した場合、マイクロプロセッサはバースト転送終了ま
での長い期間時たされ、従がって、マイクロプロセッサ
が持つパフォーマンスに大きな影響を与えることになる
。
バスの使用権がおると、マイクロプロセッサは入出カニ
ニットがバスの使用を終了するまで、バスの使用を待た
される。入出カニニットのデータ転送スピードが速い場
合、ＤＭＮバス上のデータ転送は１回の転送毎、バス使
用権を放棄しているので、上記の様なバス制御方式を採
用していてもマイクロプロセッサが持つ性能に余り影響
は与えなかった。しかしながら、近年の様に入出カニニ
ットとのデータ転送スピードが向上してくると、１回の
転送毎にバスの使用権を獲得、解放することは、ＤＭＡ
バスの転送パフォーマンスを低下させることになるので
、データを１回ずつ転送するのではなく、７・ラン単位
にまとめ、バースト的に転送する方式がとられる。上記
バースト転送時、マイクロプロセッサがバス使用要求を
発した場合、マイクロプロセッサはバースト転送終了ま
での長い期間時たされ、従がって、マイクロプロセッサ
が持つパフォーマンスに大きな影響を与えることになる
。
本発明は上記欠点に鑑みてなされたものであシ、プロセ
ッサユニットが持つローカルバスとは独立して設けられ
るＤＭＡバスに複数の入出カニニットが接続されて成る
情報処理装置に、小量のハードウェアを追加することに
よりプロセッサユニットのバス待ちの時間を小さくし、
プロセッサユニットの持つパフォーマンス向上をはかっ
たバス争奪制御方式を提供することを目的とする。
ッサユニットが持つローカルバスとは独立して設けられ
るＤＭＡバスに複数の入出カニニットが接続されて成る
情報処理装置に、小量のハードウェアを追加することに
よりプロセッサユニットのバス待ちの時間を小さくし、
プロセッサユニットの持つパフォーマンス向上をはかっ
たバス争奪制御方式を提供することを目的とする。
本発明は上記目的を実現するため、上記装置構成に、入
出カニニットがＤＭＡバスの使用権を得ているとき、マ
イクロプロセッサからのノ（ス使用要求により、入出カ
ニニットのデータ転送を中断させ、マイクロプロセッサ
に）くス使用権を与えるバス争奪回路を付加したもので
ある。
出カニニットがＤＭＡバスの使用権を得ているとき、マ
イクロプロセッサからのノ（ス使用要求により、入出カ
ニニットのデータ転送を中断させ、マイクロプロセッサ
に）くス使用権を与えるバス争奪回路を付加したもので
ある。
このことにより、プロセッサユニットのバス待ちの時間
を少なくシ、プロセッサユニットが持つパフォーマンス
の改善をはかることができる。
を少なくシ、プロセッサユニットが持つパフォーマンス
の改善をはかることができる。
以下、図面を使用して本発明に関し詳述する。
第１図は、本発明が実施される情報処理装置の構成例を
示すブロック図である。
示すブロック図である。
図において、１１はＤＭ八ババス１２はフ゛ロセツサユ
ニット（マイクロプロセッサ１３）が持つローカルバス
である。上記バス１１．１２はそれぞれプロセッサユニ
ット１２、ＤＶＡバス争奪回路ヨのコントロールの下、
それぞれ独立して動作する。ＤＭＡバス争奪回路すの内
部構成等詳細については後述する。
ニット（マイクロプロセッサ１３）が持つローカルバス
である。上記バス１１．１２はそれぞれプロセッサユニ
ット１２、ＤＶＡバス争奪回路ヨのコントロールの下、
それぞれ独立して動作する。ＤＭＡバス争奪回路すの内
部構成等詳細については後述する。
又、１４はローカルメモリ、１６はデー１’バツフア用
メモリ、１７．１８は入出カニニット（ｘｌｏす１〜Ｉ
１０すｎ）である。
メモリ、１７．１８は入出カニニット（ｘｌｏす１〜Ｉ
１０すｎ）である。
第２図は第１図におけるＤＩＪＡパス争奪回路１５の実
施例を示す回路図である。本発明が実施されるバス争奪
回路葺け１個のＪ−にフリップフロップ１５１．２進カ
ウンタ１５２．４個のアンドゲート１５３，１５４，１
５５゜１５６、そして２個のインバータゲー） ｌ ５
７゜１５８で構成される。
施例を示す回路図である。本発明が実施されるバス争奪
回路葺け１個のＪ−にフリップフロップ１５１．２進カ
ウンタ１５２．４個のアンドゲート１５３，１５４，１
５５゜１５６、そして２個のインバータゲー） ｌ ５
７゜１５８で構成される。
プロセッサユニット１３から発せられるバス使用要求信
号（Ｃ！ＰＵ ＢＵＳ ＲＥＱ ）は、インバータゲー
ト１５８を介してアンドゲート１５４゜１５５の一方の
入力端子へ供給されると共に、アンドゲート１５３の一
方の入力端子へ供給される。アンドゲート１５３の他方
端子へは、インバータゲートＺ５７を介して入出カニニ
ット１７ （Ｚｌから発せられるバス使用要求（ｌ１０
ＢＵＳ ＲＥＱ）が供給され、ここで論理積条件のとら
れた出力は、Ｊ−にフリップフロップ１５１のＪ入力端
子へ供給される。Ｊ−にフリツプフロッゾ１５１の他方
の入力端子Ｋには入出カニニットＺ ７ （２，！ｌ）
から供給される工１０ Ｂ Ｕ ５ＲＥＱ 信号がダイ
レクトに与えられている。Ｊ−にフリップフロップ１５
１のＱ出力はアンドゲート１５５の他方の入力端子とア
ンドゲート１５６の一方の入力端子へ、そして同出力は
アンドゲート１５４の他方の入力端子へ供給される。上
記アンドゲート１５５にて論理積のとられた結果は２進
カウンタ１５２のイネーブル端子（ＥＮ）へ供給され、
外部より与えられるクロック入力（ＣＬＫ）がカウント
される。この２進カウンタ１５２の出力はアンドゲート
１５６の他方の入力端子へ供給され、ここで論理積のと
られた結果、要求のあった入出カニニット１７（１８）
に対するバス使用許可信号（■１０ＢｔｙｓＣ）ＲＡＮ
Ｔ ）となる。又、上記アンドゲート１５４出力は、プ
ロセッサユニット１３に対するバス使用許可信号（ＣＰ
Ｕ ＢＵＳ ＧＲＡＮＴ ）となる。
号（Ｃ！ＰＵ ＢＵＳ ＲＥＱ ）は、インバータゲー
ト１５８を介してアンドゲート１５４゜１５５の一方の
入力端子へ供給されると共に、アンドゲート１５３の一
方の入力端子へ供給される。アンドゲート１５３の他方
端子へは、インバータゲートＺ５７を介して入出カニニ
ット１７ （Ｚｌから発せられるバス使用要求（ｌ１０
ＢＵＳ ＲＥＱ）が供給され、ここで論理積条件のとら
れた出力は、Ｊ−にフリップフロップ１５１のＪ入力端
子へ供給される。Ｊ−にフリツプフロッゾ１５１の他方
の入力端子Ｋには入出カニニットＺ ７ （２，！ｌ）
から供給される工１０ Ｂ Ｕ ５ＲＥＱ 信号がダイ
レクトに与えられている。Ｊ−にフリップフロップ１５
１のＱ出力はアンドゲート１５５の他方の入力端子とア
ンドゲート１５６の一方の入力端子へ、そして同出力は
アンドゲート１５４の他方の入力端子へ供給される。上
記アンドゲート１５５にて論理積のとられた結果は２進
カウンタ１５２のイネーブル端子（ＥＮ）へ供給され、
外部より与えられるクロック入力（ＣＬＫ）がカウント
される。この２進カウンタ１５２の出力はアンドゲート
１５６の他方の入力端子へ供給され、ここで論理積のと
られた結果、要求のあった入出カニニット１７（１８）
に対するバス使用許可信号（■１０ＢｔｙｓＣ）ＲＡＮ
Ｔ ）となる。又、上記アンドゲート１５４出力は、プ
ロセッサユニット１３に対するバス使用許可信号（ＣＰ
Ｕ ＢＵＳ ＧＲＡＮＴ ）となる。
以下、本発明の動作につき詳細に述べる。
Ｊ−にフリップフロップ１５１は、プロセッサユニット
１３からのバス使用要求信号（ｃｐｕＢＵＳ ＲＢＱ）
と入出カニニットＺ ７ （７ｇ）から発せられるバス
使用要求信号（Ｉｌｏ ＢＵＳ Ｒｇｑ）とによってバ
ス使用の優先度を決めるものである。ＣＰＵ ＢＵＳ
ＲＥＱ 、Ｉｌｏ ＢＵＳ Ｒｇｑ信号は無信号時 １
ｊｌｌ＋状態になっているため、Ｊ−にノリツブフロッ
プ１５１のＪ入力は０”、Ｋ入力は“１”となり、Ｊ−
にフリップフロップ１５１はクロック（ＣＬＫ）信号の
到来によυ、リセット状態となる。
１３からのバス使用要求信号（ｃｐｕＢＵＳ ＲＢＱ）
と入出カニニットＺ ７ （７ｇ）から発せられるバス
使用要求信号（Ｉｌｏ ＢＵＳ Ｒｇｑ）とによってバ
ス使用の優先度を決めるものである。ＣＰＵ ＢＵＳ
ＲＥＱ 、Ｉｌｏ ＢＵＳ Ｒｇｑ信号は無信号時 １
ｊｌｌ＋状態になっているため、Ｊ−にノリツブフロッ
プ１５１のＪ入力は０”、Ｋ入力は“１”となり、Ｊ−
にフリップフロップ１５１はクロック（ＣＬＫ）信号の
到来によυ、リセット状態となる。
尚、Ｊ−にフリップフロップ１５１のリセット状態はプ
ロセッサユニット１３側にバス使用権を与え、セット状
態は入出カニニット１７（１８）側にバス使用権を与え
ることを示すものである。
ロセッサユニット１３側にバス使用権を与え、セット状
態は入出カニニット１７（１８）側にバス使用権を与え
ることを示すものである。
今、上記状態において、Ｃ！ＰＵ ＢＵＳ ＲＥＱ信号
がｌｉｏ”、即ち、プロセッサユニット１３よりバス使
用要求が発せられると、アンドゲート１５３の一方の入
力が“０”となる。このことによりＪ−にフリップフロ
ップ１５１のＪ入力は“Ｏ”となり、一方、Ｊ−にフリ
ップフロップ１５１のに入力はあいかわらず１″のまま
であり、従ってＪ−にフリップフロップ１５１はリセッ
ト状態のままである。
がｌｉｏ”、即ち、プロセッサユニット１３よりバス使
用要求が発せられると、アンドゲート１５３の一方の入
力が“０”となる。このことによりＪ−にフリップフロ
ップ１５１のＪ入力は“Ｏ”となり、一方、Ｊ−にフリ
ップフロップ１５１のに入力はあいかわらず１″のまま
であり、従ってＪ−にフリップフロップ１５１はリセッ
ト状態のままである。
つまり、Ｊ−にフリップフロップ１５１のＱ出力である
信−号゛′１″は、アンドゲート１５４の一方の入力に
供給される。このとき、アンドゲート１５４の他方の入
力端子にもインバータゲート１５Ｂを介してバス使用要
求が“１″レベルで供給される。即ち、アンドゲート１
５４出力は“１″となシ、バス使用許可信号（Ｃ！ＰＵ
ＢＵＳＧＲＡＮＴ）を“ｌ”とし、プロセッサユニッ
ト１３に対しバスの使用を許可する。
信−号゛′１″は、アンドゲート１５４の一方の入力に
供給される。このとき、アンドゲート１５４の他方の入
力端子にもインバータゲート１５Ｂを介してバス使用要
求が“１″レベルで供給される。即ち、アンドゲート１
５４出力は“１″となシ、バス使用許可信号（Ｃ！ＰＵ
ＢＵＳＧＲＡＮＴ）を“ｌ”とし、プロセッサユニッ
ト１３に対しバスの使用を許可する。
次に、上記状態にて入出カニニット１７（１８）がバス
使用要求信号（工１０ ＢＵＳ ＲＥＱ ）を出力する
と、Ｊ−にフリップフロップに入力は“０″となる。一
方、Ｊ入力はアンドゲート１５３の一方に“０′″信号
（ＣＰＵ ＢＵＳ Ｒｇｑ）が入力されたま寸なので、
′０”である。従がって、Ｊ−にフリップフロップ１５
１のＪ、に入力には共に０”信号が入力されているので
Ｊ−にフリップフロップ１５１の出力は依然としてリセ
ット状態のままで、従がってプロセッサユニット１３側
にバスの使用権が与えられている。プロセッサユニット
１３がバスの使用を終了してＣＰＵ ＢＵＳ ＲＥＱ信
号を１″にすることにより、アンドゲート１５３の入力
は共に１″となり、Ｊ入力が′１”となる。これにより
、Ｊ−にフリップフロップ１５１はリセット状態となり
、Ｊ−にフリップフロップ１５１のＱ出力は１”となっ
て、この出力は、アンドゲート１５６の一方の入力端子
に供給される。アンドゲート１５６の他方の入力端子に
与えられている２進カウンタ１５２の出力可は、リセッ
ト状態であるため、°１”となり、アンドゲート１５６
の出力は１″となシ、入出カニニット１７（１８）に対
し、バス使用許可（Ｉｌｏ ＢＵＳ ｏＲＡｔｑＴ）を
与える。即ち、プロセッサユニット１３が／（スを使用
しているとき、入出カニニット１７（１８）は、プロセ
ッサユニット１３がバスの使用を終了するまでバスを使
用することはできない。
使用要求信号（工１０ ＢＵＳ ＲＥＱ ）を出力する
と、Ｊ−にフリップフロップに入力は“０″となる。一
方、Ｊ入力はアンドゲート１５３の一方に“０′″信号
（ＣＰＵ ＢＵＳ Ｒｇｑ）が入力されたま寸なので、
′０”である。従がって、Ｊ−にフリップフロップ１５
１のＪ、に入力には共に０”信号が入力されているので
Ｊ−にフリップフロップ１５１の出力は依然としてリセ
ット状態のままで、従がってプロセッサユニット１３側
にバスの使用権が与えられている。プロセッサユニット
１３がバスの使用を終了してＣＰＵ ＢＵＳ ＲＥＱ信
号を１″にすることにより、アンドゲート１５３の入力
は共に１″となり、Ｊ入力が′１”となる。これにより
、Ｊ−にフリップフロップ１５１はリセット状態となり
、Ｊ−にフリップフロップ１５１のＱ出力は１”となっ
て、この出力は、アンドゲート１５６の一方の入力端子
に供給される。アンドゲート１５６の他方の入力端子に
与えられている２進カウンタ１５２の出力可は、リセッ
ト状態であるため、°１”となり、アンドゲート１５６
の出力は１″となシ、入出カニニット１７（１８）に対
し、バス使用許可（Ｉｌｏ ＢＵＳ ｏＲＡｔｑＴ）を
与える。即ち、プロセッサユニット１３が／（スを使用
しているとき、入出カニニット１７（１８）は、プロセ
ッサユニット１３がバスの使用を終了するまでバスを使
用することはできない。
入出カニニット１７ （２８）がバス使用要求（工１０
ＢＵＳ ＲｇＱ ） を発すると１．Ｔ−にフリップ
フロップ１５１のに入力は“０″となりｓ Ｊ入力はイ
ンバータゲート１５７及びアンドゲート１５３を経て１
”となり、Ｊ−にフリップフロップ１５７はセット状態
と々る。これによシ、Ｊ−にグリップフロップ１５１の
Ｑ出力は“１”となシ、アンドゲート１５６を経てバス
使用許可信号（Ｉｌｏ ＢＵＳ ａａＡｘｑＴ）を“１
”とし、入出カニニット１７（１８）に対しバスの使用
を許可する。
ＢＵＳ ＲｇＱ ） を発すると１．Ｔ−にフリップ
フロップ１５１のに入力は“０″となりｓ Ｊ入力はイ
ンバータゲート１５７及びアンドゲート１５３を経て１
”となり、Ｊ−にフリップフロップ１５７はセット状態
と々る。これによシ、Ｊ−にグリップフロップ１５１の
Ｑ出力は“１”となシ、アンドゲート１５６を経てバス
使用許可信号（Ｉｌｏ ＢＵＳ ａａＡｘｑＴ）を“１
”とし、入出カニニット１７（１８）に対しバスの使用
を許可する。
い壕、上記状態のとき、プロセッサユニット１３がバス
の使用を要求し、Ｃ！ＰＵ ＢＵＳ ＲＢＱ信号をＩＩ
ＯＩＩにすると、Ｊ−にフリップフロップ１５１のＪ
入力はアンドゲートＺ５３を経てパ０”となり、一方、
Ｋ入力は０″のままであるため、Ｊ−にフリップフロッ
プ２５７は依然としてセット状態のままである。このと
き、アンドゲート１５５の入力は共に′１″となシ、２
進カウンタ１５２による計数を許可する。２進カウンタ
１５２は、入出カニニット１７（１８）がバス使用許可
信号を認識する時間のタイミングをとるもので、本発明
実施例においては２ビツトで示されている。即ち、２進
カウンタ１５２は、プロセッサユニット１３のバス使用
要求（ＣＰＵ ＢＵＳ ＲＥＱ ）が出されて計数を開
始し、２クロツクタイム後、出力Ｑはパ０“′となり、
アンドゲート１５６は成立せず、従ってその出力は０”
となる。これにより、入出カニニットＪ ７ （ｚ８）
に対するバス使用許可信号（ｌ１０ＢＵＳ Ｃ）ＲＡＮ
Ｔ ）が“０”と寿り、従って、入出力ユニツ） １７
（２，４１）はバスを使用した転送を中断しなければ
ならなくなる。即ち、入出カニニットｘｙ（１８）は、
このＩｌｏ ＢＵＳ ＧＲＡＮＴ信号“０″によシ、バ
ス動作を終了させ、バス使用要求信号（ｘｌｏ ＢＵＳ
ＲＦ；Ｑ ）を“１″としなければならない。これに
より、Ｊ−にフリップフロップ１５１のＪ入力は′Ｏ”
、Ｋ入力は“１′′となり、従がって、Ｊ−にグリップ
フロップ１５１はリセット状態となり、バス使用権はプ
ロセッサユニット１３側に渡、されることになる。
の使用を要求し、Ｃ！ＰＵ ＢＵＳ ＲＢＱ信号をＩＩ
ＯＩＩにすると、Ｊ−にフリップフロップ１５１のＪ
入力はアンドゲートＺ５３を経てパ０”となり、一方、
Ｋ入力は０″のままであるため、Ｊ−にフリップフロッ
プ２５７は依然としてセット状態のままである。このと
き、アンドゲート１５５の入力は共に′１″となシ、２
進カウンタ１５２による計数を許可する。２進カウンタ
１５２は、入出カニニット１７（１８）がバス使用許可
信号を認識する時間のタイミングをとるもので、本発明
実施例においては２ビツトで示されている。即ち、２進
カウンタ１５２は、プロセッサユニット１３のバス使用
要求（ＣＰＵ ＢＵＳ ＲＥＱ ）が出されて計数を開
始し、２クロツクタイム後、出力Ｑはパ０“′となり、
アンドゲート１５６は成立せず、従ってその出力は０”
となる。これにより、入出カニニットＪ ７ （ｚ８）
に対するバス使用許可信号（ｌ１０ＢＵＳ Ｃ）ＲＡＮ
Ｔ ）が“０”と寿り、従って、入出力ユニツ） １７
（２，４１）はバスを使用した転送を中断しなければ
ならなくなる。即ち、入出カニニットｘｙ（１８）は、
このＩｌｏ ＢＵＳ ＧＲＡＮＴ信号“０″によシ、バ
ス動作を終了させ、バス使用要求信号（ｘｌｏ ＢＵＳ
ＲＦ；Ｑ ）を“１″としなければならない。これに
より、Ｊ−にフリップフロップ１５１のＪ入力は′Ｏ”
、Ｋ入力は“１′′となり、従がって、Ｊ−にグリップ
フロップ１５１はリセット状態となり、バス使用権はプ
ロセッサユニット１３側に渡、されることになる。
以上説明の如く本発明によれば、入出カニニットがバス
を使用中であってもプロセッサユニットから発せられる
バス使用要求が優先されるため、バス待ちの時間が短縮
される。このことによシ、プロセッサユニットのパフォ
ーマンスの改善がなされる。
を使用中であってもプロセッサユニットから発せられる
バス使用要求が優先されるため、バス待ちの時間が短縮
される。このことによシ、プロセッサユニットのパフォ
ーマンスの改善がなされる。
第１図は本発明が冥施される情報処理装置の構成例を示
すブロック図、第２図は第１図におけるバス争奪回路の
内部構成を示す回路実施例である。 １１・・・Ｄｈ／ｆＡバス、１２・・・ローカルバス、
１３・・・プロセッサユニット、１５・・・バス争奪回
路、１７．１８・・・入出カニニット、１５１・・・Ｊ
−にフリップフロップ、１５２・・・２進カウンタ、１
５３〜１５６・・・アンドゲート、１５７ 、 Ｚ５８
・・・インバータゲート。
すブロック図、第２図は第１図におけるバス争奪回路の
内部構成を示す回路実施例である。 １１・・・Ｄｈ／ｆＡバス、１２・・・ローカルバス、
１３・・・プロセッサユニット、１５・・・バス争奪回
路、１７．１８・・・入出カニニット、１５１・・・Ｊ
−にフリップフロップ、１５２・・・２進カウンタ、１
５３〜１５６・・・アンドゲート、１５７ 、 Ｚ５８
・・・インバータゲート。
Claims (1)
- プロセッサユニットが持つローカルバスとは独立して設
けられるＤＭＡバスに少くとも１個の入出カニニットが
接続されて成る情報処理装置において、上記ローカルバ
スとＤＭ八へストの間に、上記入出カニニットがＤＭＡ
バスを使用中であってもプロセッサユニットから発せら
れるバス使用要求を優先させる、バス争奪のだめの回路
を設け、この回路によシ入出カニニットがＤ ｔａ Ａ
ハスをイ吏用中、プロセッサユニットから発せられる
バス使用要求により入出カニニットのデータ転送を中断
させ、プロセッサユニットに使用権を与えることを特徴
とするバス争奪制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14940883A JPS6041157A (ja) | 1983-08-16 | 1983-08-16 | バス争奪制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14940883A JPS6041157A (ja) | 1983-08-16 | 1983-08-16 | バス争奪制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041157A true JPS6041157A (ja) | 1985-03-04 |
Family
ID=15474468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14940883A Pending JPS6041157A (ja) | 1983-08-16 | 1983-08-16 | バス争奪制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916998A (ja) * | 1982-07-20 | 1984-01-28 | Kawasaki Steel Corp | 耐レトルト処理性にすぐれたテインフリ−鋼板の製造方法 |
| JPH02143360A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | Ｄｍａ転送制御回路 |
| WO2018159387A1 (ja) | 2017-03-03 | 2018-09-07 | 日本ユピカ株式会社 | 電気電子部品用結晶性ラジカル重合性組成物、当該組成物を使用した電気電子部品成形体、及び当該電気電子部品成形体の製造方法 |
-
1983
- 1983-08-16 JP JP14940883A patent/JPS6041157A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916998A (ja) * | 1982-07-20 | 1984-01-28 | Kawasaki Steel Corp | 耐レトルト処理性にすぐれたテインフリ−鋼板の製造方法 |
| JPS6041157B2 (ja) * | 1982-07-20 | 1985-09-14 | 川崎製鉄株式会社 | 耐レトルト処理性にすぐれたテインフリ−鋼板の製造方法 |
| JPH02143360A (ja) * | 1988-11-24 | 1990-06-01 | Nec Corp | Ｄｍａ転送制御回路 |
| WO2018159387A1 (ja) | 2017-03-03 | 2018-09-07 | 日本ユピカ株式会社 | 電気電子部品用結晶性ラジカル重合性組成物、当該組成物を使用した電気電子部品成形体、及び当該電気電子部品成形体の製造方法 |
| KR20190121778A (ko) | 2017-03-03 | 2019-10-28 | 니혼 유피카 가부시키가이샤 | 전기 전자 부품용 결정성 라디칼 중합성 조성물, 상기 조성물을 사용한 전기 전자 부품 성형체, 및 상기 전기 전자 부품 성형체의 제조 방법 |
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