CN111679992A - 用于管理对共享总线访问的方法和对应的电子设备 - Google Patents

用于管理对共享总线访问的方法和对应的电子设备 Download PDF

Info

Publication number
CN111679992A
CN111679992A CN202010144565.2A CN202010144565A CN111679992A CN 111679992 A CN111679992 A CN 111679992A CN 202010144565 A CN202010144565 A CN 202010144565A CN 111679992 A CN111679992 A CN 111679992A
Authority
CN
China
Prior art keywords
bus
access
interfaces
interface
granted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010144565.2A
Other languages
English (en)
Other versions
CN111679992B (zh
Inventor
O·费朗
D·奥尔松
A·本·塞德
E·阿尔迪克维里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics SA
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, STMicroelectronics Rousset SAS filed Critical STMicroelectronics SA
Publication of CN111679992A publication Critical patent/CN111679992A/zh
Application granted granted Critical
Publication of CN111679992B publication Critical patent/CN111679992B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Abstract

本公开的各实施例涉及用于管理对共享总线访问的方法和对应的电子设备。根据一个实施例,一种用于管理对由接口共享的总线的访问的方法包括:当对总线的访问被授权给接口中的一个接口时,触发具有最小计数周期的计数;和当在最小计数周期期间,从接口中的至少一个其他接口发出的对总线的至少一个访问请求被接收时,释放授权给接口中的一个接口的访问,并在最小计数周期的结束处创建仲裁点。

Description

用于管理对共享总线访问的方法和对应的电子设备
相关申请的交叉引用
本申请要求于2019年3月11日提交的法国专利申请号1902455的优先权,该申请的全部内容通过引用合并于此。
技术领域
本发明的实施方式和实施例涉及电子设备,尤其涉及用于管理对共享总线的访问的方法和对应的电子设备。
背景技术
通常,当诸如数据总线的总线空闲时,该总线被配置用于允许对该总线的访问,其已经做出首先由该总线接收到的访问请求。一旦授权对总线的访问,从至少一个其他接口发出的一个或多个后续访问请求将被挂起或拒绝,直到对授权给该接口的总线访问的占用结束。在某些情况下,如果授权给接口的访问的持续时间太长,则即使出于恶意,总线也可能几乎永久被占用,这对于实时应用程序(例如实时图像显示应用程序。)经常是成问题的。
存在一种常规解决方案,该解决方案限制访问的持续时间并定期释放授权给该接口的访问以创建仲裁点,从而有可能确定其他接口,如果其他访问请求在仲裁点之前被接收,则对该其他接口授权对总线的访问。然而,根据该常规解决方案,即使没有接收到其他访问请求,信息接口也被迫释放授权的访问,这大大减慢了该接口执行的事务处理的速度。
访问占用时间的增加成比例地减少了仲裁阶段所花费的时间,从而提高了总线的效率。但是此策略为其他接口生成了更长的等待时间(延时),而有时对于系统的实时约束而言是不可接受的。这是为什么仲裁点通常很频繁的原因,这大大降低了总线的效率。
因此,需要提供一种低复杂度的技术解决方案,以提高由接口共享的总线的效率,同时避免实时应用的潜在问题。
发明内容
根据一个实施例,一种用于管理对由接口共享的总线的访问的方法,包括:当对总线的访问被授权给接口中的一个接口时,触发具有最小计数周期的计数;和当在最小计数周期期间,从接口中的至少一个其他接口发出的对总线的至少一个访问请求被接收时,释放授权给接口中的一个接口的访问,并在最小计数周期的结束处创建仲裁点。
根据另一实施例,一种电子设备包括:接口,其中接口中的每个接口包括计数器;由接口共享的总线;控制器,被配置为:当对总线的访问被授权给接口中的一个接口时,触发具有最小计数周期的计数;和当在最小计数周期期间,从接口中的至少一个其他接口发出的对总线的至少一个访问请求被接收时,释放授权给接口中的一个接口的访问,并在最小计数周期的结束处创建仲裁点。
根据另一实施例,一种电子设备包括:多个接口电路;总线,耦合到多个接口电路的每个接口电路;控制器,耦合到总线和多个接口电路;以及通过总线耦合到控制器的复用器,其中控制器被配置为:当对总线的访问被授权给多个接口电路中的第一接口电路时,在最小定时器周期激活第一定时器,并且当在最小定时器周期期间针对总线的至少一个访问请求从多个接口电路中的第二接口电路被接收时,释放授权给第一接口电路的访问,并在最小定时器周期的结束处授权对第二接口电路的访问。
附图说明
本发明的其他优点和特征将以非限制的方式检查实施方式和实施例的详细描述以及附图而呈现,其中:
图1示意性地示出了本发明的一个实施例;
图2示意性地示出了本发明的另一实施例;
图3以定时图示出了本发明的一个实施方式;和
图4以定时图示出了本发明的另一实施方式。
具体实施方式
根据一个方面,提供了一种用于管理接口对总线的访问的方法。该方法包括:当对总线的访问被授权给接口中的一个接口时,岁具有最小计数周期的计数的触发;以及当在最小计数周期期间,从接口中的至少一个其他接口发出的对总线的至少一个访问请求被接收时,释放授权给接口中的一个接口的访问,并在最小计数周期的结束处创建仲裁点。
换句话说,一旦对总线的访问被授权给接口,则只有在最短的计数周期之后,才可能有仲裁点来允许访问另一个接口。设置此最小计数周期是为了确保接口的最小事务大小,从而确保良好的总线效率。
因此,对于请求访问总线的至少另一个接口,足以等待最小计数周期以获得仲裁点,这有利地使得有可能避免单个接口永久地占用访问。
根据一种实现方式,该方法还包括:在仲裁点处,针对接口中的至少一个其他接口仲裁对总线的访问,以确定允许的接口,以及作为仲裁的结果,针对允许的接口授权对总线的访问许可。
有利地,在最小计数周期之后创建的仲裁点处确定将很快被允许访问总线的接口,并且所有常规仲裁机制都可以用于确定允许的接口。
根据另一种实现方式,该方法还包括:如果在最小计数周期期间没有访问请求被接收,并且如果在最小周期后延迟访问请求被第一次接收,则释放授权给接口中的一个接口的访问,以及在从至少一个其他接口发出的对总线的延迟访问请求之后,针对另一接口释放对总线的访问许可。
在一个实施例中,如果访问请求在最小计数周期期满之后发生,则认为该访问请求较晚。
一旦经过最小计数周期,当前占用访问的接口就准备在收到下一个访问请求后立即释放访问。
根据另一实现方式,该方法还包括:如果在占用的结束之前没有接收到对总线的访问请求,则保留授权给接口中的一个接口的访问直到访问结束为止。
有利地,如果在访问占用期间没有接收到访问请求,则占用对总线的访问的接口可以将访问保持到其占用结束,这可以大大提高总线的效率。
作为非限制性示例,最小计数周期可以是能够配置的并且对应于接口中的一个接口。
根据一些实施例,最小计数周期专用于对应的接口,并且可以被配置为大于接口通过总线在总线上发送命令和一个或多个相关地址所需的周期。另一方面,所需周期不包括可能的数据传输。
有利地,每个接口可以具有对应的最小计数周期。每个最小计数周期是能够配置的,以便精确平衡总线的使用。
接口可以例如包括串行外围接口(SPI)。作为非限制性指引,串行外围接口可以例如包括至少一个八脚类型的串行外围接口,本领域技术人员通常以缩写OctoSPI(八脚串行外围接口)来使用。总线可以例如是输入-输出数据总线。更精确地,例如,这可以是多个外围接口共享单个输入-输出数据总线的情况。
根据另一方面,提供了一种电子设备,该电子设备包括:接口,每个接口包括计数器;由接口共享的总线;以及控制装置。该控制装置被配置为:当对总线的访问被授权给接口中的一个接口时,触发具有最小计数周期的计数;和当在最小计数周期期间,从接口中的至少一个其他接口发出的对总线的至少一个访问请求被接收时,释放授权给接口中的一个接口的访问,并在最小计数周期的结束处创建仲裁点。
根据另一实施例,控制装置还被配置为用于在仲裁点处,针对接口中的至少一个其他接口执行对总线的访问的仲裁,以确定允许的接口,以及作为仲裁的结果,针对允许的接口授权对总线的访问许可。
根据另一实施例,控制装置还被配置为用于如果在所述最小计数周期期间没有访问请求被接收,并且如果在所述最小周期后延迟访问请求被第一次接收,则释放授权给所述接口中的所述一个接口的访问,以及在从所述至少一个其他接口发出的对所述总线的所述延迟访问请求之后,针对所述接口中的所述至少一个其他接口释放对所述总线的所述访问许可。
例如,控制装置可被配置用于如果在占用的结束之前未接收到对总线的访问请求,则维持授权接口的访问直到访问的占用的结束为止。
作为非限制性指引,最小计数周期例如可以是能够配置的并且对应于接口中的一个接口。
接口可以例如包括串行外围接口。串行外围接口可以例如包括至少一个八脚串行外围接口。总线可以例如是输入-输出数据总线。
根据另一方面,提供了一种电子设备,例如片上系统,包括如上限定的设备,以及耦合到控制装置的复用模块。
根据一个实施例,复用模块包括输入-输出引脚组,该输入-输出引脚组旨在耦合至包括多个外部存储器的存储装置。根据另一实施例,复用模块包括与接口一样多的输入-输出引脚组,并且每个输入-输出引脚组旨在耦合到外部存储器。
图1中的附图标记1表示电子设备,在这里例如是本领域技术人员通常以缩写词SOC使用的片上系统。
该片上系统包括:处理单元2,这里例如是32位微控制器;输入输出复用模块3,包括输入输出引脚;以及电子设备4,耦合在处理单元2和输入输出复用模块3之间。该电子设备4包括:多个接口,在此例如分别耦合到处理单元2并且用于与处理单元2双向通信命令和数据的第一串行外围接口5a和第二串行外围接口5b;以及控制装置6,分别通过至少一个总线(在此例如是第一数据总线7a和第二数据总线7b)耦合到第一和第二接口5a、5b以及输入-输出复用模块3。在各种实施例中,可以使用具有数字控制逻辑的控制器来实现控制装置6,该数字控制逻辑实现本文所述的控制装置6的功能。可以使用特别配置的门级逻辑、可编程逻辑和/或由可编程处理器实现的逻辑功能来实现该数字控制逻辑,该可编程处理器执行存储在非暂时性机器或计算机可读介质(例如存储器)上的代码。在一些实施例中,控制装置6被实现为数字状态机。
应当注意,处理单元2在此相对于第一串行外围接口和第二串行外围接口5a、5b作为主机操作。片上系统1可以例如包括其他主设备,诸如图形处理器(图形处理单元或GPU)。为了简化,在图1中仅示出了处理单元2。
这些第一串行外围接口和第二串行外围接口5a、5b在此例如是通常以缩写OctoSPI(八脚串行外围接口)而公知的八脚类型的串行外围接口。
有利地,这些OctoSPI接口5a、5b可以提供多达8条数据线,以用于相对于第一串行外围接口和第二串行外围接口5a、5b(此处,例如,闪存类型的非易失性存储器MNV和同步动态随机存取或SDRAM类型的易失性存储器MV)寻址一个或多个从机。第一OctoSPI接口和第二OctoSPI接口5a、5b分别包括第一计数器CE1和第二计数器CE2。
第一计数器CE1和第二计数器CE2分别具有第一最小计数周期DM1和第二最小计数周期DM2。
这些第一最小计数周期和第二最小计数周期DM1、DM2可以相同或不同,并且被配置为大于经由第一数据总线或第二数据总线7a、7b在第一数据总线或第二数据总线7a、7b上发送命令和一个或多个相关地址所需的周期。第一接口和第二接口5a、5b不包括任何可能的数据传输,这有利地允许相应的第一接口和第二接口5a、5b对第一数据总线和第二数据总线7a、7b的使用被精确地平衡。
为了最好地满足每个接口5a,5b的需要,例如在给定周期内充分传输数据的需要,第一最小计数周期和第二最小计数周期DM1,DM2是能够配置的,并且适合于对应的第一接口和第二接口5a、5b。
输入输出复用模块3被配置为接收从第一接口5a发出的第一选择信号CS1,从第二接口5b发出的第二选择信号CS2以及经由第一数据总线和第二数据总线7a、7b由第一接口和第二接口5a、5b传送的数据和时钟信号,并且根据输入-输出复用模块3的配置将数据和时钟信号传递到各种输入-输出引脚。
在图1所示的情况下,这里的输入-输出引脚包括耦合到闪存类型的非易失性存储器MNV的第一引脚组8a和耦合到SDRAM类型的易失性存储器的第二引脚组8b。
在图1所示的这种配置中,第一接口和第二接口5a、5b可以同时且分别与第一引脚组和第二引脚组8a、8b之一相关联。每个接口5a、5b还包括随影的时钟信号Sclk1,Sclk2,以便对相应存储器MNV、MV中的事务进行计时。
第一接口和第二接口5a、5b被配置为分别将第一数据DATA1和第二数据DATA2传递到控制装置6。第一接口5a进一步被配置为传递第一访问请求信号REQ1并接收从控制装置6发出的第一确认(认可)信号ACK1。以同样的方式,第二接口5b还被配置用于传递第二访问请求信号REQ2并接收从控制装置6发出的第二确认(“认可”)信号ACK2。
应当注意,在图1所示的配置中,由于第一引脚组和第二引脚组8a、8b,第一确认信号和第二确认信号可以例如同时被激活。
如在说明书中将进一步看到的,控制装置6被配置用于管理由第一接口和第二接口5a、5b请求的对数据总线7a,7b的访问,特别是当对第一数据总线或第二数据总线7a、7b的访问已经被授权。
现在参考图2,其示出了电子设备1的另一配置,其中,输入-输出复用模块3配置为耦合到存储装置9,在这里,例如,包含多个存储器的多芯片存储器,在此例如是先前示出的非易失性存储器MNV和易失性存储器MV。在这种情况下,仅使用单个输入-输出引脚组,在此例如是第一引脚组8a。
时钟信号Slkk1,Slkk2以及选择信号CS1,CS2通过控制装置6被发送,并且控制装置6被配置为确定哪个时钟信号将经由第一数据总线7a或经由第二数据总线7b被发送到存储装置9。
通过使用信号REQ1/ACK1/REQ2/ACK2,控制装置6被配置为动态地确定选择了哪个接口5a或5b。在此,例如经由总线7a发送所选择的接口的信号。因此,在该配置中不使用总线7b。换句话说,由第一接口和第二接口5a、5b传送的数据不能同时发送到存储装置9。
有利地,由于使用输入-输出复用模块3,第二输入-输出引脚组8b可以被其他外部接口使用。
现在参考图3,其示出了由控制装置6执行的对对数据总线(例如,第一数据总线7a)的访问的管理的实现方式。
如图3所示,例如,第一数据总线7a未被占用。在接收到来自第一接口5a的第一访问请求之前,信号BUS7a_CS处于高状态。信号REQ1在时刻A处于高状态。控制装置6被配置用于在下一循环(图3所示的时刻B处的ACK1)中向第一接口5a授权对第一数据总线7a的访问并触发具有第一最小计数周期DM1的计数(CE1_clk)。因此,第一接口5a在时刻C开始事物。
由控制装置6在时刻D(例如在第一个最小周期DM1的结束之前)接收从第二接口5b发出的对第一数据总线7a的访问请求REQ2。
信号ACK1在下一循环(即时E)切换为低状态,但是第一接口5a的事务在第一最小计数周期(即时F)的结束处的时刻G结束。换句话说,第一接口5a在时刻G释放对第一数据总线7a的访问,并且控制装置6被配置为在时刻G创建仲裁点PA。
应当注意,如果在创建仲裁点PA之前收到多个访问请求,则控制装置6被配置为通过应用本领域技术人员已知的常规仲裁算法来确定允许的接口INTA,例如根据接收顺序、优先级或等待时间等
由于这里仅要仲裁一个访问请求,因此控制装置6被配置为在时刻H向第二接口5b授权对第一数据总线7a的访问作为许可接口INTA,并触发具有第二最小计数周期DM2的计数(CE2_clk)。
第二接口5b的事务在下一循环的时刻I开始。
如果在授权第二接口5b的访问的占用的结束之前未收到来自另一个接口(此处为第一接口5a)的访问请求,则继续进行第二接口5b的事务,并且即使具有第二最小计数周期DM2的计数(CE2_clk)已经结束,即在时刻J,授权给第二接口5b的访问也被保持(或维护)到结束。
如在图3中可以看到的,第二接口5b的事务在时刻K已经结束,并且信号ACK2在下一循环(时刻L)返回到其低状态。发生事务时,信号BUS7a_CS处于低状态。
现在参考图4,其示出了管理对数据总线的访问的另一实现方式,该数据总线例如在这里仍然是第一数据总线7a。
应当注意,图3和图4所示的示例也可以被实现用于管理对第二数据总线7b的访问。
时刻A'至C'与图3中所示的时刻A至C相同。
第一数据总线7a接收到来自第二接口5b的访问请求的瞬时E′是在具有第一最小计数周期DM1的计数结束之后(瞬时D′)。换句话说,从第二接口5b发出的访问请求在这里被认为是延迟访问请求DAT。
由于延迟访问请求DAT是在第一最小计数周期DM1之后接收到的第一个请求,而第一接口5a的事务仍在进行中,因此第一接口5a即将准备释放对第一数据总线7a的访问。
因此,控制装置6被配置为在时刻F'停止第一接口5a的事物,并且信号ACK1在时刻G'处的下一循环中切换为低状态。
控制装置6还被配置为用于在时刻G′授权第二接口5b对第一数据总线7a的访问,并触发具有第二最小计数周期DM2的计数(CE2_clk)。第二接口5b的事务在在时刻H′处的下一周期开始。
因此,接口的事务将不会被系统地中断,并且在考虑到专用于对应的接口的最小计数周期的同时,以平衡和公平的方式管理对由多个接口共享的总线的访问。

Claims (20)

1.一种用于管理对由接口共享的总线的访问的方法,所述方法包括:
当对所述总线的访问被授权给所述接口中的一个接口时,触发具有最小计数周期的计数;和
当在所述最小计数周期期间,从所述接口中的至少一个其他接口发出的对所述总线的至少一个访问请求被接收时,释放授权给所述接口中的所述一个接口的所述访问,并在所述最小计数周期的结束处创建仲裁点。
2.根据权利要求1所述的方法,还包括:
在所述仲裁点处,针对所述接口中的所述至少一个其他接口仲裁对所述总线的访问,以确定允许的接口,以及
作为所述仲裁的结果,针对所述允许的接口授权对所述总线的访问许可。
3.根据权利要求2所述的方法,还包括:
如果在所述最小计数周期期间没有访问请求被接收,并且如果在所述最小周期后延迟访问请求被第一次接收,
则释放授权给所述接口中的所述一个接口的访问,以及
在从所述至少一个其他接口发出的对所述总线的所述延迟访问请求之后,针对所述接口中的所述至少一个其他接口释放对所述总线的所述访问许可。
4.根据权利要求1所述的方法,还包括:如果在所述访问的占有的结束之前没有对所述总线的访问请求被接收,则保留授权给所述接口中的所述一个接口的所述访问,直到所述访问的所述占有的结束。
5.根据权利要求1所述的方法,其中所述最小计数周期是能够配置的,并且对应于所述接口中的所述一个接口。
6.根据权利要求1所述的方法,其中所述接口包括串行外围接口。
7.根据权利要求6所述的方法,其中所述串行外围接口包括至少一个八脚类型的串行外围接口。
8.根据权利要求1所述的方法,其中所述总线是输入-输出数据总线。
9.一种电子设备,包括:
接口,其中所述接口中的每个接口包括计数器;
总线,由所述接口共享;和
控制器,配置为
当对所述总线的访问被授权给所述接口中的一个接口时,触发具有最小计数周期的计数;和
当在所述最小计数周期期间,从所述接口中的至少一个其他接口发出的对所述总线的至少一个访问请求被接收时,释放授权给所述接口中的所述一个接口的所述访问,并在所述最小计数周期的结束处创建仲裁点。
10.根据权利要求9所述的设备,其中所述控制器还被配置为:
在所述仲裁点处,针对所述接口中的所述至少一个其他接口仲裁对所述总线的访问,以确定允许的接口,以及
作为所述仲裁的结果,针对所述允许的接口授权对所述总线的访问许可。
11.根据权利要求9所述的设备,其中所述控制器还被配置为:
如果在所述最小计数周期期间没有访问请求被接收,并且如果在所述最小周期后延迟访问请求被第一次接收,
则释放授权给所述接口中的所述一个接口的访问,以及
在从所述至少一个其他接口发出的对所述总线的所述延迟访问请求之后,针对所述接口中的所述至少一个其他接口释放对所述总线的所述访问许可。
12.根据权利要求9所述的设备,其中所述控制器还被配置为:
如果在所述访问的占有的结束之前没有对所述总线的访问请求被接收,则保留授权给所述接口中的所述一个接口的所述访问,直到所述访问的所述占有的结束。
13.根据权利要求9所述的设备,其中所述最小计数周期是能够配置的,并且对应于所述接口中的一个接口。
14.根据权利要求9所述的设备,其中所述接口包括串行外围接口。
15.根据权利要求14所述的设备,其中所述串行外围接口包括至少一个八脚类型的串行外围接口。
16.根据权利要求14所述的设备,其中所述总线是输入-输出数据总线。
17.一种电子装置,包括:
多个接口电路;
总线,耦合到所述多个接口电路的每个接口电路;
控制器,耦合到所述总线和所述多个接口电路;和
复用器,经由所述总线耦合到所述控制器,其中所述控制器被配置为
当对所述总线的访问被授权给所述多个接口电路中的第一接口电路时,在最小定时器周期内激活第一定时器,并且
当在所述最小定时器周期期间针对所述总线的至少一个访问请求从所述多个接口电路中的第二接口电路被接收时,释放授权给所述第一接口电路的所述访问,并在所述最小定时器周期的结束处授权对所述第二接口电路的访问。
18.根据权利要求17所述的电子装置,其中所述复用器包括被配置为将所述总线耦合到多个外部存储器的输入-输出引脚组。
19.根据权利要求17所述的电子装置,其中:
所述复用器包括与所述多个接口电路中的接口电路的数目相同数目的输入-输出引脚组;以及
每个输入-输出引脚组被配置为耦合到外部存储器。
20.根据权利要求17所述的电子装置,其中所述多个接口电路、所述总线、所述控制器和所述多路复用器形成片上系统。
CN202010144565.2A 2019-03-11 2020-03-04 用于管理对共享总线访问的方法和对应的电子设备 Active CN111679992B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1902455A FR3093830B1 (fr) 2019-03-11 2019-03-11 Procédé de gestion d’accès à un bus partagé, et dispositif électronique correspondant
FR1902455 2019-03-11

Publications (2)

Publication Number Publication Date
CN111679992A true CN111679992A (zh) 2020-09-18
CN111679992B CN111679992B (zh) 2023-11-28

Family

ID=67107841

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010144565.2A Active CN111679992B (zh) 2019-03-11 2020-03-04 用于管理对共享总线访问的方法和对应的电子设备

Country Status (4)

Country Link
US (1) US10983937B2 (zh)
EP (1) EP3709178A1 (zh)
CN (1) CN111679992B (zh)
FR (1) FR3093830B1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3103586B1 (fr) 2019-11-22 2023-04-14 St Microelectronics Alps Sas Procédé de gestion du fonctionnement d’un système sur puce formant par exemple un microcontrôleur, et système sur puce correspondant
FR3103584B1 (fr) 2019-11-22 2023-05-05 St Microelectronics Alps Sas Procédé de gestion du débogage d’un système sur puce formant par exemple un microcontrôleur, et système sur puce correspondant

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365438A (en) * 1993-01-08 1994-11-15 Ford Motor Company Audible and visual feedback for user stimulated self-test diagnostics
US5954809A (en) * 1996-07-19 1999-09-21 Compaq Computer Corporation Circuit for handling distributed arbitration in a computer system having multiple arbiters
CN101013407A (zh) * 2007-02-05 2007-08-08 北京中星微电子有限公司 支持多总线多类型存储器的内存仲裁实现系统和方法
CN101271434A (zh) * 2007-03-22 2008-09-24 Arm有限公司 用于执行多周期仲裁的数据处理装置和方法
US20150195357A1 (en) * 2014-01-03 2015-07-09 Lsi Corporation Enhancing active link utilization in serial attached scsi topologies

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462477B1 (ko) * 2002-12-10 2004-12-17 한국전자통신연구원 이더넷 pon에서의 다지점제어 프로토콜 처리장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365438A (en) * 1993-01-08 1994-11-15 Ford Motor Company Audible and visual feedback for user stimulated self-test diagnostics
US5954809A (en) * 1996-07-19 1999-09-21 Compaq Computer Corporation Circuit for handling distributed arbitration in a computer system having multiple arbiters
CN101013407A (zh) * 2007-02-05 2007-08-08 北京中星微电子有限公司 支持多总线多类型存储器的内存仲裁实现系统和方法
CN101271434A (zh) * 2007-03-22 2008-09-24 Arm有限公司 用于执行多周期仲裁的数据处理装置和方法
US20150195357A1 (en) * 2014-01-03 2015-07-09 Lsi Corporation Enhancing active link utilization in serial attached scsi topologies

Also Published As

Publication number Publication date
US20200293474A1 (en) 2020-09-17
FR3093830B1 (fr) 2021-03-12
CN111679992B (zh) 2023-11-28
US10983937B2 (en) 2021-04-20
FR3093830A1 (fr) 2020-09-18
EP3709178A1 (fr) 2020-09-16

Similar Documents

Publication Publication Date Title
US6681283B1 (en) Coherent data apparatus for an on-chip split transaction system bus
CN100595744C (zh) 芯片上系统集成电路、电子系统及在其内传送数据的方法
EP0737924A2 (en) Bus arbritation and data transfer
US11080220B2 (en) System on chip having semaphore function and method for implementing semaphore function
JPH08227392A (ja) 待ち時間及びシャドー・タイマを有するバス・システム
US7013357B2 (en) Arbiter having programmable arbitration points for undefined length burst accesses and method
CN111679992B (zh) 用于管理对共享总线访问的方法和对应的电子设备
JPH02289017A (ja) コンピユータシステム内でデータ転送方法
US7469309B1 (en) Peer-to-peer data transfer method and apparatus with request limits
CN107810492B (zh) 可配置的邮箱数据缓冲器装置
WO2011149482A1 (en) Storing data in any of a plurality of buffers in a memory controller
US5649209A (en) Bus coupling information processing system for multiple access to system bus
EP0319668A2 (en) Inter and intra priority resolution network for an asynchronous bus system
EP1811393A1 (en) Method and system for data transfer
US6532507B1 (en) Digital signal processor and method for prioritized access by multiple core processors to shared device
US7386645B2 (en) System on a chip with an arbitration unit to grant right of access to a common resource in response to conflicting requests for access from initiator modules, and storage key incorporating the arbitration unit
JP4583590B2 (ja) バストランザクションにおける制御チップセットのアービトレーション
US5150466A (en) Flexible distributed bus priority network
US7203781B2 (en) Bus architecture with primary bus and secondary or slave bus wherein transfer via DMA is in single transfer phase engagement of primary bus
US5983025A (en) Computer system buffers for providing concurrency and avoid deadlock conditions between CPU accesses, local bus accesses, and memory accesses
US8135878B1 (en) Method and apparatus for improving throughput on a common bus
US7366811B2 (en) Bus arbitration system
US7325088B2 (en) Management of indexed registers in a system on a chip
US9672168B2 (en) System interconnection of system-on-chip
KR100475438B1 (ko) 데이터 버스 시스템 및 버스간 크로스 액세스 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant