JPS5936863A - 共有資源アクセス競合制御回路 - Google Patents
共有資源アクセス競合制御回路Info
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- JPS5936863A JPS5936863A JP14670282A JP14670282A JPS5936863A JP S5936863 A JPS5936863 A JP S5936863A JP 14670282 A JP14670282 A JP 14670282A JP 14670282 A JP14670282 A JP 14670282A JP S5936863 A JPS5936863 A JP S5936863A
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- Japan
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- processor
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- access permission
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マルチプロセッサシステムにおいて単一の共
有資源を複数のプロセッサで共有する場合に必要なアク
セスの競合制御回路に関するものである。
有資源を複数のプロセッサで共有する場合に必要なアク
セスの競合制御回路に関するものである。
従来技術と問題点
高性能々処理装置を実現する一つの方法として、１ルチ
プロセツサ構成が知られている。この場合、共鳴資源の
アクセス競合が存在するため、効率の良い競合制御を行
なうことが性能の向上につながる。以下、単一の共通バ
スに複数のプロセッサが接続されるマルチプロセッサシ
ステムにおける共通バス競合制御を例にとシ説明する。
プロセツサ構成が知られている。この場合、共鳴資源の
アクセス競合が存在するため、効率の良い競合制御を行
なうことが性能の向上につながる。以下、単一の共通バ
スに複数のプロセッサが接続されるマルチプロセッサシ
ステムにおける共通バス競合制御を例にとシ説明する。
第１図はマルチプロセッサシステムの措成例を示すブロ
ック図であシ、１，２はプロセッサ、３はバス制御回路
、１４．２４はプロセッサ１，２からバス制御回路６ヘ
バス要求を通知するアクセス要求信号線、１５．２５は
バス制御回路５から各プロセッサへバスの使用許可を通
知するアクセス許可信号線。
ック図であシ、１，２はプロセッサ、３はバス制御回路
、１４．２４はプロセッサ１，２からバス制御回路６ヘ
バス要求を通知するアクセス要求信号線、１５．２５は
バス制御回路５から各プロセッサへバスの使用許可を通
知するアクセス許可信号線。
４１は共通バスか使用状態であることを各プロセッサに
通知するビジー線、４２はアドレス及びデータ等のパス
ライン、１１ 、２１はプロセッサ１，２内のバスドラ
イバレシーバ、１２．２２はプロセッサ１．２内路、３
２はバスクロック発生回路、５５．５４はバスクロック
線である。
通知するビジー線、４２はアドレス及びデータ等のパス
ライン、１１ 、２１はプロセッサ１，２内のバスドラ
イバレシーバ、１２．２２はプロセッサ１．２内路、３
２はバスクロック発生回路、５５．５４はバスクロック
線である。
同図において、プロセッサ１が共通バス使用要求を持つ
場合、共通バスアクセス要求線１３によシパス要求はバ
ス制御回路１２に通知され、次いでアクセス要求信号線
１４を介し競合制御回路６１に通知される。競合制御回
路６１は予め定められたアルゴリズムによシプロセッサ
１に対しアクセス許可をして良いか否かを判定し、アク
セス許可を力える場合はアクセス許可信号線１５を介し
プロセッサ１にアクセス許可を通知する。プロセッサ１
はビジー線４１を監視し、該ビジー線がオフ古歌態なら
プロセッサ１はバス制御回路１２によシピジー線４１を
オンにして共通バスアクセスを開始する。ビジー線４１
がオン状態ならばオフになるまで待ち、同様の動作を行
なう。このような制御を行なうため、競合制御回路６１
は各プロセッサから出される共通バスアクセス要求信号
線の状態と各プロセッサに対するアクセス許可信号線の
状態との関係を□い１．やオゎ、ゎえアヤッ１，８ルア
、１１ワオおなう。
場合、共通バスアクセス要求線１３によシパス要求はバ
ス制御回路１２に通知され、次いでアクセス要求信号線
１４を介し競合制御回路６１に通知される。競合制御回
路６１は予め定められたアルゴリズムによシプロセッサ
１に対しアクセス許可をして良いか否かを判定し、アク
セス許可を力える場合はアクセス許可信号線１５を介し
プロセッサ１にアクセス許可を通知する。プロセッサ１
はビジー線４１を監視し、該ビジー線がオフ古歌態なら
プロセッサ１はバス制御回路１２によシピジー線４１を
オンにして共通バスアクセスを開始する。ビジー線４１
がオン状態ならばオフになるまで待ち、同様の動作を行
なう。このような制御を行なうため、競合制御回路６１
は各プロセッサから出される共通バスアクセス要求信号
線の状態と各プロセッサに対するアクセス許可信号線の
状態との関係を□い１．やオゎ、ゎえアヤッ１，８ルア
、１１ワオおなう。
第２図は競合制御回路３１が行なうアルゴリズムの一例
を示す図であって、アクセス要求信号線のものである。
を示す図であって、アクセス要求信号線のものである。
同図において、Ａ、Ｂ、ＣはプロセッサＢ、Ｃはアクセ
ス要求がないことを表わす。また、ＡＩ 、ｎ ／、
ｃｌはプロセッサ１．２．３に対しアクセス許可信号が
出されていることを表わし、Ｊ 、 ｎｌ 、 ｃｌは
アクセス許可信号を出していないことを表わす。このア
ルゴリズムは、必ず１個のプロセッサにのみアクセス許
可信号を出し、新たなアクセス要求が発生した時点では
既にアクセス許可信号を出しているプロセッサの優先度
（プライオリティ）を最も低くして、次にアクセス許可
信号を出すプロセッサを選択する。なお同時に共通バス
アクセス要求が発生した時点の優先順位はプロセッサ１
．プロセッサ２．プロセッサ６の順とする。
ス要求がないことを表わす。また、ＡＩ 、ｎ ／、
ｃｌはプロセッサ１．２．３に対しアクセス許可信号が
出されていることを表わし、Ｊ 、 ｎｌ 、 ｃｌは
アクセス許可信号を出していないことを表わす。このア
ルゴリズムは、必ず１個のプロセッサにのみアクセス許
可信号を出し、新たなアクセス要求が発生した時点では
既にアクセス許可信号を出しているプロセッサの優先度
（プライオリティ）を最も低くして、次にアクセス許可
信号を出すプロセッサを選択する。なお同時に共通バス
アクセス要求が発生した時点の優先順位はプロセッサ１
．プロセッサ２．プロセッサ６の順とする。
第２図に示すアルゴリズムを式で表わすと、プロセッサ
ｉに対してアクセス許可信号が返される条件ＡＣＫ（ｉ
）は次式で表わされる。なお式中・はアンド条件を示す
。
ｉに対してアクセス許可信号が返される条件ＡＣＫ（ｉ
）は次式で表わされる。なお式中・はアンド条件を示す
。
ＡＣＫ（１）；（Ａ′・Ｂ′・θ）・（Ａ−云・ト）＋
（Ｂ′・Ｂ′・Ｂ′）・（Ａ・δ）＋ｉ′・互′・Ａ・
・・・・・・・・ （１） ＡＣＫ（２）＝ （Ａ’・Ｂ′・Ｂ′）・Ｂ＋σ′・Ｂ
′・ど′）・（］・Ｂ−ど）＋（７′・＃’）（Ａ−Ｂ
）・・・・・・・・・ （２） Ａｃｘ（ｓ）＝ ＜Ａ′−Ｂ′・ｃ”′） ・＜ｍ−ｃ
） ＋（，４；−Ｂ′−ａ） ・ｃ 十（、ｃ−ｉｒ′
） −（２−Ｔａ ・ｃ）・・・・・−・・（３） 例えばアクセス許可信号の状態がＡ′・Ｂ′・Ｃ′のと
き、アクセス要求信号がＡ−Ｂ−５に変わったとする。
（Ｂ′・Ｂ′・Ｂ′）・（Ａ・δ）＋ｉ′・互′・Ａ・
・・・・・・・・ （１） ＡＣＫ（２）＝ （Ａ’・Ｂ′・Ｂ′）・Ｂ＋σ′・Ｂ
′・ど′）・（］・Ｂ−ど）＋（７′・＃’）（Ａ−Ｂ
）・・・・・・・・・ （２） Ａｃｘ（ｓ）＝ ＜Ａ′−Ｂ′・ｃ”′） ・＜ｍ−ｃ
） ＋（，４；−Ｂ′−ａ） ・ｃ 十（、ｃ−ｉｒ′
） −（２−Ｔａ ・ｃ）・・・・・−・・（３） 例えばアクセス許可信号の状態がＡ′・Ｂ′・Ｃ′のと
き、アクセス要求信号がＡ−Ｂ−５に変わったとする。
プロセッサ１，２が共通バスのアクセス要求をしている
が、アクセス許可信号は既にプロセッサ２に出されてい
るためプロセッサ２の優先度は最低で、優先度はプロセ
ッサ６．１の順になっている。しかし、プロセッサ３は
アクセス要求をしていないので、次に優先度が高いプロ
セッサ１に対してアクセス許可信号を出すことになる。
が、アクセス許可信号は既にプロセッサ２に出されてい
るためプロセッサ２の優先度は最低で、優先度はプロセ
ッサ６．１の順になっている。しかし、プロセッサ３は
アクセス要求をしていないので、次に優先度が高いプロ
セッサ１に対してアクセス許可信号を出すことになる。
即ち、■に移行し、アクセス許可信号の状態はＡ′・１
′・Ｂ′になる。
′・Ｂ′になる。
以上説明したようなアルゴリズムは、従来、例えば第３
図に示すような回路で実現されている。
図に示すような回路で実現されている。
同図において、３４はパスクロック線、５１は第１のイ
ンバータ、５２〜５５はプロセッサ１にアクセス許可信
号を出すだめの論理条件を得るゲート、５はラッチ用の
７リツプフロツプ、６１は第２のインバータ、６２〜６
５はプロセッサ２にアクセス許可信号を出すための論理
条件を得るゲート、６はラッチ用フリップフロップ、７
１は第６のインバータ、７２〜７５はプロセッサ５にア
クセス許可信号を出すための論理条件を得るゲート、７
はラッチ用フリップ７０ツブ、８２ 、８３はアクセス
許可信号のＡＺＢ／ 、 ｃ ／のインバータである。
ンバータ、５２〜５５はプロセッサ１にアクセス許可信
号を出すだめの論理条件を得るゲート、５はラッチ用の
７リツプフロツプ、６１は第２のインバータ、６２〜６
５はプロセッサ２にアクセス許可信号を出すための論理
条件を得るゲート、６はラッチ用フリップフロップ、７
１は第６のインバータ、７２〜７５はプロセッサ５にア
クセス許可信号を出すための論理条件を得るゲート、７
はラッチ用フリップ７０ツブ、８２ 、８３はアクセス
許可信号のＡＺＢ／ 、 ｃ ／のインバータである。
この回路は、パスクロック線３４のバスクロックを使い
、逐次リクエスト（ＲＥＱ）とアクノリッジ（ＡＣＫ）
の状況の変化を検知するものである。第６図の例ではプ
ロセッサが６個の場合であるが、プロセッサ数が増加す
ると回路規模が著しく増大することは容易に予想され、
個別部品によシ同様の回路を実現することは困難である
。また回路自体をＬＳＩ化することも考えられるが、バ
スの競合制御に限らず、競合制御のアルゴリズムは装置
の適用域によシ異なり、第２図に示すアルゴリズム以外
のものを実現するような柔軟性に欠ける欠点がある。
、逐次リクエスト（ＲＥＱ）とアクノリッジ（ＡＣＫ）
の状況の変化を検知するものである。第６図の例ではプ
ロセッサが６個の場合であるが、プロセッサ数が増加す
ると回路規模が著しく増大することは容易に予想され、
個別部品によシ同様の回路を実現することは困難である
。また回路自体をＬＳＩ化することも考えられるが、バ
スの競合制御に限らず、競合制御のアルゴリズムは装置
の適用域によシ異なり、第２図に示すアルゴリズム以外
のものを実現するような柔軟性に欠ける欠点がある。
発明の目的
本発明はこのような従来の欠点を改善したものであシ、
その目的は、競合制御に必要なノ・−ドウエア量を削減
し、且つ多様なアルゴリズムに対しその変更を容易に為
し得るようにすることにある。
その目的は、競合制御に必要なノ・−ドウエア量を削減
し、且つ多様なアルゴリズムに対しその変更を容易に為
し得るようにすることにある。
そのため、に本発明の競合制御回路は、各アクセス要求
信号線と各アクセス許可信号線をアドレス線とするメモ
リに、アクセス要求信号線の状態とアクセス許可信号線
の状態との関係を用い所定のアルゴリズムで求まるデー
タを予め格納しておき、該メモリから読み出したデータ
を新たなアクセス許可信号とするものである。以下実施
例について詳細に説明する。
信号線と各アクセス許可信号線をアドレス線とするメモ
リに、アクセス要求信号線の状態とアクセス許可信号線
の状態との関係を用い所定のアルゴリズムで求まるデー
タを予め格納しておき、該メモリから読み出したデータ
を新たなアクセス許可信号とするものである。以下実施
例について詳細に説明する。
発明の実−雄側
第４図は本発明競合制御回路の実施例を表わすプロツノ
図であ多、１００はアクセス要求信号線、１１０はリー
ドイネーブル信号、１２０はメモリ、１６０はメモリ１
２０の出力で各プロセッサに対するアクセス許可信号に
対応する。また、１４０はドライバ、１４１α〜１４１
ｎｉｊ：プロセッサ１〜ｒＬへのアクセス許可信号線で
ある。
図であ多、１００はアクセス要求信号線、１１０はリー
ドイネーブル信号、１２０はメモリ、１６０はメモリ１
２０の出力で各プロセッサに対するアクセス許可信号に
対応する。また、１４０はドライバ、１４１α〜１４１
ｎｉｊ：プロセッサ１〜ｒＬへのアクセス許可信号線で
ある。
本実施例回路は、各プロセッサ（図示せず）からのアク
セス要求信号線から得られるアクセス要求信号１００−
及びアクセス許可信号１３０をアドレス信号線とするメ
モリ１２０に、次に述べるデータを格納しておくもので
ある。
セス要求信号線から得られるアクセス要求信号１００−
及びアクセス許可信号１３０をアドレス信号線とするメ
モリ１２０に、次に述べるデータを格納しておくもので
ある。
即ち、前記第２図の例を再度引用すると、アクセス要求
信号線はＡ−１３−δであシ、アクセス許可信号線は７
′・Ｂ′・δ′であるので、メモ１Ｊ１２０のアドレス
線の状態はＡ、Ｅ、８ｇ７’ ＨＥ’ Ｈとであル、そ
れぞれの信号に１０″、１１″を割＃）轟てるとアドレ
スは１１００１０を示す。他方、この状態において新た
に決まるアクセス許可信号線の状態はＡ′・Ａ′・δ′
であるので、該当するデータは１００である。従って、
アドレス１１００１０の領域にデータ１００をあらかじ
め格納しておくことによシ、例えば新たなアクセス要求
が発生したために生じるアクセス要求信号線１００の状
態遷移を契機にリードイネーブル信号１１０が発生し、
メモリ１２０かも読み出されたデータはドライバ１４０
を介し各プロセッサに対するアクセス許可信号線に出力
される。同時に、次の状態遷移発生時のアドレスとして
該データがアドレス線に加えられる。
信号線はＡ−１３−δであシ、アクセス許可信号線は７
′・Ｂ′・δ′であるので、メモ１Ｊ１２０のアドレス
線の状態はＡ、Ｅ、８ｇ７’ ＨＥ’ Ｈとであル、そ
れぞれの信号に１０″、１１″を割＃）轟てるとアドレ
スは１１００１０を示す。他方、この状態において新た
に決まるアクセス許可信号線の状態はＡ′・Ａ′・δ′
であるので、該当するデータは１００である。従って、
アドレス１１００１０の領域にデータ１００をあらかじ
め格納しておくことによシ、例えば新たなアクセス要求
が発生したために生じるアクセス要求信号線１００の状
態遷移を契機にリードイネーブル信号１１０が発生し、
メモリ１２０かも読み出されたデータはドライバ１４０
を介し各プロセッサに対するアクセス許可信号線に出力
される。同時に、次の状態遷移発生時のアドレスとして
該データがアドレス線に加えられる。
このような構成によると、第６図と全く同様の効果を少
ないハードウェアで実現することが可能である。なお、
上記実施例においては、リードイネーブル信号の発生契
機はアクセス要求信号線の状態遷移を例としたが、その
他に各プロセッサからのトリガ或は一定周期で力えられ
るクロックでも良いことは勿論のことである。また、説
明は共通バスの競合制御に関するものであるが、本発明
は他のメモリ、入出カ装置、ファイル装置等いずれの共
通資源の競合にも適用可能である。
ないハードウェアで実現することが可能である。なお、
上記実施例においては、リードイネーブル信号の発生契
機はアクセス要求信号線の状態遷移を例としたが、その
他に各プロセッサからのトリガ或は一定周期で力えられ
るクロックでも良いことは勿論のことである。また、説
明は共通バスの競合制御に関するものであるが、本発明
は他のメモリ、入出カ装置、ファイル装置等いずれの共
通資源の競合にも適用可能である。
発明の一効果
以上説明したように、本発明に依れば、共有資源の競合
制御回路をメモリを中心に構成し、各プロセッサからの
共有資源アクセス要求の状態を表わすデータと、各プロ
セッサへのアクセス許可の状態を表わすデータとをアド
レスデータとし、上記の状態を表わす２個のデータを用
い予め定められたアルゴリズムにょシ求まるデータをメ
モリの該尚エリアに予め格納しておき：出力データを前
記アクセス許可の状態を表わす新たなデー、夕とするも
のであシ、多数のプロセッサの競合制御も非常に少ない
ハードウェアで実現でき、更に競合割病１のアルゴリズ
ムをメモリ内○データを変えることによシバ−ドウエア
の変更なしに自由に変更できる利点がある。従って、多
数のプロセッサで構成され、適用サービス毎にアクセス
競合を変える必要があるマルチプレッサシステムに本発
明を適用すれは、その低価格化等が図れて非常に有効で
ある。
制御回路をメモリを中心に構成し、各プロセッサからの
共有資源アクセス要求の状態を表わすデータと、各プロ
セッサへのアクセス許可の状態を表わすデータとをアド
レスデータとし、上記の状態を表わす２個のデータを用
い予め定められたアルゴリズムにょシ求まるデータをメ
モリの該尚エリアに予め格納しておき：出力データを前
記アクセス許可の状態を表わす新たなデー、夕とするも
のであシ、多数のプロセッサの競合制御も非常に少ない
ハードウェアで実現でき、更に競合割病１のアルゴリズ
ムをメモリ内○データを変えることによシバ−ドウエア
の変更なしに自由に変更できる利点がある。従って、多
数のプロセッサで構成され、適用サービス毎にアクセス
競合を変える必要があるマルチプレッサシステムに本発
明を適用すれは、その低価格化等が図れて非常に有効で
ある。
第１図はマルチプロセッサシステムの構成例を示すブロ
ック図、第２図はプロセッサが６個の場合のバス競合ア
ルゴリズムの一例を表わす状態遷移図、第５図は第２図
のバス競合アルゴリズムを実現する回路の構成図、第４
図は本発明競合制御回路の実施例を表わすブロック図で
ある。 １００はアクセス要求信号線、１１０はリードイネーブ
ル、１２０はメモリ、１３０はメモリ１２０の出力、１
４０はドライバ、１４１α〜１４１ｎはプロセッサ１〜
ｎへのアクセス許可信号線である。 特許出願人 日本電信電話公社 代理人 弁理士玉蟲久五部 外６名
ック図、第２図はプロセッサが６個の場合のバス競合ア
ルゴリズムの一例を表わす状態遷移図、第５図は第２図
のバス競合アルゴリズムを実現する回路の構成図、第４
図は本発明競合制御回路の実施例を表わすブロック図で
ある。 １００はアクセス要求信号線、１１０はリードイネーブ
ル、１２０はメモリ、１３０はメモリ１２０の出力、１
４０はドライバ、１４１α〜１４１ｎはプロセッサ１〜
ｎへのアクセス許可信号線である。 特許出願人 日本電信電話公社 代理人 弁理士玉蟲久五部 外６名
Claims (1)
- 複数のプロセッサが共有資源にアクセスするために前記
複数のプロセッサからの共有資源アクセス要求信号線の
状態と各プロセッサに対し既に通知されているアクセス
許可信号線の状態との関係を用い所定の条件から得られ
るデータを各プロセッサに対する新たなアクセス許可信
号線の状態とするマルチプロセッサシステムにおける共
有資源アクセス競合制御回路において、前記各プロセッ
サカラのアクセス要求信号線と各プロセッサへのアクセ
ス許可信号線をアドレス信号線とし且つ前記所定の条件
から得られるデータを予め記憶させたメモリを備え、該
メモリよシ読み出されたデータを前記アクセス許可信号
線に出力する構成としたことを特徴とする共有資源アク
セス競合制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670282A JPS5936863A (ja) | 1982-08-24 | 1982-08-24 | 共有資源アクセス競合制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670282A JPS5936863A (ja) | 1982-08-24 | 1982-08-24 | 共有資源アクセス競合制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936863A true JPS5936863A (ja) | 1984-02-29 |
Family
ID=15413613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14670282A Pending JPS5936863A (ja) | 1982-08-24 | 1982-08-24 | 共有資源アクセス競合制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936863A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162968A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 裁定回路 |
| DE4136707A1 (de) * | 1991-05-13 | 1992-11-19 | Yazaki Corp | Verfahren und vorrichtung zum herausloesen eines metallsteckverbindungsteils |
| US5187862A (en) * | 1990-08-02 | 1993-02-23 | Yazaki Corporation | Disengaging tool for terminal and wire connector |
-
1982
- 1982-08-24 JP JP14670282A patent/JPS5936863A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01162968A (ja) * | 1987-12-18 | 1989-06-27 | Fujitsu Ltd | 裁定回路 |
| US5187862A (en) * | 1990-08-02 | 1993-02-23 | Yazaki Corporation | Disengaging tool for terminal and wire connector |
| DE4136707A1 (de) * | 1991-05-13 | 1992-11-19 | Yazaki Corp | Verfahren und vorrichtung zum herausloesen eines metallsteckverbindungsteils |
| US5402562A (en) * | 1991-05-13 | 1995-04-04 | Yazaki Corporation | Device for removing metal terminal |
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