JPH05334241A - バス・アビトレーション方式 - Google Patents
バス・アビトレーション方式Info
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- JPH05334241A JPH05334241A JP14308292A JP14308292A JPH05334241A JP H05334241 A JPH05334241 A JP H05334241A JP 14308292 A JP14308292 A JP 14308292A JP 14308292 A JP14308292 A JP 14308292A JP H05334241 A JPH05334241 A JP H05334241A
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- Japan
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- bus
- arbitration
- common bus
- common
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Abstract
(57)【要約】
【目的】 本発明はバス・アビトレーション方式に関
し、共通バスの使用効率を大幅に改善するバス・アビト
レーション方式の提供を目的とする。 【構成】 複数のデバイス１0 〜１n と、複数のデバイ
ス１0 〜１n により時分割で使用される共通バス２と、
複数のデバイス１0 〜１n による共通バス２の使用要求
ＢＲＱの競合を調停するアビトレーション制御部３とを
備え、アビトレーション制御部３は、各デバイスによる
共通バス２の使用と並行して１又は２以上のバス調停動
作を行い、各デバイスについてバス使用権を得た順のバ
ス使用権フラグ情報Ｆを蓄えると共に、各デバイスから
の共通バス２の使用終了信号ＡＣＫの発生により前記バ
ス使用権フラグ情報Ｆに従って共通バス２の使用を許可
する。好ましくは、アビトレーション制御部３は、バス
使用権獲得信号の発生により一方向にカウントし、共通
バス２の使用終了信号により他方向にカウントするアッ
プ／ダウン・カウンタを備える。
し、共通バスの使用効率を大幅に改善するバス・アビト
レーション方式の提供を目的とする。 【構成】 複数のデバイス１0 〜１n と、複数のデバイ
ス１0 〜１n により時分割で使用される共通バス２と、
複数のデバイス１0 〜１n による共通バス２の使用要求
ＢＲＱの競合を調停するアビトレーション制御部３とを
備え、アビトレーション制御部３は、各デバイスによる
共通バス２の使用と並行して１又は２以上のバス調停動
作を行い、各デバイスについてバス使用権を得た順のバ
ス使用権フラグ情報Ｆを蓄えると共に、各デバイスから
の共通バス２の使用終了信号ＡＣＫの発生により前記バ
ス使用権フラグ情報Ｆに従って共通バス２の使用を許可
する。好ましくは、アビトレーション制御部３は、バス
使用権獲得信号の発生により一方向にカウントし、共通
バス２の使用終了信号により他方向にカウントするアッ
プ／ダウン・カウンタを備える。
Description
【０００１】
【産業上の利用分野】本発明はバス・アビトレーション
方式に関し、更に詳しくは複数のデバイス（ＣＰＵ等）
による共通バスの使用要求の競合を調停するバス・アビ
トレーション方式に関する。近年、通信機器や情報処理
機器等に対しては分散処理による能力の向上、多重化に
よる信頼性、安全性の向上が求められており、このため
にマルチプロセッサ構成が採られる。このようなマルチ
プロセッサ構成を採用した場合には、共通バスに接続し
ているメモリやＩ／Ｏデバイス等の共有資源の有効な活
用が不可欠であり、かかる共有資源の効率的な使用を可
能にするバス・アビトレーション方式の提供が望まれ
る。
方式に関し、更に詳しくは複数のデバイス（ＣＰＵ等）
による共通バスの使用要求の競合を調停するバス・アビ
トレーション方式に関する。近年、通信機器や情報処理
機器等に対しては分散処理による能力の向上、多重化に
よる信頼性、安全性の向上が求められており、このため
にマルチプロセッサ構成が採られる。このようなマルチ
プロセッサ構成を採用した場合には、共通バスに接続し
ているメモリやＩ／Ｏデバイス等の共有資源の有効な活
用が不可欠であり、かかる共有資源の効率的な使用を可
能にするバス・アビトレーション方式の提供が望まれ
る。
【０００２】
【従来の技術】図４は従来のバス・アビトレーション方
式の構成を示す図で、図において１0´，１1 ´はＣＰ
Ｕ、１１0 ，１１1 はＣＰＵの内部バス、２は共通バス
（ＣＢＵＳ）、１２0 ，１２1 はＣＰＵと共通バス２の
インタフェース（ＢＩＦ）、１３は共有資源であるメモ
リ（ＭＥＭ）、１４は同入出力装置（Ｉ／Ｏ）、３´は
従来のアビトレーション制御部、３２0 ，３２1 はプラ
イオリティー判定部（ＰＲＣ）、ＬＡＴＣＨはラッチ回
路、ＡはＡＮＤゲート回路、ＥはＥＸ−ＯＲ回路、Ｎは
ＮＡＮＤゲート回路、３８はアビトレーションバス（Ａ
ＢＵＳ）、３９はＡＮＤゲート回路（Ａ）、Ｒはプルア
ップ抵抗である。なお、ＣＰＵは２個の例で説明する
が、実際は３個以上あっても良い。
式の構成を示す図で、図において１0´，１1 ´はＣＰ
Ｕ、１１0 ，１１1 はＣＰＵの内部バス、２は共通バス
（ＣＢＵＳ）、１２0 ，１２1 はＣＰＵと共通バス２の
インタフェース（ＢＩＦ）、１３は共有資源であるメモ
リ（ＭＥＭ）、１４は同入出力装置（Ｉ／Ｏ）、３´は
従来のアビトレーション制御部、３２0 ，３２1 はプラ
イオリティー判定部（ＰＲＣ）、ＬＡＴＣＨはラッチ回
路、ＡはＡＮＤゲート回路、ＥはＥＸ−ＯＲ回路、Ｎは
ＮＡＮＤゲート回路、３８はアビトレーションバス（Ａ
ＢＵＳ）、３９はＡＮＤゲート回路（Ａ）、Ｒはプルア
ップ抵抗である。なお、ＣＰＵは２個の例で説明する
が、実際は３個以上あっても良い。
【０００３】予め各ＣＰＵ１0 ´，１1 ´は夫々のラッ
チ回路にバス調停のためのプライオリティーデータをセ
ットする。例えば、ＣＰＵ１0 ´はバイナリーの「０」
を、またＣＰＵ１1 ´はバイナリーの「１」をセットす
る。この場合は、ＣＰＵ１0´よりもＣＰＵ１1 ´の方
が共通バス２をアクセスするプライオリティーが高いこ
とになる。
チ回路にバス調停のためのプライオリティーデータをセ
ットする。例えば、ＣＰＵ１0 ´はバイナリーの「０」
を、またＣＰＵ１1 ´はバイナリーの「１」をセットす
る。この場合は、ＣＰＵ１0´よりもＣＰＵ１1 ´の方
が共通バス２をアクセスするプライオリティーが高いこ
とになる。
【０００４】図５は従来のバス・アビトレーション方式
の動作タイミングチャートである。全ＣＰＵ１0 ´，１
1 ´が共通バス２を使用していない時は、全バス占有信
号ＢＯＣ0 ，ＢＯＣ1 は共にＬＯＷレベル（以下、ＬＯ
と言う）であり、よってバス許可信号ＡＣＫはＨＩＧＨ
レベル（以下、ＨＩと言う）である。これによりバス調
停信号ＡＢＴはＨＩになっている。
の動作タイミングチャートである。全ＣＰＵ１0 ´，１
1 ´が共通バス２を使用していない時は、全バス占有信
号ＢＯＣ0 ，ＢＯＣ1 は共にＬＯＷレベル（以下、ＬＯ
と言う）であり、よってバス許可信号ＡＣＫはＨＩＧＨ
レベル（以下、ＨＩと言う）である。これによりバス調
停信号ＡＢＴはＨＩになっている。
【０００５】この状態で、例えばｔ1 のタイミングにＣ
ＰＵ１0 ´及び１1 ´が略同時にバス要求信号ＢＲ
Ｑ0 ，ＢＲＱ1 をＨＩにすると、各プライオリティー判
定部３２ 0 ，３２1 でラッチ回路の出力が一斉に付勢さ
れ、プライオリティーの判定が行われる。この例では、
アビトレーションバス３８の１’ｓビットがＣＰＵ１1
´により強制的にＬＯにされるため、結局、バス要求許
可信号ＢＢＧ1 がＨＩになり、バス要求許可信号ＢＢＧ
0 はＬＯのままである。
ＰＵ１0 ´及び１1 ´が略同時にバス要求信号ＢＲ
Ｑ0 ，ＢＲＱ1 をＨＩにすると、各プライオリティー判
定部３２ 0 ，３２1 でラッチ回路の出力が一斉に付勢さ
れ、プライオリティーの判定が行われる。この例では、
アビトレーションバス３８の１’ｓビットがＣＰＵ１1
´により強制的にＬＯにされるため、結局、バス要求許
可信号ＢＢＧ1 がＨＩになり、バス要求許可信号ＢＢＧ
0 はＬＯのままである。
【０００６】ＣＰＵ１1 ´は、バス要求許可信号ＢＢＧ
1 がＨＩであることにより、バス要求信号ＢＲＱ1 をＬ
Ｏにすると共に、バス占有信号ＢＯＣ1 をＨＩにして共
通バス２にデータＤ1 を出力する。そして、この区間は
バス許可信号ＡＣＫはＬＯであり、これによりバス調停
信号ＡＢＴもＬＯであるから、それ以上のバス調停は行
われない。その結果、ＣＰＵ１0 ´はバス要求信号ＢＲ
Ｑ0 をＨＩにしたままで待たされる。
1 がＨＩであることにより、バス要求信号ＢＲＱ1 をＬ
Ｏにすると共に、バス占有信号ＢＯＣ1 をＨＩにして共
通バス２にデータＤ1 を出力する。そして、この区間は
バス許可信号ＡＣＫはＬＯであり、これによりバス調停
信号ＡＢＴもＬＯであるから、それ以上のバス調停は行
われない。その結果、ＣＰＵ１0 ´はバス要求信号ＢＲ
Ｑ0 をＨＩにしたままで待たされる。
【０００７】やがて、ＣＰＵ１1 ´は共通バス２の使用
を終了するとバス占有信号ＢＯＣ1をＬＯにする。これ
によりバス許可信号ＡＣＫはＨＩになり、２度目のバス
調停が行われる。この時点では、ＣＰＵ１1 ´は共通バ
ス２を使用したばかりであるのでバス要求信号ＢＲＱ1
をＨＩにしていない。従って、今度はバス要求許可信号
ＢＢＧ0 がＨＩになり、これによりＣＰＵ１0 ´が共通
バス２を使用する。
を終了するとバス占有信号ＢＯＣ1をＬＯにする。これ
によりバス許可信号ＡＣＫはＨＩになり、２度目のバス
調停が行われる。この時点では、ＣＰＵ１1 ´は共通バ
ス２を使用したばかりであるのでバス要求信号ＢＲＱ1
をＨＩにしていない。従って、今度はバス要求許可信号
ＢＢＧ0 がＨＩになり、これによりＣＰＵ１0 ´が共通
バス２を使用する。
【０００８】そして、例えばｔ2 のタイミングでＣＰＵ
１1 ´が再度バス要求信号ＢＲＱ1をＨＩにすると、こ
の時点では未だＣＰＵ１0 ´が共通バス２を使用中であ
るので、そのバス調停は共通バス２が開放されるまで待
たされる。上記のように、従来は、まず共通バス２の調
停サイクルＴA を実行し、しかる後に共通バス２の使用
サイクルＴB を実行するという直列的な処理を繰り返し
ており、このために共通バス２の使用効率が著しく低下
していた。
１1 ´が再度バス要求信号ＢＲＱ1をＨＩにすると、こ
の時点では未だＣＰＵ１0 ´が共通バス２を使用中であ
るので、そのバス調停は共通バス２が開放されるまで待
たされる。上記のように、従来は、まず共通バス２の調
停サイクルＴA を実行し、しかる後に共通バス２の使用
サイクルＴB を実行するという直列的な処理を繰り返し
ており、このために共通バス２の使用効率が著しく低下
していた。
【０００９】
【発明が解決しようとする課題】上記のように従来のバ
ス・アビトレーション方式では、共通バス２の調停サイ
クルＴA と共通バス２の使用サイクルＴB とが交互に発
生するために、共通バス２の使用効率が著しく低下して
いた。本発明の目的は、共通バスの使用効率を大幅に改
善するバス・アビトレーション方式を提供することにあ
る。
ス・アビトレーション方式では、共通バス２の調停サイ
クルＴA と共通バス２の使用サイクルＴB とが交互に発
生するために、共通バス２の使用効率が著しく低下して
いた。本発明の目的は、共通バスの使用効率を大幅に改
善するバス・アビトレーション方式を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のバス・アビトレーシ
ョン方式は、複数のデバイス１0 〜１n と、複数のデバ
イス１0 〜１n により時分割で使用される共通バス２
と、複数のデバイス１0 〜１n による共通バス２の使用
要求ＢＲＱの競合を調停するアビトレーション制御部３
とを備え、アビトレーション制御部３は、各デバイスに
よる共通バス２の使用と並行して１又は２以上のバス調
停動作を行い、各デバイスについてバス使用権を得た順
のバス使用権フラグ情報Ｆを蓄えると共に、各デバイス
からの共通バス２の使用終了信号ＡＣＫの発生により前
記バス使用権フラグ情報Ｆに従って共通バス２の使用を
許可するものである。
により解決される。即ち、本発明のバス・アビトレーシ
ョン方式は、複数のデバイス１0 〜１n と、複数のデバ
イス１0 〜１n により時分割で使用される共通バス２
と、複数のデバイス１0 〜１n による共通バス２の使用
要求ＢＲＱの競合を調停するアビトレーション制御部３
とを備え、アビトレーション制御部３は、各デバイスに
よる共通バス２の使用と並行して１又は２以上のバス調
停動作を行い、各デバイスについてバス使用権を得た順
のバス使用権フラグ情報Ｆを蓄えると共に、各デバイス
からの共通バス２の使用終了信号ＡＣＫの発生により前
記バス使用権フラグ情報Ｆに従って共通バス２の使用を
許可するものである。
【００１１】
【作用】図において、例えばデバイス１1 が共通バス２
を使用中であるとする。アビトレーション制御部３は、
共通バス２が使用中であっても残りのデバイス１0 及び
１2 〜１n についての１回又は２回以上のバス調停動作
を行い、各デバイスについてバス使用権を得た順（この
例では１回目がデバイス１5 、２回目がデバイス１2 、
３回目がデバイス１0 の順）のバス使用権フラグ情報Ｆ
（例えばデバイス１5 については１番目、デバイス１2
については２番目、デバイス１0 については３番目と言
うようなフラグ情報）を蓄えると共に、デバイス１1 か
らの共通バス２の使用終了信号ＡＣＫの発生（立ち上が
り）により、前記バス使用権フラグ情報Ｆに従って、ま
ず１番目のデバイス１5 に共通バス２の使用を許可し、
次にデバイス１5 による共通バス２の使用が終了する
と、２番目のデバイス１2 に共通バス２の使用を許可
し、次にデバイス１2 による共通バス２の使用が終了す
ると、３番目のデバイス１0 に共通バス２の使用を許可
するものである。
を使用中であるとする。アビトレーション制御部３は、
共通バス２が使用中であっても残りのデバイス１0 及び
１2 〜１n についての１回又は２回以上のバス調停動作
を行い、各デバイスについてバス使用権を得た順（この
例では１回目がデバイス１5 、２回目がデバイス１2 、
３回目がデバイス１0 の順）のバス使用権フラグ情報Ｆ
（例えばデバイス１5 については１番目、デバイス１2
については２番目、デバイス１0 については３番目と言
うようなフラグ情報）を蓄えると共に、デバイス１1 か
らの共通バス２の使用終了信号ＡＣＫの発生（立ち上が
り）により、前記バス使用権フラグ情報Ｆに従って、ま
ず１番目のデバイス１5 に共通バス２の使用を許可し、
次にデバイス１5 による共通バス２の使用が終了する
と、２番目のデバイス１2 に共通バス２の使用を許可
し、次にデバイス１2 による共通バス２の使用が終了す
ると、３番目のデバイス１0 に共通バス２の使用を許可
するものである。
【００１２】好ましくは、アビトレーション制御部３
は、バス使用権獲得信号ＡＢＧの発生により一方向にカ
ウントし、共通バス２の使用終了信号ＡＣＫにより他方
向にカウントするアップ／ダウン・カウンタ３３を備え
る。
は、バス使用権獲得信号ＡＢＧの発生により一方向にカ
ウントし、共通バス２の使用終了信号ＡＣＫにより他方
向にカウントするアップ／ダウン・カウンタ３３を備え
る。
【００１３】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のバス・
アビトレーション方式の構成を示す図で、図において１
0 ，１1 はＣＰＵ（図１のデバイスに相当）、１１0 ，
１１1 はＣＰＵの内部バス、２は共通バス（ＣＢＵ
Ｓ）、１２0 ，１２1 は各ＣＰＵ１0 ，１1 と共通バス
２との間のインタフェース（ＢＩＦ）、１３は共有資源
であるメモリ（ＭＥＭ）、１４は同入出力装置（Ｉ／
Ｏ）、３は実施例のアビトレーション制御部、３１0 ，
３１1 はＮビット分のパラレル−シリアル変換部（Ｐ
Ｓ）、３２0 ，３２ 1 は図４と同様のプライオリティー
判定部（ＰＲＣ）、３３はアップ／ダウン・カウンタ
（ＣＴＲ）、３４はデコーダ（ＤＥＣ）、３５，３６は
ＡＮＤゲート回路（Ａ）、３７はバス使用権フラグ情報
Ｆを載せる情報バス、３８はアビトレーションバス（Ａ
ＢＵＳ）、３９は各バス使用権獲得信号ＡＢＧ0 ，ＡＢ
Ｇ1 （但し、図４ではＢＢＧ0 ，ＢＢＧ1 として使用し
ていた）の共通信号線、Ｒはプルアップ抵抗である。な
お、ＣＰＵは２個の例で説明するが、実際は３個以上あ
っても良い。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のバス・
アビトレーション方式の構成を示す図で、図において１
0 ，１1 はＣＰＵ（図１のデバイスに相当）、１１0 ，
１１1 はＣＰＵの内部バス、２は共通バス（ＣＢＵ
Ｓ）、１２0 ，１２1 は各ＣＰＵ１0 ，１1 と共通バス
２との間のインタフェース（ＢＩＦ）、１３は共有資源
であるメモリ（ＭＥＭ）、１４は同入出力装置（Ｉ／
Ｏ）、３は実施例のアビトレーション制御部、３１0 ，
３１1 はＮビット分のパラレル−シリアル変換部（Ｐ
Ｓ）、３２0 ，３２ 1 は図４と同様のプライオリティー
判定部（ＰＲＣ）、３３はアップ／ダウン・カウンタ
（ＣＴＲ）、３４はデコーダ（ＤＥＣ）、３５，３６は
ＡＮＤゲート回路（Ａ）、３７はバス使用権フラグ情報
Ｆを載せる情報バス、３８はアビトレーションバス（Ａ
ＢＵＳ）、３９は各バス使用権獲得信号ＡＢＧ0 ，ＡＢ
Ｇ1 （但し、図４ではＢＢＧ0 ，ＢＢＧ1 として使用し
ていた）の共通信号線、Ｒはプルアップ抵抗である。な
お、ＣＰＵは２個の例で説明するが、実際は３個以上あ
っても良い。
【００１４】予め各ＣＰＵ１0 ，１1 は夫々のプライオ
リティー判定部３２0 ，３２1 にバス調停のためのプラ
イオリティーデータをセットする。例えば、ＣＰＵ１0
はバイナリーの「０」を、またＣＰＵ１1 はバイナリー
の「１」をセットする。この場合は、ＣＰＵ１0 よりも
ＣＰＵ１1 の方が共通バス２をアクセスするプライオリ
ティーが高い。
リティー判定部３２0 ，３２1 にバス調停のためのプラ
イオリティーデータをセットする。例えば、ＣＰＵ１0
はバイナリーの「０」を、またＣＰＵ１1 はバイナリー
の「１」をセットする。この場合は、ＣＰＵ１0 よりも
ＣＰＵ１1 の方が共通バス２をアクセスするプライオリ
ティーが高い。
【００１５】図３は実施例のバス・アビトレーション方
式の動作タイミングチャートである。最初はアップ／ダ
ウン・カウンタ３３のカウント値ＡＢＣは「０」であ
り、バス調停信号ＡＢＴは、共通バス２が使用中か否か
に係わらず、該カウント値ＡＢＣがＮ（この例では２）
以上でない間はＨＩになっている。この状態で、例えば
ｔ1 のタイミングにＣＰＵ１0 及びＣＰＵ１1 が略同時
にバス要求信号ＢＲＱ0 ，ＢＲＱ1 をＨＩにすると、各
プライオリティー判定部３２0 ，３２1 では一斉にプラ
イオリティーの判定が行われる。そして、この例ではバ
ス使用権獲得信号ＡＢＧ1 がＨＩになり、バス使用権獲
得信号ＡＢＧ0 はＬＯのままである。
式の動作タイミングチャートである。最初はアップ／ダ
ウン・カウンタ３３のカウント値ＡＢＣは「０」であ
り、バス調停信号ＡＢＴは、共通バス２が使用中か否か
に係わらず、該カウント値ＡＢＣがＮ（この例では２）
以上でない間はＨＩになっている。この状態で、例えば
ｔ1 のタイミングにＣＰＵ１0 及びＣＰＵ１1 が略同時
にバス要求信号ＢＲＱ0 ，ＢＲＱ1 をＨＩにすると、各
プライオリティー判定部３２0 ，３２1 では一斉にプラ
イオリティーの判定が行われる。そして、この例ではバ
ス使用権獲得信号ＡＢＧ1 がＨＩになり、バス使用権獲
得信号ＡＢＧ0 はＬＯのままである。
【００１６】バス使用権獲得信号ＡＢＧ1 は、その立ち
上がりにより、アップ／ダウン・カウンタ３３のデコー
ド出力のライン「０」のみがＨＩのパラレル情報（バス
使用権フラグ情報Ｆ）をパラレル−シリアル変換部３１
1 にロードし、これによりパラレル−シリアル変換部３
１1 の出力端子Ｏのバス要求許可信号ＢＢＧ1 は直ちに
ＨＩになる。しかる後、バス使用権獲得信号ＡＢＧ1 の
立ち下がりによってアップ／ダウン・カウンタ３３はイ
ンクリメントされ、そのカウント値ＡＢＣは「１」にな
る。
上がりにより、アップ／ダウン・カウンタ３３のデコー
ド出力のライン「０」のみがＨＩのパラレル情報（バス
使用権フラグ情報Ｆ）をパラレル−シリアル変換部３１
1 にロードし、これによりパラレル−シリアル変換部３
１1 の出力端子Ｏのバス要求許可信号ＢＢＧ1 は直ちに
ＨＩになる。しかる後、バス使用権獲得信号ＡＢＧ1 の
立ち下がりによってアップ／ダウン・カウンタ３３はイ
ンクリメントされ、そのカウント値ＡＢＣは「１」にな
る。
【００１７】一方、ＣＰＵ１1 は、バス使用権獲得信号
ＡＢＧ1 がＨＩになったことによりバス要求信号ＢＲＱ
1 をＬＯにすると共に、バス要求許可信号ＢＢＧ1 がＨ
Ｉになったことによりバス占有信号ＢＯＣ1 をＨＩにし
てデータＤ1 を共通バス２に出力する。また、ＣＰＵ１
0 については、１度目のバス調停ではバス使用権獲得信
号ＡＢＧ0 を受け取れなかったが、引き続きバス調停信
号ＡＢＴがＨＩであることにより直ちに２度目のバス調
停が行われる。そして、今度はバス要求信号ＢＲＱ1 が
ＬＯになっていることにより、バス使用権獲得信号ＡＢ
Ｇ0 がＨＩになる。
ＡＢＧ1 がＨＩになったことによりバス要求信号ＢＲＱ
1 をＬＯにすると共に、バス要求許可信号ＢＢＧ1 がＨ
Ｉになったことによりバス占有信号ＢＯＣ1 をＨＩにし
てデータＤ1 を共通バス２に出力する。また、ＣＰＵ１
0 については、１度目のバス調停ではバス使用権獲得信
号ＡＢＧ0 を受け取れなかったが、引き続きバス調停信
号ＡＢＴがＨＩであることにより直ちに２度目のバス調
停が行われる。そして、今度はバス要求信号ＢＲＱ1 が
ＬＯになっていることにより、バス使用権獲得信号ＡＢ
Ｇ0 がＨＩになる。
【００１８】バス使用権獲得信号ＡＢＧ0 は、その立ち
上がりにより、アップ／ダウン・カウンタ３３のデコー
ド出力のライン「１」のみがＨＩのパラレル情報（バス
使用権フラグ情報Ｆ）をパラレル−シリアル変換部３１
0 にロードし、これによりパラレル−シリアル変換部３
１0 の出力端子Ｏの一つ手前のビット情報がセットされ
る。即ち、この時点ではバス要求許可信号ＢＢＧ0 は未
だＬＯのままである。しかる後、バス使用権獲得信号Ａ
ＢＧ0 の立ち下がりによってアップ／ダウン・カウンタ
３３はインクリメントされ、そのカウント値ＡＢＣは
「２」になる。そして、カウント値ＡＢＣが「２」にな
ると、バス調停信号ＡＢＴはＬＯになり、それ以上のバ
ス調停は行われない。
上がりにより、アップ／ダウン・カウンタ３３のデコー
ド出力のライン「１」のみがＨＩのパラレル情報（バス
使用権フラグ情報Ｆ）をパラレル−シリアル変換部３１
0 にロードし、これによりパラレル−シリアル変換部３
１0 の出力端子Ｏの一つ手前のビット情報がセットされ
る。即ち、この時点ではバス要求許可信号ＢＢＧ0 は未
だＬＯのままである。しかる後、バス使用権獲得信号Ａ
ＢＧ0 の立ち下がりによってアップ／ダウン・カウンタ
３３はインクリメントされ、そのカウント値ＡＢＣは
「２」になる。そして、カウント値ＡＢＣが「２」にな
ると、バス調停信号ＡＢＴはＬＯになり、それ以上のバ
ス調停は行われない。
【００１９】一方、ＣＰＵ１1 は共通バス２の使用を終
了するとバス占有信号ＢＯＣ1 をＬＯにする。これによ
りバス許可信号ＡＣＫはＨＩになり、該バス許可信号Ａ
ＣＫの立ち上がり（図１の説明におけるデバイスからの
共通バス２の使用終了信号ＡＣＫの発生に相当）はアッ
プ／ダウン・カウンタ３３をディクリメントすると共
に、パラレル−シリアル変換部３１0 ，３１1 の内容を
夫々一つシフトアウトする。
了するとバス占有信号ＢＯＣ1 をＬＯにする。これによ
りバス許可信号ＡＣＫはＨＩになり、該バス許可信号Ａ
ＣＫの立ち上がり（図１の説明におけるデバイスからの
共通バス２の使用終了信号ＡＣＫの発生に相当）はアッ
プ／ダウン・カウンタ３３をディクリメントすると共
に、パラレル−シリアル変換部３１0 ，３１1 の内容を
夫々一つシフトアウトする。
【００２０】これにより、アップ／ダウン・カウンタ３
３のカウント値ＡＢＣは「１」になり、３度目のバス調
停を可能にする。一方、バス要求許可信号ＢＢＧ1 はＬ
Ｏになり、代わりにバス要求許可信号ＢＢＧ0 がＨＩに
なる。そして、ＣＰＵ１0 はバス要求許可信号ＢＢＧ0
がＨＩになったことによりバス占有信号ＢＯＣ0 をＨＩ
にしてデータＤ0 を共通バス２に出力する。
３のカウント値ＡＢＣは「１」になり、３度目のバス調
停を可能にする。一方、バス要求許可信号ＢＢＧ1 はＬ
Ｏになり、代わりにバス要求許可信号ＢＢＧ0 がＨＩに
なる。そして、ＣＰＵ１0 はバス要求許可信号ＢＢＧ0
がＨＩになったことによりバス占有信号ＢＯＣ0 をＨＩ
にしてデータＤ0 を共通バス２に出力する。
【００２１】そして、例えばｔ2 のタイミングでＣＰＵ
１1 が再びバス要求信号ＢＲＱ1 をＨＩにすると、今度
はバス使用権獲得信号ＡＢＧ1 がＨＩになる。そして、
この時のアップ／ダウン・カウンタ３３のカウント値Ａ
ＢＣは「１」であるから、バス使用権獲得信号ＡＢＧ1
は、その立ち上がりにより、アップ／ダウン・カウンタ
３３のデコード出力のライン「１」のみがＨＩのパラレ
ル情報（バス使用権フラグ情報Ｆ）をパラレル−シリア
ル変換部３１1 にロードし、これによりパラレル−シリ
アル変換部３１1 の出力端子Ｏの一つ手前のビット情報
がセットされる。即ち、この時点ではＣＰＵ１0 が共通
バス２を使用中であり、このためにバス要求許可信号Ｂ
ＢＧ1 はＬＯのままに保たれる。しかる後、バス使用権
獲得信号ＡＢＧ1 の立ち下がりによってアップ／ダウン
・カウンタ３３はインクリメントされ、そのカウント値
ＡＢＣは再び「２」になる。そして、カウント値ＡＢＣ
が「２」になると、バス調停信号ＡＢＴはＬＯになり、
それ以上のバス調停は行われない。
１1 が再びバス要求信号ＢＲＱ1 をＨＩにすると、今度
はバス使用権獲得信号ＡＢＧ1 がＨＩになる。そして、
この時のアップ／ダウン・カウンタ３３のカウント値Ａ
ＢＣは「１」であるから、バス使用権獲得信号ＡＢＧ1
は、その立ち上がりにより、アップ／ダウン・カウンタ
３３のデコード出力のライン「１」のみがＨＩのパラレ
ル情報（バス使用権フラグ情報Ｆ）をパラレル−シリア
ル変換部３１1 にロードし、これによりパラレル−シリ
アル変換部３１1 の出力端子Ｏの一つ手前のビット情報
がセットされる。即ち、この時点ではＣＰＵ１0 が共通
バス２を使用中であり、このためにバス要求許可信号Ｂ
ＢＧ1 はＬＯのままに保たれる。しかる後、バス使用権
獲得信号ＡＢＧ1 の立ち下がりによってアップ／ダウン
・カウンタ３３はインクリメントされ、そのカウント値
ＡＢＣは再び「２」になる。そして、カウント値ＡＢＣ
が「２」になると、バス調停信号ＡＢＴはＬＯになり、
それ以上のバス調停は行われない。
【００２２】一方、ＣＰＵ１0 は共通バス２の使用を終
了するとバス占有信号ＢＯＣ0 をＬＯにする。これによ
りバス許可信号ＡＣＫはＨＩになり、該バス許可信号Ａ
ＣＫの立ち上がりはアップ／ダウン・カウンタ３３をデ
ィクリメントすると共に、各パラレル−シリアル変換部
３１0 ，３１1 のビット情報を夫々一つシフトアウトす
る。これにより、アップ／ダウン・カウンタ３３のカウ
ント値ＡＢＣは再び「１」となり、４度目のバス調停を
可能にする。一方、バス要求許可信号ＢＢＧ0はＬＯに
なり、代わりにバス要求許可信号ＢＢＧ1 がＨＩにな
る。そして、ＣＰＵ１1 はバス要求許可信号ＢＢＧ1 が
ＨＩになったことによりバス占有信号ＢＯＣ1 をＨＩに
してデータＤ1 を共通バス２に出力する。
了するとバス占有信号ＢＯＣ0 をＬＯにする。これによ
りバス許可信号ＡＣＫはＨＩになり、該バス許可信号Ａ
ＣＫの立ち上がりはアップ／ダウン・カウンタ３３をデ
ィクリメントすると共に、各パラレル−シリアル変換部
３１0 ，３１1 のビット情報を夫々一つシフトアウトす
る。これにより、アップ／ダウン・カウンタ３３のカウ
ント値ＡＢＣは再び「１」となり、４度目のバス調停を
可能にする。一方、バス要求許可信号ＢＢＧ0はＬＯに
なり、代わりにバス要求許可信号ＢＢＧ1 がＨＩにな
る。そして、ＣＰＵ１1 はバス要求許可信号ＢＢＧ1 が
ＨＩになったことによりバス占有信号ＢＯＣ1 をＨＩに
してデータＤ1 を共通バス２に出力する。
【００２３】かくして、本実施例によれば共通バス２の
使用サイクルＴB と共通バス２の調停サイクルＴA とが
並行して進行するので、従来に比べて共通バス２の使用
効率が格段に向上する。なお、上記実施例ではバス使用
権フラグ情報Ｆをパラレル−シリアル変換部３１にロー
ドする構成としたが、これに限らない。
使用サイクルＴB と共通バス２の調停サイクルＴA とが
並行して進行するので、従来に比べて共通バス２の使用
効率が格段に向上する。なお、上記実施例ではバス使用
権フラグ情報Ｆをパラレル−シリアル変換部３１にロー
ドする構成としたが、これに限らない。
【００２４】例えば、各パラレル−シリアル変換部３１
0 ，３１1 の代わりにカウンタ手段を設け、各バス使用
権獲得信号ＡＢＧ0 ，ＡＢＧ1 の発生によりアップ／ダ
ウン・カウンタ３３のカウント値ＡＢＣの補数を夫々対
応するカウンタ手段に直接にロードし、かつ各カウンタ
手段をバス許可信号ＡＣＫの立ち上がりでインクリメン
トすることにより、各カウンタ手段より発するキャリー
信号をバス要求許可信号ＢＢＧ0 ，ＢＢＧ1 として用い
るように構成しても良い。
0 ，３１1 の代わりにカウンタ手段を設け、各バス使用
権獲得信号ＡＢＧ0 ，ＡＢＧ1 の発生によりアップ／ダ
ウン・カウンタ３３のカウント値ＡＢＣの補数を夫々対
応するカウンタ手段に直接にロードし、かつ各カウンタ
手段をバス許可信号ＡＣＫの立ち上がりでインクリメン
トすることにより、各カウンタ手段より発するキャリー
信号をバス要求許可信号ＢＢＧ0 ，ＢＢＧ1 として用い
るように構成しても良い。
【００２５】また、上記のアビトレーション制御部３が
有する機能を各ＣＰＵを含むボード等に分散させて装置
を実現しても良いことは明らかである。これ以外にも、
本発明のバス・アビトレーション方式はその発明思想の
範囲内で様々な態様で実現できるものである。
有する機能を各ＣＰＵを含むボード等に分散させて装置
を実現しても良いことは明らかである。これ以外にも、
本発明のバス・アビトレーション方式はその発明思想の
範囲内で様々な態様で実現できるものである。
【００２６】
【発明の効果】以上述べた如く本発明によれば、アビト
レーション制御部３は、各デバイスによる共通バス２の
使用と並行して１又は２以上のバス調停動作を行い、各
デバイスについてバス使用権を得た順のバス使用権フラ
グ情報Ｆを蓄えると共に、各デバイスからの共通バス２
の使用終了信号ＡＣＫの発生により前記バス使用権フラ
グ情報Ｆに従って共通バス２の使用を許可するので、従
来に比べて共通バス２の使用効率が格段に向上する。
レーション制御部３は、各デバイスによる共通バス２の
使用と並行して１又は２以上のバス調停動作を行い、各
デバイスについてバス使用権を得た順のバス使用権フラ
グ情報Ｆを蓄えると共に、各デバイスからの共通バス２
の使用終了信号ＡＣＫの発生により前記バス使用権フラ
グ情報Ｆに従って共通バス２の使用を許可するので、従
来に比べて共通バス２の使用効率が格段に向上する。
【図１】図１は本発明の原理的構成図である。
【図２】図２は実施例のバス・アビトレーション方式の
構成を示す図である。
構成を示す図である。
【図３】図３は実施例のバス・アビトレーション方式の
動作タイミングチャートである。
動作タイミングチャートである。
【図４】図４は従来のバス・アビトレーション方式の構
成を示す図である。
成を示す図である。
【図５】図５は従来のバス・アビトレーション方式の動
作タイミングチャートである。
作タイミングチャートである。
【符号の説明】 １0 〜１n デバイス ２ 共通バス ３ アビトレーション制御部 Ｆ バス使用権フラグ情報
Claims (2)
- 【請求項１】 複数のデバイス（１0 〜１n ）と、 複数のデバイス（１0 〜１n ）により時分割で使用され
る共通バス（２）と、 複数のデバイス（１0 〜１n ）による共通バス（２）の
使用要求（ＢＲＱ）の競合を調停するアビトレーション
制御部（３）とを備え、 アビトレーション制御部（３）は、各デバイスによる共
通バス（２）の使用と並行して１又は２以上のバス調停
動作を行い、各デバイスについてバス使用権を得た順の
バス使用権フラグ情報（Ｆ）を蓄えると共に、各デバイ
スからの共通バス（２）の使用終了信号（ＡＣＫ）の発
生により前記バス使用権フラグ情報（Ｆ）に従って共通
バス（２）の使用を許可することを特徴とするバス・ア
ビトレーション方式。 - 【請求項２】 アビトレーション制御部（３）は、バス
使用権獲得信号（ＡＢＧ）の発生により一方向にカウン
トし、共通バス（２）の使用終了信号（ＡＣＫ）により
他方向にカウントするアップ／ダウン・カウンタ（３
３）を備えることを特徴とする請求項１のバス・アビト
レーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14308292A JPH05334241A (ja) | 1992-06-04 | 1992-06-04 | バス・アビトレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14308292A JPH05334241A (ja) | 1992-06-04 | 1992-06-04 | バス・アビトレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334241A true JPH05334241A (ja) | 1993-12-17 |
Family
ID=15330499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14308292A Withdrawn JPH05334241A (ja) | 1992-06-04 | 1992-06-04 | バス・アビトレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263354A (ja) * | 1995-03-20 | 1996-10-11 | Nec Corp | ファイルシステム |
-
1992
- 1992-06-04 JP JP14308292A patent/JPH05334241A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263354A (ja) * | 1995-03-20 | 1996-10-11 | Nec Corp | ファイルシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |