JPS6019819B2 - バス使用権制御方式 - Google Patents
バス使用権制御方式Info
- Publication number
- JPS6019819B2 JPS6019819B2 JP4197880A JP4197880A JPS6019819B2 JP S6019819 B2 JPS6019819 B2 JP S6019819B2 JP 4197880 A JP4197880 A JP 4197880A JP 4197880 A JP4197880 A JP 4197880A JP S6019819 B2 JPS6019819 B2 JP S6019819B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- use request
- bus use
- processor
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Description
【発明の詳細な説明】
この発明は、複数のプロセッサを共通バスに並列に接続
して成るプロセッサシステムにおいて、各プロセッサか
らのバス使用要求が同時に発生したときは一定の優先順
位に従い、またそうでないときは、発生順に次回のバス
使用を予約する形でプロセッサによるバス使用を可能に
するバス使用権制御方式に関するものである。
して成るプロセッサシステムにおいて、各プロセッサか
らのバス使用要求が同時に発生したときは一定の優先順
位に従い、またそうでないときは、発生順に次回のバス
使用を予約する形でプロセッサによるバス使用を可能に
するバス使用権制御方式に関するものである。
一般に、共通バスを使用する複数プロセッサシステムに
おいては、各プロセッサ間のバス使用競合の問題を解決
するために、各プロセッサのバス使用権について何らか
の制御を行っている。
おいては、各プロセッサ間のバス使用競合の問題を解決
するために、各プロセッサのバス使用権について何らか
の制御を行っている。
従来この種のバス使用権制御方式としては、各プロセッ
サにバス使用上の優先順位を与え、その順位に従って各
プロセッサからのバス使用要求を処理するのが一般的で
あり、実際上、この方法を実現するのに直列形と並列形
の方式があった。しかし、かかる従来の制御方式では、
共通バスに接続されるプロセッサの数が多くなると、バ
ス使用優先順位の低位に設定されたプロセッサにとって
は、バスの使用が難しくなるという欠点がある。この発
明は、かかる従来方式の欠点を除去するためになされた
ものであり、従ってこの発明の目的は、多数のプロセッ
サを含む複数プロセッサシステムにおいて、優先順位の
低いプロセッサによっても、バス使用がさほど困難とな
らないようなバス使用権制御方式を提供することにある
。
サにバス使用上の優先順位を与え、その順位に従って各
プロセッサからのバス使用要求を処理するのが一般的で
あり、実際上、この方法を実現するのに直列形と並列形
の方式があった。しかし、かかる従来の制御方式では、
共通バスに接続されるプロセッサの数が多くなると、バ
ス使用優先順位の低位に設定されたプロセッサにとって
は、バスの使用が難しくなるという欠点がある。この発
明は、かかる従来方式の欠点を除去するためになされた
ものであり、従ってこの発明の目的は、多数のプロセッ
サを含む複数プロセッサシステムにおいて、優先順位の
低いプロセッサによっても、バス使用がさほど困難とな
らないようなバス使用権制御方式を提供することにある
。
この発明の構成の要点は、複数プロセッサシステムにお
いて、各プロセッサよりのバス使用要求が同時に発生し
た場合には、一定の優先順位に従い、その中で最高の優
生順位にあるプロセッサのみがバス使用要求を受けられ
、同時発生以外の場合には、発生順に次回のバス使用を
予約する形で、各プロセッサによるバス使用が可能とな
るように構成した点にある。次に図を参照してこの発明
の一実施例を詳しく説明する。
いて、各プロセッサよりのバス使用要求が同時に発生し
た場合には、一定の優先順位に従い、その中で最高の優
生順位にあるプロセッサのみがバス使用要求を受けられ
、同時発生以外の場合には、発生順に次回のバス使用を
予約する形で、各プロセッサによるバス使用が可能とな
るように構成した点にある。次に図を参照してこの発明
の一実施例を詳しく説明する。
第１図は、この発明の一実施例を示す回路図であり、同
図において、プロセッサ１内には、コントローラー１と
設定スイッチ１２のほか、フリツプフロツプＦＦ，，Ｆ
Ｆ２、アンドゲート、インバー夕等が多数図示の如く接
続されている。
図において、プロセッサ１内には、コントローラー１と
設定スイッチ１２のほか、フリツプフロツプＦＦ，，Ｆ
Ｆ２、アンドゲート、インバー夕等が多数図示の如く接
続されている。
各プロセッサ（実際には、複数個のプロセッサが存在す
る筈であるが、設定スイッチ１２の設定が異なるほかは
、どのプロセッサも同じ構成であるので、第１図では、
プロセッサーのみが示されている）においてバス使用要
求が発生したとき、そのバス使用要求信号が発生したと
き、そのバス使用要求信号を図示せざる制御部へ伝える
ためのバス使用要求信号線は、ＢＱＱ，〜４ の４本が
あり、またＢＢＳｙは、バス使用中信号であり、ＢＣＬ
Ｋは、システム内の動作の同期をとるためのバスクロッ
クである。なお「 これらの信号は、信号線そのものを
指す場合と、該信号線上を送られる信号そのものを指す
場合とがある。さて、バス使用要求線が４本（ＢＲＱ，
〜４）あり、これらの線をプロセッサ内へ引き込んでい
る設定スイッチ１２において、スイッチＳ，〜Ｓ４のう
ちの一つを“１”側へ切り換えることにより、各プロセ
ッサの、バス使用要求同時発生時の優先順位が定まる。
る筈であるが、設定スイッチ１２の設定が異なるほかは
、どのプロセッサも同じ構成であるので、第１図では、
プロセッサーのみが示されている）においてバス使用要
求が発生したとき、そのバス使用要求信号が発生したと
き、そのバス使用要求信号を図示せざる制御部へ伝える
ためのバス使用要求信号線は、ＢＱＱ，〜４ の４本が
あり、またＢＢＳｙは、バス使用中信号であり、ＢＣＬ
Ｋは、システム内の動作の同期をとるためのバスクロッ
クである。なお「 これらの信号は、信号線そのものを
指す場合と、該信号線上を送られる信号そのものを指す
場合とがある。さて、バス使用要求線が４本（ＢＲＱ，
〜４）あり、これらの線をプロセッサ内へ引き込んでい
る設定スイッチ１２において、スイッチＳ，〜Ｓ４のう
ちの一つを“１”側へ切り換えることにより、各プロセ
ッサの、バス使用要求同時発生時の優先順位が定まる。
なおスイッチＳ，〜Ｓ４は端子開放状態では“１”の出
力を生ずる構成である。Ｓ，→Ｓ４の順に、同時優先順
位は低くなっている。第１図の例では、スイッチＳ２が
“１”側へ切り換わっているので、プロセッサーは２番
目の、同時優先順位をもつことになる。なお、スイッチ
Ｓ，〜Ｓ４のうち１つを選択して優先順位をもたせるか
わりに所定数のスイッチの組合せを各プロセッサに割て
るようにした定マークコード‘こより優先順位をもたせ
ることもできる。そのほか、ＲＥＱはプロセッサのバス
使用要求発生を示す信号であり、ＡＣＫはバス使用許可
信号である。第２図は、バス使用中でなく（ＢＢＳｙオ
フ）、バス使用要求が他のどのプロセッサからもない時
のバス使用要求処理のタイムチャートであり、第２図、
第１図を参照して動作を説明する。
力を生ずる構成である。Ｓ，→Ｓ４の順に、同時優先順
位は低くなっている。第１図の例では、スイッチＳ２が
“１”側へ切り換わっているので、プロセッサーは２番
目の、同時優先順位をもつことになる。なお、スイッチ
Ｓ，〜Ｓ４のうち１つを選択して優先順位をもたせるか
わりに所定数のスイッチの組合せを各プロセッサに割て
るようにした定マークコード‘こより優先順位をもたせ
ることもできる。そのほか、ＲＥＱはプロセッサのバス
使用要求発生を示す信号であり、ＡＣＫはバス使用許可
信号である。第２図は、バス使用中でなく（ＢＢＳｙオ
フ）、バス使用要求が他のどのプロセッサからもない時
のバス使用要求処理のタイムチャートであり、第２図、
第１図を参照して動作を説明する。
■ コントローラー１よりのバス使用要求ＲＥＱは、他
の図示せざるプロセッサからのバス使用要求信号ＢＲＱ
がない事により、フリツプフロツプＦＦ，をセットし、
それによりバス使用要求信号ＢＲＱ２ をスイッチＳ２
を経て出力する。
の図示せざるプロセッサからのバス使用要求信号ＢＲＱ
がない事により、フリツプフロツプＦＦ，をセットし、
それによりバス使用要求信号ＢＲＱ２ をスイッチＳ２
を経て出力する。
■ 他のプロセッサからのバス使用要求信号ＢＲＱがな
く、またバス使用中（ＢＢＳｙオン）でないのでフリツ
プフロツプＦＦ２がセットされ、バス使用中信号ＢＢＳ
ｙが出力され、バス使用を宣言すると共に、コントロー
ラ１１にはバス使用許可信号ＡＣＫを出す。■ 同時に
自分のバス使用要求信号ＢＲＱ２をオフに転じ、他のプ
ロセッサに、バス使用要求信号ラインＢＲＱ２を開放す
る。
く、またバス使用中（ＢＢＳｙオン）でないのでフリツ
プフロツプＦＦ２がセットされ、バス使用中信号ＢＢＳ
ｙが出力され、バス使用を宣言すると共に、コントロー
ラ１１にはバス使用許可信号ＡＣＫを出す。■ 同時に
自分のバス使用要求信号ＢＲＱ２をオフに転じ、他のプ
ロセッサに、バス使用要求信号ラインＢＲＱ２を開放す
る。
■ コントローラー１のバス使用終了でＲＥＱ信号がオ
フになるのでフリップフロツプＦＦ，，ＦＦ２がリセッ
トされ、バス使用中信号（ＢＢＳｙ）もオフになりバス
を解放する。
フになるのでフリップフロツプＦＦ，，ＦＦ２がリセッ
トされ、バス使用中信号（ＢＢＳｙ）もオフになりバス
を解放する。
第３図は、バス不便用時に同時に２台のプロセッサより
、バス使用要求の発生した時の要求処理のタイミングチ
ャートである。ここで２台のプロセッサとは、第１図の
プロセッサ１と同様な構成をもつプロセッサ２および４
（共に図示せず）とし、但しプロセッサ２は、設定スイ
ッチ亀２においてスイッチＳ，が“１”側へ（この場合
、第１図と同じ）、またプロセッサ４では、スイッチＳ
４が“１”側へ切り換えられているものとする。
、バス使用要求の発生した時の要求処理のタイミングチ
ャートである。ここで２台のプロセッサとは、第１図の
プロセッサ１と同様な構成をもつプロセッサ２および４
（共に図示せず）とし、但しプロセッサ２は、設定スイ
ッチ亀２においてスイッチＳ，が“１”側へ（この場合
、第１図と同じ）、またプロセッサ４では、スイッチＳ
４が“１”側へ切り換えられているものとする。
従って同時優先順位はプロセッサ２の方が４より高い。
またプロセッサ２におけるバス使用要求をＲＥＱａ、プ
ロセッサ４におけるそれをＲＥＱ４，と表わし、第１図
のプロセッサ１におけるフリツプフロツプＦＦ，，ＦＦ
２に相当するフリップフロツプを、プロセッサ２におい
ては、ＦＦ２．，ＦＦ２２と表わし、プロセッサ４にお
いてはＦＦ４，，ＦＦ蛇と表わすものとする。
またプロセッサ２におけるバス使用要求をＲＥＱａ、プ
ロセッサ４におけるそれをＲＥＱ４，と表わし、第１図
のプロセッサ１におけるフリツプフロツプＦＦ，，ＦＦ
２に相当するフリップフロツプを、プロセッサ２におい
ては、ＦＦ２．，ＦＦ２２と表わし、プロセッサ４にお
いてはＦＦ４，，ＦＦ蛇と表わすものとする。
さて第３図（および第１図）を参照して動作を説明する
。
。
プロセッサ２および４からそれぞれ同時に発生したバス
使用要求ＲＥＱａ，ＲＥＱ４，により、各プロセッサの
フリツプフロツプＦＦ２，，ＦＦ４，がセットされる。
使用要求ＲＥＱａ，ＲＥＱ４，により、各プロセッサの
フリツプフロツプＦＦ２，，ＦＦ４，がセットされる。
ここで各プ。セツサのバス使用要求信号ＢＲＱ２とＢＲ
Ｑの優先判定がなされ、それにより優先順位の高いＢＲ
Ｑ２信号のみ、ＢＲＱ，〜４ の中でオンとなって出力
され、プロセッサ２がバス使用要求権を獲得する。同時
にバス使用要求信号ＢＲＱ２はオフに転じ、バス使用要
求ラインＢＲＱ２を開放する。そこでプロセッサ４は、
バス使用要求信号ＢＲＱ４を出すことが可能となり「バ
ス使用要求ラインＢＲＱ４を占有する（つまり次回のバ
ス使用を予約する）。プロセッサ２のバス使用終了（Ｒ
ＢＱ２，オフ）により、プロセッサ４のバス使用が開始
される。第４図は、あるプロセッサがバス使用中に、フ
。
Ｑの優先判定がなされ、それにより優先順位の高いＢＲ
Ｑ２信号のみ、ＢＲＱ，〜４ の中でオンとなって出力
され、プロセッサ２がバス使用要求権を獲得する。同時
にバス使用要求信号ＢＲＱ２はオフに転じ、バス使用要
求ラインＢＲＱ２を開放する。そこでプロセッサ４は、
バス使用要求信号ＢＲＱ４を出すことが可能となり「バ
ス使用要求ラインＢＲＱ４を占有する（つまり次回のバ
ス使用を予約する）。プロセッサ２のバス使用終了（Ｒ
ＢＱ２，オフ）により、プロセッサ４のバス使用が開始
される。第４図は、あるプロセッサがバス使用中に、フ
。
。セッサ４よりバス使用要求ＲＥＱ４，を出し、つつい
てプロセッサ２よりバス使用要求ＲＥＱ乳が出た時の要
求処理のタイムチャートである。同図において、プロセ
ッサ２のバス使用要求ＲＥＱ幻は、先に予約したプロセ
ッサ４がバス使用を開始するまで保留されることが認め
られるであろう。以上説明した通りであるから「 この
発明のバス使用権制御方式によれば「共通バスに対し、
多数のプロセッサを使用した時に問題となる、バス使用
優先レベルの低いプロセッサがバスの混雑時に長い間ま
たされるという事もなくなり、マイクロプロセッサの特
徴である。
てプロセッサ２よりバス使用要求ＲＥＱ乳が出た時の要
求処理のタイムチャートである。同図において、プロセ
ッサ２のバス使用要求ＲＥＱ幻は、先に予約したプロセ
ッサ４がバス使用を開始するまで保留されることが認め
られるであろう。以上説明した通りであるから「 この
発明のバス使用権制御方式によれば「共通バスに対し、
多数のプロセッサを使用した時に問題となる、バス使用
優先レベルの低いプロセッサがバスの混雑時に長い間ま
たされるという事もなくなり、マイクロプロセッサの特
徴である。
｛１｝ 安価で大量使用が可能、
■ 能力が低いので機能を分散して処理する必要がある
、等に対し、この発明によるバス構成は適当なバス構成
といえる。
、等に対し、この発明によるバス構成は適当なバス構成
といえる。
又、同時優先順位判定回路には、定マークコード‘こよ
る優先順位判定、時分割によるバス使用要求線の使用等
の技術の取入れが可能であり、それだけ拡張性に富んで
いると云える。
る優先順位判定、時分割によるバス使用要求線の使用等
の技術の取入れが可能であり、それだけ拡張性に富んで
いると云える。
第１図は、この発明の一実施例を示す回路図、第２図は
、バス使用中でなく、バス使用要求が他のどのプロセッ
サからもないときのバス使用要求処理のタイムチャ・・
・ト、第３図は、バス不便用時に、同時に２台のプロセ
ッサより、バス使用要求が発生したときの要求処理のタ
イムチャート、第４図は、或るプロセッサがバス使用中
に、第１のプロセッサよりバス使用要求を出し、続いて
第２のプロセッサよりバス使用要求が出たときの要求処
理のタイムチャートである。 図において、１はプロセッサ「 １１はコントローラ、
１２は設定スイッチ、を示す。 第２図 第３図 第１図 第４図
、バス使用中でなく、バス使用要求が他のどのプロセッ
サからもないときのバス使用要求処理のタイムチャ・・
・ト、第３図は、バス不便用時に、同時に２台のプロセ
ッサより、バス使用要求が発生したときの要求処理のタ
イムチャート、第４図は、或るプロセッサがバス使用中
に、第１のプロセッサよりバス使用要求を出し、続いて
第２のプロセッサよりバス使用要求が出たときの要求処
理のタイムチャートである。 図において、１はプロセッサ「 １１はコントローラ、
１２は設定スイッチ、を示す。 第２図 第３図 第１図 第４図
Claims (1)
- １ 複数のプロセツサを共通バスに並列に接続してなる
複数プロセツサシステムにおいて、共通バスに対する複
数本のバス使用要求線を設け、前記各プロセツサ毎に、
所定のバス使用要求線を割当てる手段と、客バス使用要
求線に重みづけを与えて割当てられたバス使用要求線に
応じて優先順位を付与し、複数のプロセツサより同時に
バス使用要求信号が出された場合には優先順位の高いプ
ロセツサからのバス使用要求信号を割当てられたバス使
用要求線上に送出する優先順位決定手段と、既にいずれ
かのバス使用要求線にバス使用要求信号が送出されてい
る場合には割当てられたバス使用要求線上へのバス使用
要求信号の送出を阻止する手段と、バス使用要求信号に
応じてバスの使用が許可された場合にはバス使用要求線
上に送出されているバス使用要求信号を解除する手段と
を設け、バス使用中はバス使用要求線上にバス使用要求
信号を送出しているプロセツサに次のバス使用権を与え
るようにしたことを特徴とするバス使用権制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197880A JPS6019819B2 (ja) | 1980-04-02 | 1980-04-02 | バス使用権制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197880A JPS6019819B2 (ja) | 1980-04-02 | 1980-04-02 | バス使用権制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56140432A JPS56140432A (en) | 1981-11-02 |
| JPS6019819B2 true JPS6019819B2 (ja) | 1985-05-18 |
Family
ID=12623282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197880A Expired JPS6019819B2 (ja) | 1980-04-02 | 1980-04-02 | バス使用権制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019819B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132162A (ja) * | 1984-07-24 | 1986-02-14 | Fuji Photo Film Co Ltd | 情報転送の競合防止回路 |
| EP0175095B1 (de) * | 1984-08-23 | 1992-03-11 | Siemens Aktiengesellschaft | Datenübertragungsverfahren über einen Multiprozessorbus |
| US4908749A (en) * | 1985-11-15 | 1990-03-13 | Data General Corporation | System for controlling access to computer bus having address phase and data phase by prolonging the generation of request signal |
| JPH01321543A (ja) * | 1988-06-23 | 1989-12-27 | Matsushita Electric Ind Co Ltd | バス・データ転送方法とバス・データ転送回路 |
-
1980
- 1980-04-02 JP JP4197880A patent/JPS6019819B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56140432A (en) | 1981-11-02 |
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