JPS609305B2 - バス使用権制御方式 - Google Patents
バス使用権制御方式Info
- Publication number
- JPS609305B2 JPS609305B2 JP56049369A JP4936981A JPS609305B2 JP S609305 B2 JPS609305 B2 JP S609305B2 JP 56049369 A JP56049369 A JP 56049369A JP 4936981 A JP4936981 A JP 4936981A JP S609305 B2 JPS609305 B2 JP S609305B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- processor
- signal
- use request
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
この発明は、複数のプロセッサを共通バスに並列に接続
してなる複数プロセッサシステムにおけるバス使用権の
制御方式に関するものである。
してなる複数プロセッサシステムにおけるバス使用権の
制御方式に関するものである。
さて、マイクロプロセッサは、その処理速度は遅いがコ
ストは安価であるという特長があるので多数のマイクロ
プロセッサが使用される。又、個々のマイクロプロセッ
サは集積度の向上により、機能アップや周辺素子の内蔵
化が進んでいる。そこで、これらのマイクロプロセッサ
を応用したシステムにおけるバスに対して要求される機
能としては、｛１｝ コンパクトなバス構成（安価なバ
ス）。
ストは安価であるという特長があるので多数のマイクロ
プロセッサが使用される。又、個々のマイクロプロセッ
サは集積度の向上により、機能アップや周辺素子の内蔵
化が進んでいる。そこで、これらのマイクロプロセッサ
を応用したシステムにおけるバスに対して要求される機
能としては、｛１｝ コンパクトなバス構成（安価なバ
ス）。
‘２｝ 共通部のないシステム構成（ハードェラの影響
が他のプロセッサにおよばない）。｛３｝ バス使用効
率が良い。
が他のプロセッサにおよばない）。｛３｝ バス使用効
率が良い。
等があげられる。
一般に共通バスを使用する、複数のプロセッサからなる
システムにおいては、各プロセッサ間のバス使用上の競
合の問題を解決するために、何らかのバス使用権の制御
を行っている。
システムにおいては、各プロセッサ間のバス使用上の競
合の問題を解決するために、何らかのバス使用権の制御
を行っている。
従来、この種のバス使用権制御方式としては、各プロセ
ッサの優先順位を与え、システムクロックに同期してそ
のバス使用要求を処理するのが一般的である。第１図〜
第４図を参照して従来一般的に行われていたバス使用制
御方式の一例を説明する。第１図に、従来の並列式バス
使用制御方式の構成をブロック図で示す。ここで１１は
パスコントローラ、１〜ｉは各プロセッサである。バス
使用中信号（斑ｙ）については、各プロセッサが共通の
線を介してパスコントローラ１１に接続され、バス使用
要求信号（ＢＲＱ，〜ｉ）とバス使用許可信号（ＰＭＴ
，〜ｉ）については、各プロセッサは個別の線を介して
パスコントローラ１１に接続される。またクロック信号
（ＣＬＫ）は、共通の線を介して各プロセッサに供給さ
れているが、これは各プロセッサからのバス要求の同期
をとるためのシステムクロツク信号である。第２図は、
第１図におけるパスコントローラ１１の回路構成を示す
回路図であり、各プロセッサから同時に出されたバス使
用要求（ＢＲＱ，〜ｉ）を受けた場合には、一番優先順
位の高い要求に対しバス使用許可（ＰＭＴ）を出す回路
である。
ッサの優先順位を与え、システムクロックに同期してそ
のバス使用要求を処理するのが一般的である。第１図〜
第４図を参照して従来一般的に行われていたバス使用制
御方式の一例を説明する。第１図に、従来の並列式バス
使用制御方式の構成をブロック図で示す。ここで１１は
パスコントローラ、１〜ｉは各プロセッサである。バス
使用中信号（斑ｙ）については、各プロセッサが共通の
線を介してパスコントローラ１１に接続され、バス使用
要求信号（ＢＲＱ，〜ｉ）とバス使用許可信号（ＰＭＴ
，〜ｉ）については、各プロセッサは個別の線を介して
パスコントローラ１１に接続される。またクロック信号
（ＣＬＫ）は、共通の線を介して各プロセッサに供給さ
れているが、これは各プロセッサからのバス要求の同期
をとるためのシステムクロツク信号である。第２図は、
第１図におけるパスコントローラ１１の回路構成を示す
回路図であり、各プロセッサから同時に出されたバス使
用要求（ＢＲＱ，〜ｉ）を受けた場合には、一番優先順
位の高い要求に対しバス使用許可（ＰＭＴ）を出す回路
である。
第３図は、第１図の各プロセッサ（例えばｉ）における
バス使用制御回路を示す回路図であり「同図において、
ＲＥＱは図示せざる中央処理装置ＣＰＵよりのバス使用
要求信号、ＥＮＤはＣＰＵよりのバス使用終了信号、Ａ
ＣＫはＣＰＵへのバス使用許可信号である。第４Ａ図は
、バス空き状態におけるプロセッサ（ｉ）よりのバス使
用要求のタイミングを示すタイミング図であり、第４Ｂ
図は、二つのプロセッサ（ｉとｊ）が同時にバス使用要
求を発した場合のタイミングを示すタイミング図である
。
バス使用制御回路を示す回路図であり「同図において、
ＲＥＱは図示せざる中央処理装置ＣＰＵよりのバス使用
要求信号、ＥＮＤはＣＰＵよりのバス使用終了信号、Ａ
ＣＫはＣＰＵへのバス使用許可信号である。第４Ａ図は
、バス空き状態におけるプロセッサ（ｉ）よりのバス使
用要求のタイミングを示すタイミング図であり、第４Ｂ
図は、二つのプロセッサ（ｉとｊ）が同時にバス使用要
求を発した場合のタイミングを示すタイミング図である
。
第２図、第３図、第４Ａ図を参照して動作を説明する。
プロセッサｉにおけるバス使用要求（ＲＥＱｉ）により
フリツプフロツプＦＦ，がセットされてバス使用要求信
号（ＢＲＱｉ）が発せられる。パスコントロ−ラ１１で
は、このときバスが空き状態（斑ｙオフ）にあるので、
バス使用要求（ＲＥＱｉ）を受付けてバス使用許可信号
（ＰＭＴｉ）をプロセッサｉに送る。プロセッサｉでは
、このバス使用許可信号（ＰＭＴｉ）を受けると、フリ
ップフロツプＦＦ２をセットすることによりバス使用中
信号（茂ｙ）をオンにしてバス使用を開始する。バス使
用が終了すると、使用終了信号（ＥＮＤｉ）によりフリ
ツプフロツブＦＦ２がリセツトされてバス使用中信号（
ＢＳｙ）をオフにする。
フリツプフロツプＦＦ，がセットされてバス使用要求信
号（ＢＲＱｉ）が発せられる。パスコントロ−ラ１１で
は、このときバスが空き状態（斑ｙオフ）にあるので、
バス使用要求（ＲＥＱｉ）を受付けてバス使用許可信号
（ＰＭＴｉ）をプロセッサｉに送る。プロセッサｉでは
、このバス使用許可信号（ＰＭＴｉ）を受けると、フリ
ップフロツプＦＦ２をセットすることによりバス使用中
信号（茂ｙ）をオンにしてバス使用を開始する。バス使
用が終了すると、使用終了信号（ＥＮＤｉ）によりフリ
ツプフロツブＦＦ２がリセツトされてバス使用中信号（
ＢＳｙ）をオフにする。
一つのプロセッサ（ｉとｉ）が同時にバス使用要求を発
した場合には、第４Ｂ図から分かるように、優先順位の
高いプロセッサ（ｉ）にバス使用許可信号（ＰＭＴｉ）
が与えられ、該プロセッサがバス使用中信号（斑ｙ）を
オンにしてバスの使用を開始する。優先順位の低いプロ
セッサ（ｉ）によるバス使用は、高いプロセッサ（ｉ）
による使用が終了するまで待たされる。かかる従来のバ
ス使用制御方式では、次のような問題点がある。
した場合には、第４Ｂ図から分かるように、優先順位の
高いプロセッサ（ｉ）にバス使用許可信号（ＰＭＴｉ）
が与えられ、該プロセッサがバス使用中信号（斑ｙ）を
オンにしてバスの使用を開始する。優先順位の低いプロ
セッサ（ｉ）によるバス使用は、高いプロセッサ（ｉ）
による使用が終了するまで待たされる。かかる従来のバ
ス使用制御方式では、次のような問題点がある。
‘ィ｝ パスコントローラ、クロック等の共通部がある
ため、該共通部にハードェラが生じると、それがシステ
ムダウンに結びつき、マルチプロセッサシステムの１つ
のねらいである、危険の分散という思想に合致しない。
ため、該共通部にハードェラが生じると、それがシステ
ムダウンに結びつき、マルチプロセッサシステムの１つ
のねらいである、危険の分散という思想に合致しない。
‘ｏｌ 共通部があると、システムを最４・に構成した
時のベース部分が大きくなる。し一 バス使用要求の優
先順位判定に１クロックサィクルが必要となり、その時
間はバス使用ができず、バスの使用効率が悪い。
時のベース部分が大きくなる。し一 バス使用要求の優
先順位判定に１クロックサィクルが必要となり、その時
間はバス使用ができず、バスの使用効率が悪い。
Ｑ マイクロプロセッサのクロツク又はバスインタフェ
ース回路の動作クロックをシステムクロツクと同期化さ
せる必要があり、異なった種類のマイクロプロセッサに
よるマルチプロセッサシステムの構成に不便である。
ース回路の動作クロックをシステムクロツクと同期化さ
せる必要があり、異なった種類のマイクロプロセッサに
よるマルチプロセッサシステムの構成に不便である。
この発明は、マルチプロセッサシステムにおいて、上述
の欠点を除去して、よりコンパクトなバス構成で、共通
部がなく各プロセッサが独立しており、かつバスの使用
効率の良いバス使用権制御方式を提供することを目的と
するものである。
の欠点を除去して、よりコンパクトなバス構成で、共通
部がなく各プロセッサが独立しており、かつバスの使用
効率の良いバス使用権制御方式を提供することを目的と
するものである。
この発明の構成の要点は、マルチプロセッサシステムに
おいて、各プロセッサに固有のクロック周期をもたせ、
互いに非同期で動作する複数のプロセッサの間で共通部
ないこバスの使用権制御を実現した点にある。次に図を
参照してこの発明の−実施例を説明する。
おいて、各プロセッサに固有のクロック周期をもたせ、
互いに非同期で動作する複数のプロセッサの間で共通部
ないこバスの使用権制御を実現した点にある。次に図を
参照してこの発明の−実施例を説明する。
第５図は、この発明の一実施例を示す回路図である。
同図において、プロセッサ１内には、プロセッサ部Ｐ、
バス使用要求の優先順位判定回路Ｒのほか、フリツプフ
ロツプ３０，３１、デレイラィン（遅延回路）２１のほ
かアンドゲート、オアゲート、ィンバータ等が多数図示
の如く接続されている。優先順位判定回路Ｒにおいて、
設定スイッチＳ，〜Ｓ５は、このプロセッサーの優先レ
ベルの設定を行うものである。なお共通バスに並列に接
続して成る複数プロセッサシステムにおいて、共通バス
に対するｎ本のバス使用要求線を設け、ｎ本の中から選
択されたｒ本の組合せ（但しｎ＞ｒ）を各プロセッサに
割当て、該組合せに予め付与されている各バス使用要求
線に重みづけを与えてｒ本の組合せにより各プロセッサ
に優先順位を付加し、割当てられた以外のバス使用要求
線の状態を監視して優先順位に従って各プロセッサの共
通バス使用が可能なように構成されている。従ってｎＣ
ｒの組合せに等しい数のプロセッサのバス使用権制御が
できる。第５図ではバス使用要求信号線は、ＢＲＱ，〜
ＢＲＱ５のｎ＝５の場合であり、各プロセッサのバス使
用要求線は各２本づっ（ｒ：２）としてある。この場合
５Ｃ２：１０で１０台までのプロセッサが使用でき、設
定スイッチＳ，〜Ｓ５にて優先順位が設定される。なお
、各スイッチＳ，〜Ｓ５は開放状態では“Ｈ”レベルの
出力を生ずるものとする。次の表（１）にＳ，〜Ｓ５の
スイッチの設定による優先順位を示す。第５図の例では
、スイッチＳ２とＳ５が設定されているので優先順位は
“７”となる。図示せざる他のプロセッサにおいては、
他の優先レベルの設定（例えばスイッチＳ，とＳ２を設
定して第１番目の優先順位をもつ）がなされていること
は云うまでもない。
バス使用要求の優先順位判定回路Ｒのほか、フリツプフ
ロツプ３０，３１、デレイラィン（遅延回路）２１のほ
かアンドゲート、オアゲート、ィンバータ等が多数図示
の如く接続されている。優先順位判定回路Ｒにおいて、
設定スイッチＳ，〜Ｓ５は、このプロセッサーの優先レ
ベルの設定を行うものである。なお共通バスに並列に接
続して成る複数プロセッサシステムにおいて、共通バス
に対するｎ本のバス使用要求線を設け、ｎ本の中から選
択されたｒ本の組合せ（但しｎ＞ｒ）を各プロセッサに
割当て、該組合せに予め付与されている各バス使用要求
線に重みづけを与えてｒ本の組合せにより各プロセッサ
に優先順位を付加し、割当てられた以外のバス使用要求
線の状態を監視して優先順位に従って各プロセッサの共
通バス使用が可能なように構成されている。従ってｎＣ
ｒの組合せに等しい数のプロセッサのバス使用権制御が
できる。第５図ではバス使用要求信号線は、ＢＲＱ，〜
ＢＲＱ５のｎ＝５の場合であり、各プロセッサのバス使
用要求線は各２本づっ（ｒ：２）としてある。この場合
５Ｃ２：１０で１０台までのプロセッサが使用でき、設
定スイッチＳ，〜Ｓ５にて優先順位が設定される。なお
、各スイッチＳ，〜Ｓ５は開放状態では“Ｈ”レベルの
出力を生ずるものとする。次の表（１）にＳ，〜Ｓ５の
スイッチの設定による優先順位を示す。第５図の例では
、スイッチＳ２とＳ５が設定されているので優先順位は
“７”となる。図示せざる他のプロセッサにおいては、
他の優先レベルの設定（例えばスイッチＳ，とＳ２を設
定して第１番目の優先順位をもつ）がなされていること
は云うまでもない。
そのほか、１２はデータバス、１３はデータ線、ＩＮＨ
はＢＲＱ出力禁止線である。第６図は本回路の各部信号
の基本タイムチャ−トである。
はＢＲＱ出力禁止線である。第６図は本回路の各部信号
の基本タイムチャ−トである。
第５図、第６図を参照して基本的な動作を説明する。全
てバス要求がなくデレィラィン２１の出力であるＲＱＬ
信号が“Ｌ”（ロー）の時、フ。。セッサ部Ｐからバス
要求ＲＥＱがあったとするとフリツプフロツプ３０がセ
ットされその出力３０Ｑが“Ｈ”となる。上位レベルの
バス使用要求信号ＢＲＱ，〜日がないと、自分のレベル
のバス使用要求信号ＢＲＱｉ（この場合ｉ＝２、５）を
出力する。自分のレベルのバス使用要求信号ＢＲＱｉが
出力されるとオアゲート１ １の出力が“Ｈ”となり、
デレイライン２１により、ｔ，時間後にＲＱＬ＝“Ｈ”
となり、以後のプロセッサ部ＰからのＲＥＱの受け付け
を禁止する。この時点で優先判定回路Ｒは安定状態とな
り、その出力ＢＧが“Ｈ”となりバス使用権を獲得する
。デレイラィン２１により更に上２時間後、ゲート１２
を通してＩＮＨ信号を“Ｈ”とし、その時点でバスがビ
ジーでなければ（ＢＳＹ＝“Ｈ”）、ゲート１ ５によ
りフリツプフロツプ３１をセットしてＢＳＹを“Ｌ”に
転じると共にプロセッサ部Ｐへはバス使用許可信号ＰＭ
Ｔ＝“Ｈ”を送り、バスを使用してのデータ転送動作を
開始する。フリップフロップ３１のセット出力によりフ
リツプフロツプ３０かりセットされＢＲＱ；＝“Ｈ”、
ＩＮＨ＝“Ｌ”となり、バスによるデータ転送動作と並
行して、該バスが空いたときの次のバス優先制御が行な
われる。プロセッサ部Ｐはデータ転送が終了すると、Ｅ
ＮＤ信号を出してフリップフロップ３１をリセットし斑
Ｙ＝“Ｈ”として動作を終了する。第７図、第８図は２
台のプロセッサによりバスの使用要求が競合したときの
バス使用権の獲得の様子を表わしたタイムチャートであ
る。第７図は２台のプロセッサが時間をずらしてバス使
用要求ＢＲＱｉを発生させた場合のタイムチャートであ
る。７図においてＣＬＫ，，ＣＬＫ２はそれぞれのプロ
セッサのクロック信号で、互いに無関係に発生している
。
てバス要求がなくデレィラィン２１の出力であるＲＱＬ
信号が“Ｌ”（ロー）の時、フ。。セッサ部Ｐからバス
要求ＲＥＱがあったとするとフリツプフロツプ３０がセ
ットされその出力３０Ｑが“Ｈ”となる。上位レベルの
バス使用要求信号ＢＲＱ，〜日がないと、自分のレベル
のバス使用要求信号ＢＲＱｉ（この場合ｉ＝２、５）を
出力する。自分のレベルのバス使用要求信号ＢＲＱｉが
出力されるとオアゲート１ １の出力が“Ｈ”となり、
デレイライン２１により、ｔ，時間後にＲＱＬ＝“Ｈ”
となり、以後のプロセッサ部ＰからのＲＥＱの受け付け
を禁止する。この時点で優先判定回路Ｒは安定状態とな
り、その出力ＢＧが“Ｈ”となりバス使用権を獲得する
。デレイラィン２１により更に上２時間後、ゲート１２
を通してＩＮＨ信号を“Ｈ”とし、その時点でバスがビ
ジーでなければ（ＢＳＹ＝“Ｈ”）、ゲート１ ５によ
りフリツプフロツプ３１をセットしてＢＳＹを“Ｌ”に
転じると共にプロセッサ部Ｐへはバス使用許可信号ＰＭ
Ｔ＝“Ｈ”を送り、バスを使用してのデータ転送動作を
開始する。フリップフロップ３１のセット出力によりフ
リツプフロツプ３０かりセットされＢＲＱ；＝“Ｈ”、
ＩＮＨ＝“Ｌ”となり、バスによるデータ転送動作と並
行して、該バスが空いたときの次のバス優先制御が行な
われる。プロセッサ部Ｐはデータ転送が終了すると、Ｅ
ＮＤ信号を出してフリップフロップ３１をリセットし斑
Ｙ＝“Ｈ”として動作を終了する。第７図、第８図は２
台のプロセッサによりバスの使用要求が競合したときの
バス使用権の獲得の様子を表わしたタイムチャートであ
る。第７図は２台のプロセッサが時間をずらしてバス使
用要求ＢＲＱｉを発生させた場合のタイムチャートであ
る。７図においてＣＬＫ，，ＣＬＫ２はそれぞれのプロ
セッサのクロック信号で、互いに無関係に発生している
。
以下に動作を説明する。
第１のプロセッサにおけるバス要求ＲＥＱ，によりバス
使用要求ＢＲＱ，がセットされる。このＢＲＱ，により
、２台のプロセッサのデレイライン出力ＲＱＬ，ＲＱＬ
が共に“Ｈ”となり、そのためその後第２のプロセッサ
において発生したＲＥＱ２信号がフリツプフロツプ３０
‘こセットされるのがロック（阻止）される。その後、
各プロセッサは一定時間（デレィラィン２１で決まる時
間ｔ２）後にｉ瓜日，、ｉＩＮＨ２信号を“Ｈ”にする
。ｊＩＮＨ，信号はオ−プンコレクタゲート１２を通し
てバス上の州日ラインでワイヤードＯＲされており、両
方のｊＩＮＨが“Ｈ”となることによりＩＮＨラインカ
ｒＨ”となりアンドゲート１５を開き、斑Ｙ信号の出力
可能ぐＬ”に転じることの可能）状態となる。第１のプ
ロセッサはＩＮＨが“Ｈ”となると、ＢＳＹ＝“Ｈ”で
あることを確認してからゲート１５の出力によりフリツ
プフロップ３１をセットしバスを占有する。既Ｙを出力
してバスを占有するとフリップフロップ３０をリセット
し、次のバス使用権優先制御可能状態にする。第２のプ
ロセッサは第１のプロセッサより遅れてバス要求ＲＥＱ
２を発生させているが、ＲＱＬ２出力によりフリツプフ
ロツプ３０へのセットを妨げられる。第１のプロセッサ
がバス占有して既Ｙ信号を出力することによりＲＱＬ出
力は解除され、フリツプフロップ３０がセットされバス
使用要求ＢＲＱ２を出力する。バス使用要求ＢＲＱ２を
出力するとＢＲＱＩの時と同様、ＲＱＬ，，ＲＱＬ２が
再び“Ｈ”になる。その後各プロセッサはｉＩＮＨ，，
ｉＩＮＨ２を出力して次のバス使用権の制御を完了し第
２のプロセッサが使用権を得る（この動作は第１のプロ
セッサがバスを使ってデータ転送を実行しているのと並
行して実行される）。
使用要求ＢＲＱ，がセットされる。このＢＲＱ，により
、２台のプロセッサのデレイライン出力ＲＱＬ，ＲＱＬ
が共に“Ｈ”となり、そのためその後第２のプロセッサ
において発生したＲＥＱ２信号がフリツプフロツプ３０
‘こセットされるのがロック（阻止）される。その後、
各プロセッサは一定時間（デレィラィン２１で決まる時
間ｔ２）後にｉ瓜日，、ｉＩＮＨ２信号を“Ｈ”にする
。ｊＩＮＨ，信号はオ−プンコレクタゲート１２を通し
てバス上の州日ラインでワイヤードＯＲされており、両
方のｊＩＮＨが“Ｈ”となることによりＩＮＨラインカ
ｒＨ”となりアンドゲート１５を開き、斑Ｙ信号の出力
可能ぐＬ”に転じることの可能）状態となる。第１のプ
ロセッサはＩＮＨが“Ｈ”となると、ＢＳＹ＝“Ｈ”で
あることを確認してからゲート１５の出力によりフリツ
プフロップ３１をセットしバスを占有する。既Ｙを出力
してバスを占有するとフリップフロップ３０をリセット
し、次のバス使用権優先制御可能状態にする。第２のプ
ロセッサは第１のプロセッサより遅れてバス要求ＲＥＱ
２を発生させているが、ＲＱＬ２出力によりフリツプフ
ロツプ３０へのセットを妨げられる。第１のプロセッサ
がバス占有して既Ｙ信号を出力することによりＲＱＬ出
力は解除され、フリツプフロップ３０がセットされバス
使用要求ＢＲＱ２を出力する。バス使用要求ＢＲＱ２を
出力するとＢＲＱＩの時と同様、ＲＱＬ，，ＲＱＬ２が
再び“Ｈ”になる。その後各プロセッサはｉＩＮＨ，，
ｉＩＮＨ２を出力して次のバス使用権の制御を完了し第
２のプロセッサが使用権を得る（この動作は第１のプロ
セッサがバスを使ってデータ転送を実行しているのと並
行して実行される）。
第２のプロセッサはバス使用権を得たが、第１のプロセ
ッサ既Ｙ信号を解除するまで待たされ、その解除後にバ
スを使用する。第８図は２台のプロセッサがほゞ同時期
にバス使用要求ＢＲＱ，を発生させた場合のタイムチャ
ートである。
ッサ既Ｙ信号を解除するまで待たされ、その解除後にバ
スを使用する。第８図は２台のプロセッサがほゞ同時期
にバス使用要求ＢＲＱ，を発生させた場合のタイムチャ
ートである。
なお第７図の場合と同様ＣＬＫ，，ＣＬＫ２は互いに無
関係なクロック信号である。ここで第１のプロセッサと
第２のプロセッサでは第１のプロセッサの方がバス使用
の優先レベルが高いこととする。両プロセッサからのバ
ス要求ＲＥＱ，．ＲＥＱ２がほゞ同時に発生し、両プロ
セッサのフリツプフロツプ３０がセットされ、バス使用
要求ＢＲＱ，，ＢＲＱ２が出力され、それにより、ＲＱ
Ｌ，．２が“Ｈ”になり、優先判定回路Ｒの入力を安定
化させる。優先判定回路Ｒは第１のプロセッサの優先を
判断し、バス上にＢＲＱ，信号が出力され、ＢＲＱ２信
号は出力されなくなる。第１のプロセッサはＢＳＹ＝“
Ｈ”を確認してからＢＳＹを出力ぐＬ”に転じること）
してバスを占有すると共にフリップフロップ３０をリセ
ットし、ＢＲＱ信号をオフする。ＢＲＱ，信号がオフす
ると、第２のプロセッサは優先判定回路Ｒにより待たさ
れていたＢＲＱ２信号を出力する。この間、ＲＱＬ，．
２は“Ｈ”のままであり、ほゞ同時に発生したバス要求
ＲＥＱに対しては、全ＲＥＱを一旦フリップフロップ３
川こ記憶しておき、優先順位の高い方から順にバスを使
用させて行く。以上説明したとおりであるから、本発明
によれば、（１｝ 各プロセッサごとに、固有の周期を
もつクロックを使用することができ、プロセッサ相互の
間のクロックの同期化を図る等の問題もなく、簡単にバ
スィンタフェース回路を構成できる、‘２｝ バス優先
権制御の為の共通部が不要である、｛３｝ バスを使用
してのデータ転送と該バスが空いたとき次にどのプロセ
ッサが該バスを使用するかのバス優先権制御が並行して
行なわれるのでバス使用効率が改善される、｛４） 少
ないバス信号線で機能を達成できる、などの効果が期待
できる。
関係なクロック信号である。ここで第１のプロセッサと
第２のプロセッサでは第１のプロセッサの方がバス使用
の優先レベルが高いこととする。両プロセッサからのバ
ス要求ＲＥＱ，．ＲＥＱ２がほゞ同時に発生し、両プロ
セッサのフリツプフロツプ３０がセットされ、バス使用
要求ＢＲＱ，，ＢＲＱ２が出力され、それにより、ＲＱ
Ｌ，．２が“Ｈ”になり、優先判定回路Ｒの入力を安定
化させる。優先判定回路Ｒは第１のプロセッサの優先を
判断し、バス上にＢＲＱ，信号が出力され、ＢＲＱ２信
号は出力されなくなる。第１のプロセッサはＢＳＹ＝“
Ｈ”を確認してからＢＳＹを出力ぐＬ”に転じること）
してバスを占有すると共にフリップフロップ３０をリセ
ットし、ＢＲＱ信号をオフする。ＢＲＱ，信号がオフす
ると、第２のプロセッサは優先判定回路Ｒにより待たさ
れていたＢＲＱ２信号を出力する。この間、ＲＱＬ，．
２は“Ｈ”のままであり、ほゞ同時に発生したバス要求
ＲＥＱに対しては、全ＲＥＱを一旦フリップフロップ３
川こ記憶しておき、優先順位の高い方から順にバスを使
用させて行く。以上説明したとおりであるから、本発明
によれば、（１｝ 各プロセッサごとに、固有の周期を
もつクロックを使用することができ、プロセッサ相互の
間のクロックの同期化を図る等の問題もなく、簡単にバ
スィンタフェース回路を構成できる、‘２｝ バス優先
権制御の為の共通部が不要である、｛３｝ バスを使用
してのデータ転送と該バスが空いたとき次にどのプロセ
ッサが該バスを使用するかのバス優先権制御が並行して
行なわれるのでバス使用効率が改善される、｛４） 少
ないバス信号線で機能を達成できる、などの効果が期待
できる。
第１図は、従釆の並列式バス使用制御方式の構成を示す
ブロック図、第２図は、第１図におけるパスコントロー
ラ１１の回路構成を示す回路図、第３図は、第１図の各
プロセッサ（例えばｉ）におけるバス使用制御回路を示
す回路図、第４Ａ図は、バス空き状態におけるプロセッ
サｉからのバスアクセス要求のタイミングを示すタイミ
ング図、第４Ｂ図は、二つのプロセッサ（ｉとｊ）が同
時にバス使用要求を発した場合の動作のタイミングを示
すタイミング図、第５図は、この発明の一実施例を示す
回路図、第６図は、第５図に示す実施例の基本動作のタ
イミングを示すタイミング図、第７図および第８図は、
異なったクロック周期をもち互いに非同期で動作する２
台のプロセッサよりバス使用要求が競合して発生した場
合の動作をそれぞれ示すタイミング図、である。 符号説明、１〜ｉ・・・・・・プロセッサ、１１・・・
・．・パスコントローラ、１２”””データ／ゞス、２
１”””デレイライン、３０，３１……フリツプフロツ
プ、Ｐ・・・・・・プロセッサ部、Ｒ・・・・・・優先
順位判定回路。 繁１図 豹２図 第３図 繁ムＡ図 第４８図 第５図 簾６図 第７図 第８図
ブロック図、第２図は、第１図におけるパスコントロー
ラ１１の回路構成を示す回路図、第３図は、第１図の各
プロセッサ（例えばｉ）におけるバス使用制御回路を示
す回路図、第４Ａ図は、バス空き状態におけるプロセッ
サｉからのバスアクセス要求のタイミングを示すタイミ
ング図、第４Ｂ図は、二つのプロセッサ（ｉとｊ）が同
時にバス使用要求を発した場合の動作のタイミングを示
すタイミング図、第５図は、この発明の一実施例を示す
回路図、第６図は、第５図に示す実施例の基本動作のタ
イミングを示すタイミング図、第７図および第８図は、
異なったクロック周期をもち互いに非同期で動作する２
台のプロセッサよりバス使用要求が競合して発生した場
合の動作をそれぞれ示すタイミング図、である。 符号説明、１〜ｉ・・・・・・プロセッサ、１１・・・
・．・パスコントローラ、１２”””データ／ゞス、２
１”””デレイライン、３０，３１……フリツプフロツ
プ、Ｐ・・・・・・プロセッサ部、Ｒ・・・・・・優先
順位判定回路。 繁１図 豹２図 第３図 繁ムＡ図 第４８図 第５図 簾６図 第７図 第８図
Claims (1)
- １ 各プロセツサ固有のクロツク周期をもち、互いに非
同期で動作する複数のプロセツサを共通バスに並列に接
続してなる複数プロセツサシステムにおいて、共通バス
に対する複数本のバス使用要求線と前記共通バスの空き
の有無を知らせるビジー信号線と各プロセツサにおける
バス使用要求の優先の可否判定完了まで出力を禁止する
禁止信号線とを設け、各プロセツサに割当てられた特定
のバス使用要求線の優先順位を予め設定され、該プロセ
ツサにおいて発生したバス使用要求の優先の可否を前記
優先順位に従って判定する優先判定回路と、何れかのバ
ス使用要求線上に使用要求信号が発生したときそれを検
出し、その一定時間後には新たなバス使用要求の発生を
阻止する阻止手段と、同じく何れかのバス使用要求線上
から検出された前記バス使用要求信号を、前記優先判定
回路において発生したバス使用要求の優先の可否判定動
作の完了に要する時間だけ遅延させた後、出力禁止の解
除信号として前記禁止信号線上に出力する手段と、該禁
止信号線から取り込んだ禁止解除信号と前記優先判定回
路からの判定結果信号と前記ビジー信号線から取り込ん
だビジーの有無信号とから共通バス使用の可否を決定し
、可のときはその旨を出力すると共に、前記阻止手段に
おける阻止を解除し、かつ前記ビジー信号線に共通バス
の空きがないことを表わすビジー信号を送出する手段と
を各プロセツサ毎に設け、バス使用中はバス使用要求線
上にバス使用要求信号を送出しているプロセツサに次の
バス使用権を与えるようにしたことを特徴とするバス使
用権制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049369A JPS609305B2 (ja) | 1981-04-03 | 1981-04-03 | バス使用権制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049369A JPS609305B2 (ja) | 1981-04-03 | 1981-04-03 | バス使用権制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166625A JPS57166625A (en) | 1982-10-14 |
| JPS609305B2 true JPS609305B2 (ja) | 1985-03-09 |
Family
ID=12829102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049369A Expired JPS609305B2 (ja) | 1981-04-03 | 1981-04-03 | バス使用権制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609305B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4661905A (en) * | 1983-09-22 | 1987-04-28 | Digital Equipment Corporation | Bus-control mechanism |
| JPH06110825A (ja) * | 1992-09-30 | 1994-04-22 | Nec Corp | 共通バス制御方式 |
-
1981
- 1981-04-03 JP JP56049369A patent/JPS609305B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166625A (en) | 1982-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0130593B1 (en) | Shared resource lockout apparatus | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| JPH0696015A (ja) | コンピュータ・システム及びそのバス制御同期及び調停方法 | |
| KR900001120B1 (ko) | 우선도가 낮은 유니트를 우선도가 높은 위치에 위치시키기 위한 분배된 우선도 회로망 로직을 가진 데이타 처리 시스템 | |
| JPS609305B2 (ja) | バス使用権制御方式 | |
| JPS5836381B2 (ja) | 共用メモリ制御装置 | |
| JPH0527900B2 (ja) | ||
| US5241629A (en) | Method and apparatus for a high performance round robin distributed bus priority network | |
| JPS6019819B2 (ja) | バス使用権制御方式 | |
| JPH0215357A (ja) | データ処理装置 | |
| JP3491588B2 (ja) | 外部バス制御装置 | |
| JP4124579B2 (ja) | バス制御システム | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| JPS6019022B2 (ja) | バス使用権制御方式 | |
| JPS6347866A (ja) | 信号制御回路 | |
| JPS6149712B2 (ja) | ||
| JPH0525135B2 (ja) | ||
| JP2635995B2 (ja) | プロセッサを有するシステム | |
| JPS6160162A (ja) | バス調停方式 | |
| JPS58119069A (ja) | 分散型競合制御システム | |
| JPS60256852A (ja) | 分散処理システムにおけるフアイルリカバリ−方式 | |
| JPH0628052B2 (ja) | 共有メモリ制御方式 | |
| JPS592462A (ja) | デ−タ転送方式 | |
| JPH04308955A (ja) | マルチプロセッサ装置 | |
| JPS6217255B2 (ja) |