JP3491588B2 - 外部バス制御装置 - Google Patents
外部バス制御装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一つの高密度集積
回路（ＬＳＩ）チップに複数の演算ユニットが搭載され
たとき、各演算ユニットが外部バスコントローラを共有
しながら、それぞれのプログラムを独立して遂行する外
部バス制御装置に関する。特に、各演算ユニットが、外
部バスにアクセスするまでのウェイト時間その他の制御
情報をローカルに保有できる外部バス制御装置に関す
る。
回路（ＬＳＩ）チップに複数の演算ユニットが搭載され
たとき、各演算ユニットが外部バスコントローラを共有
しながら、それぞれのプログラムを独立して遂行する外
部バス制御装置に関する。特に、各演算ユニットが、外
部バスにアクセスするまでのウェイト時間その他の制御
情報をローカルに保有できる外部バス制御装置に関す
る。
【０００２】
【従来の技術】従来より、中央処理装置（ＣＰＵ：Cent
ral Prosessor Unit)などの演算ユニットは、その処理
速度が年々向上しつつある。このような高速ＣＰＵを用
いたプロセッサシステムでは、その外部バスに接続され
る各種デバイスの処理速度との差が大きくなってきてい
る。このため、ＬＳＩチップの各内部機能へのアクセス
が動作クロックの１周期内でできるのに対して、外部バ
スを介して外部周辺回路へアクセスしようとすると一般
に数クロック分の時間がかかる。
ral Prosessor Unit)などの演算ユニットは、その処理
速度が年々向上しつつある。このような高速ＣＰＵを用
いたプロセッサシステムでは、その外部バスに接続され
る各種デバイスの処理速度との差が大きくなってきてい
る。このため、ＬＳＩチップの各内部機能へのアクセス
が動作クロックの１周期内でできるのに対して、外部バ
スを介して外部周辺回路へアクセスしようとすると一般
に数クロック分の時間がかかる。
【０００３】ＣＰＵが、このような外部周辺回路とデー
タをやりとりするには、外部周辺回路にアクセス要求信
号を送信する。そして、この送信の結果として、外部周
辺回路からアクセス許可信号あるいはウェイト要求信号
を受信させ、適切なタイミングを図ってＣＰＵに外部バ
スをアクセスさせる方法が使われてきた。
タをやりとりするには、外部周辺回路にアクセス要求信
号を送信する。そして、この送信の結果として、外部周
辺回路からアクセス許可信号あるいはウェイト要求信号
を受信させ、適切なタイミングを図ってＣＰＵに外部バ
スをアクセスさせる方法が使われてきた。
【０００４】ところが、このような信号を外部周辺回路
とやりとりしていると、その分だけアクセスに要する時
間のオーバヘッドとなる。外部周辺回路を１回だけアク
セスするのであれば、オーバヘッドとなる時間の影響も
少ないが、特に、外部バスに接続した外部メモリとのＤ
ＭＡ（Direct Memory Access)によりデータ転送をする
ときには、外部バスへのアクセスが繰り返されるため、
一般にオーバヘッドの影響が大きく現れる。
とやりとりしていると、その分だけアクセスに要する時
間のオーバヘッドとなる。外部周辺回路を１回だけアク
セスするのであれば、オーバヘッドとなる時間の影響も
少ないが、特に、外部バスに接続した外部メモリとのＤ
ＭＡ（Direct Memory Access)によりデータ転送をする
ときには、外部バスへのアクセスが繰り返されるため、
一般にオーバヘッドの影響が大きく現れる。
【０００５】また、外部バスに接続された外部メモリへ
のアクセスには、数クロックを要するものの各アクセス
にかかる時間は一定となる。そこで、ＬＳＩチップに搭
載した外部バスコントローラでウェイト時間を計測しな
がら、ＣＰＵにアクセスを待たせるよう制御することが
可能である。それには、各外部メモリに割り当てたアド
レスを外部バスコントローラが検出したら、そのときの
ウェイト時間に基づいて各ＣＰＵにアクセスさせればよ
い。
のアクセスには、数クロックを要するものの各アクセス
にかかる時間は一定となる。そこで、ＬＳＩチップに搭
載した外部バスコントローラでウェイト時間を計測しな
がら、ＣＰＵにアクセスを待たせるよう制御することが
可能である。それには、各外部メモリに割り当てたアド
レスを外部バスコントローラが検出したら、そのときの
ウェイト時間に基づいて各ＣＰＵにアクセスさせればよ
い。
【０００６】たとえば、特開平８−３０５５１号公報に
開示されたウェイト制御方式では、外部バスコントロー
ラにカウンタを搭載させてウェイト時間を計測し、アク
セスが完了するまでのあいだ、ＣＰＵがアクセス処理を
停止するようにウェイト信号を送出させる例が記載され
ている。
開示されたウェイト制御方式では、外部バスコントロー
ラにカウンタを搭載させてウェイト時間を計測し、アク
セスが完了するまでのあいだ、ＣＰＵがアクセス処理を
停止するようにウェイト信号を送出させる例が記載され
ている。
【０００７】ウェイト時間の設定は、外部バスコントロ
ーラに搭載したレジスタにプログラムすることができ
る。具体的には、外部バスへのアクセスが発生すると、
最初に外部バスコントローラのカウンタをレジスタのプ
ログラム値に初期化し、この値からダウンカウントする
ことによりウェイト時間を計測する。
ーラに搭載したレジスタにプログラムすることができ
る。具体的には、外部バスへのアクセスが発生すると、
最初に外部バスコントローラのカウンタをレジスタのプ
ログラム値に初期化し、この値からダウンカウントする
ことによりウェイト時間を計測する。
【０００８】このようなウェイト制御方式によれば、ウ
ェイト時間をＬＳＩチップ内で計測するため、前述した
ようにオーバヘッドになっていたアクセス要求信号、ア
クセス許可信号その他の制御信号をやりとりするために
要する時間が不要になる。
ェイト時間をＬＳＩチップ内で計測するため、前述した
ようにオーバヘッドになっていたアクセス要求信号、ア
クセス許可信号その他の制御信号をやりとりするために
要する時間が不要になる。
【０００９】図４は、一従来例による外部バス制御装置
の構成例を図示したブロック図である。この従来例の外
部バス制御装置は、ＣＰＵ２００と外部バスコントロー
ラ２０１とから構成され、外部バスに接続した図示しな
い外部メモリとＣＰＵ２００の内蔵メモリ２１２の間で
ＤＭＡ転送を行っている。
の構成例を図示したブロック図である。この従来例の外
部バス制御装置は、ＣＰＵ２００と外部バスコントロー
ラ２０１とから構成され、外部バスに接続した図示しな
い外部メモリとＣＰＵ２００の内蔵メモリ２１２の間で
ＤＭＡ転送を行っている。
【００１０】外部バスは、アドレス線群３００、データ
線群３０１、外部メモリその他の外部周辺回路にデータ
の書き込みを指示するための書き込み信号３１０、デー
タの読み出しを指示するための読み出し信号３１１から
構成してある。
線群３０１、外部メモリその他の外部周辺回路にデータ
の書き込みを指示するための書き込み信号３１０、デー
タの読み出しを指示するための読み出し信号３１１から
構成してある。
【００１１】ＣＰＵ２００は、プロセッサコア２１０、
ＤＭＡコントローラ２１１、内蔵メモリ２１２、外部バ
スへのアクセスを検出するデコーダ２１３、プロセッサ
コア２１０およびＤＭＡコントローラ２１１からのアク
セスを切り替える選択器２１４ａ、２１４ｂから構成し
てある。
ＤＭＡコントローラ２１１、内蔵メモリ２１２、外部バ
スへのアクセスを検出するデコーダ２１３、プロセッサ
コア２１０およびＤＭＡコントローラ２１１からのアク
セスを切り替える選択器２１４ａ、２１４ｂから構成し
てある。
【００１２】外部バスコントローラ２０１は、アクセス
までのウェイト時間の設定値を保持するウェイトレジス
タ２２０、このウェイト時間を計測するカウンタ２２１
から構成してある。
までのウェイト時間の設定値を保持するウェイトレジス
タ２２０、このウェイト時間を計測するカウンタ２２１
から構成してある。
【００１３】この外部バス制御装置によれば、ＤＭＡコ
ントローラ２１１が、ＤＭＡ転送中に内蔵メモリ２１２
へのアドレス群３０６、外部バスへのアドレス群３０３
を発行する。すると、それぞれの選択器２１４ａ、２１
４ｂが、内蔵メモリ２１２のアドレス３０７またはアド
レス線３００へのアドレスを送出する。
ントローラ２１１が、ＤＭＡ転送中に内蔵メモリ２１２
へのアドレス群３０６、外部バスへのアドレス群３０３
を発行する。すると、それぞれの選択器２１４ａ、２１
４ｂが、内蔵メモリ２１２のアドレス３０７またはアド
レス線３００へのアドレスを送出する。
【００１４】また、デコーダ２１３が、アドレス線３０
０による外部バスへのアクセスを検出すると、外部バス
の書き込み信号３１４または読み出し信号３１５を発行
する。カウンタ２２１は、これらの信号３１４、３１５
を検知してカウントを開始し、先に設定したウェイト時
間を計測する。
０による外部バスへのアクセスを検出すると、外部バス
の書き込み信号３１４または読み出し信号３１５を発行
する。カウンタ２２１は、これらの信号３１４、３１５
を検知してカウントを開始し、先に設定したウェイト時
間を計測する。
【００１５】そして、カウンタ２２１のカウント値に合
わせて、ＤＭＡコントローラ２１１に次のアドレスを生
成させるための指示を、また、ＡＮＤ（論理積）回路２
２２ｂ、２２２ａに外部バスの書き込み信号３１０と読
み出し信号３１１を生成させるための信号を発行する。
わせて、ＤＭＡコントローラ２１１に次のアドレスを生
成させるための指示を、また、ＡＮＤ（論理積）回路２
２２ｂ、２２２ａに外部バスの書き込み信号３１０と読
み出し信号３１１を生成させるための信号を発行する。
【００１６】
【発明が解決しようとする課題】しかし、このような従
来例による外部バス制御装置を用い、複数のＣＰＵによ
って外部バスのコントロールを行うとすると、次のよう
な技術的な課題を解決する必要があった。すなわち、外
部バスコントローラ２０１のウェイトレジスタ２２０に
は、ＣＰＵ２００が実行するプログラムによってウェイ
ト時間が設定される。
来例による外部バス制御装置を用い、複数のＣＰＵによ
って外部バスのコントロールを行うとすると、次のよう
な技術的な課題を解決する必要があった。すなわち、外
部バスコントローラ２０１のウェイトレジスタ２２０に
は、ＣＰＵ２００が実行するプログラムによってウェイ
ト時間が設定される。
【００１７】また、プログラムを実行するＣＰＵ２００
がＬＳＩ４００に一つだけ搭載され、外部バスコントロ
ーラ２０１と一対一の関係で接続されているなら、ウェ
イト値を設定するプログラムは一つだけとなる。このた
め、ウェイトレジスタ２２０を外部バスコントローラ２
０１内に配置しておけば十分である。
がＬＳＩ４００に一つだけ搭載され、外部バスコントロ
ーラ２０１と一対一の関係で接続されているなら、ウェ
イト値を設定するプログラムは一つだけとなる。このた
め、ウェイトレジスタ２２０を外部バスコントローラ２
０１内に配置しておけば十分である。
【００１８】ところが、ＬＳＩ４００の微細加工技術が
進展し、今日では一つのＬＳＩ４００チップ上に複数の
ＣＰＵ２００、２００・・・を搭載できるようになっ
た。また、それぞれのＣＰＵ２００で、独立したプログ
ラムを実行することも可能である。このように、各ＣＰ
Ｕ２００に、それぞれ独立した外部バスコントローラ２
０１を搭載することは、そのチップにおける入出力ピン
の本数の増大をまねき、また、全ての入出力ピンを同時
に用いるものではないため効率が悪い。
進展し、今日では一つのＬＳＩ４００チップ上に複数の
ＣＰＵ２００、２００・・・を搭載できるようになっ
た。また、それぞれのＣＰＵ２００で、独立したプログ
ラムを実行することも可能である。このように、各ＣＰ
Ｕ２００に、それぞれ独立した外部バスコントローラ２
０１を搭載することは、そのチップにおける入出力ピン
の本数の増大をまねき、また、全ての入出力ピンを同時
に用いるものではないため効率が悪い。
【００１９】このため、外部バスコントローラ２０１
は、全てのＣＰＵ２００が共有して用いる構成が望まし
い。つまり、ＬＳＩ４００チップに一つだけ外部バスコ
ントローラ２０１を搭載すべきである。この場合、特定
の一つのＣＰＵ２００で実行するプログラムがウェイト
レジスタ２２０にウェイト値を設定し、他のＣＰＵ２０
０はこの設定値を用いてアクセスさせれば都合がよい。
は、全てのＣＰＵ２００が共有して用いる構成が望まし
い。つまり、ＬＳＩ４００チップに一つだけ外部バスコ
ントローラ２０１を搭載すべきである。この場合、特定
の一つのＣＰＵ２００で実行するプログラムがウェイト
レジスタ２２０にウェイト値を設定し、他のＣＰＵ２０
０はこの設定値を用いてアクセスさせれば都合がよい。
【００２０】また、ＬＳＩ４００の規模が大きくなる
と、外部バスコントローラ２０１がチップ内にあって
も、外部バスコントローラ２０１にアクセスするのに時
間がかかるようになる。これは、アクセスのタイミング
を決定する制御信号が、チップ内を行き来するあいだに
遅延し、制御の効率が悪くなるからである。
と、外部バスコントローラ２０１がチップ内にあって
も、外部バスコントローラ２０１にアクセスするのに時
間がかかるようになる。これは、アクセスのタイミング
を決定する制御信号が、チップ内を行き来するあいだに
遅延し、制御の効率が悪くなるからである。
【００２１】そこで、外部バスコントローラ２０１に搭
載してあったカウンタ２２１を各ＣＰＵ２００に搭載す
る方が、ＤＭＡコントローラ２２１でアドレスを生成さ
せるのに好都合となる。しかし、そのためには、前述し
たウェイトレジスタ２２０の設定値をＣＰＵ２００内に
ローカルに設定して共有させる構成が必要である。
載してあったカウンタ２２１を各ＣＰＵ２００に搭載す
る方が、ＤＭＡコントローラ２２１でアドレスを生成さ
せるのに好都合となる。しかし、そのためには、前述し
たウェイトレジスタ２２０の設定値をＣＰＵ２００内に
ローカルに設定して共有させる構成が必要である。
【００２２】そこで、本発明の第１の目的は、一つのＬ
ＳＩチップ内に複数のＣＰＵを有し、外部バスコントロ
ーラを共有するＬＳＩにおいて、外部バスのアクセス時
間の設定値を各ＣＰＵで共有し、かつ効率のよい制御方
式による外部バス制御装置を提供することにある。ま
た、本発明の第２の目的は、外部バスのアクセス時間を
配分するときのオーバヘッドを要しない外部バス制御装
置を提供することにある。
ＳＩチップ内に複数のＣＰＵを有し、外部バスコントロ
ーラを共有するＬＳＩにおいて、外部バスのアクセス時
間の設定値を各ＣＰＵで共有し、かつ効率のよい制御方
式による外部バス制御装置を提供することにある。ま
た、本発明の第２の目的は、外部バスのアクセス時間を
配分するときのオーバヘッドを要しない外部バス制御装
置を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するため
の請求項１に係る外部バス制御装置は、それぞれ独立し
たプログラムを実行可能な複数の演算ユニットと、これ
ら演算ユニットが共有しながら外部バスを制御する外部
バスコントローラとが一つの集積回路チップに搭載され
ており、前記各演算ユニットに、該演算ユニットのウェ
イト時間を計測しながら、外部バスを専有させるタイミ
ングを生成するカウンタと、このカウンタに計測させる
ウェイト時間の設定値を保持する固有レジスタとを有す
る計時手段を搭載するとともに、前記外部バスコントロ
ーラ内に、ウェイト時間の設定値を設定する共有レジス
タを搭載し、前記共有レジスタから、各演算ユニットの
固有レジスタにウェイト時間の設定値を転送し、かつ、
前記固有レジスタに設定されたウェイト時間に基づいて
前記外部バスコントローラに外部バスを制御させる構成
としてある。
の請求項１に係る外部バス制御装置は、それぞれ独立し
たプログラムを実行可能な複数の演算ユニットと、これ
ら演算ユニットが共有しながら外部バスを制御する外部
バスコントローラとが一つの集積回路チップに搭載され
ており、前記各演算ユニットに、該演算ユニットのウェ
イト時間を計測しながら、外部バスを専有させるタイミ
ングを生成するカウンタと、このカウンタに計測させる
ウェイト時間の設定値を保持する固有レジスタとを有す
る計時手段を搭載するとともに、前記外部バスコントロ
ーラ内に、ウェイト時間の設定値を設定する共有レジス
タを搭載し、前記共有レジスタから、各演算ユニットの
固有レジスタにウェイト時間の設定値を転送し、かつ、
前記固有レジスタに設定されたウェイト時間に基づいて
前記外部バスコントローラに外部バスを制御させる構成
としてある。
【００２４】この外部バス制御装置によれば、外部バス
のウェイト時間が各演算ユニットで計測されるため、外
部バスへのアクセスを制御させるタイミングに無用な遅
れが生じない。
のウェイト時間が各演算ユニットで計測されるため、外
部バスへのアクセスを制御させるタイミングに無用な遅
れが生じない。
【００２５】 また、これによれば、外部バスのウェイ
ト時間が各演算ユニットの固有レジスタに保持され、そ
の制御タイミングがカウンタで生成される。
ト時間が各演算ユニットの固有レジスタに保持され、そ
の制御タイミングがカウンタで生成される。
【００２６】 また、これによれば、外部バスのウェイ
ト時間の設定値が共有レジスタにより各演算ユニットに
共有される。
ト時間の設定値が共有レジスタにより各演算ユニットに
共有される。
【００２７】 また、請求項２に係る外部バス制御装置
は、演算ユニットが外部バスの専有権を要求するごと
に、前記外部バスコントローラが、ウェイト時間の設定
値を転送する構成としてある。これによれば、外部バス
のウェイト時間の設定値が共有レジスタから各演算ユニ
ットに配信される。
は、演算ユニットが外部バスの専有権を要求するごと
に、前記外部バスコントローラが、ウェイト時間の設定
値を転送する構成としてある。これによれば、外部バス
のウェイト時間の設定値が共有レジスタから各演算ユニ
ットに配信される。
【００２８】 また、請求項３に係る外部バス制御装置
は、外部バスコントローラが、演算ユニットどうしの専
有権の調停結果をウェイト時間の設定値とともに同時に
転送する構成としてある。これによれば、外部バスのウ
ェイト時間の設定値とともに、その専有権の調停結果が
各演算ユニットに配信される。
は、外部バスコントローラが、演算ユニットどうしの専
有権の調停結果をウェイト時間の設定値とともに同時に
転送する構成としてある。これによれば、外部バスのウ
ェイト時間の設定値とともに、その専有権の調停結果が
各演算ユニットに配信される。
【００２９】 また、請求項４に係る外部バス制御装置
は、外部バスコントローラが、各演算ユニットのダイレ
クトメモリアクセスによる転送のときに限り、ウェイト
時間の設定値を転送する構成としてある。これによれ
ば、各演算ユニットによるＤＭＡ転送時にウェイト時間
の設定値が各演算ユニットに配信される。
は、外部バスコントローラが、各演算ユニットのダイレ
クトメモリアクセスによる転送のときに限り、ウェイト
時間の設定値を転送する構成としてある。これによれ
ば、各演算ユニットによるＤＭＡ転送時にウェイト時間
の設定値が各演算ユニットに配信される。
【００３０】
【発明の実施の形態】ここで、本発明の実施の形態を図
面を参照して説明する。図１は本発明の実施の形態に係
る外部バス制御装置を図示したブロック図である。この
構成例には、三つのＣＰＵ１ａ，１ｂ，１ｃと、これら
に共用される外部バスコントローラ２とで構成した外部
バス制御装置を示してある。これらＣＰＵ１ａ，１ｂ，
１ｃおよび外部バスコントローラ２は一つのＬＳＩチッ
プ内に搭載してあり、また、外部バスを、アドレス信号
群１２１、データ信号群１２２、書き込み信号１２３、
読み出し信号１２４の各信号線で構成してある。
面を参照して説明する。図１は本発明の実施の形態に係
る外部バス制御装置を図示したブロック図である。この
構成例には、三つのＣＰＵ１ａ，１ｂ，１ｃと、これら
に共用される外部バスコントローラ２とで構成した外部
バス制御装置を示してある。これらＣＰＵ１ａ，１ｂ，
１ｃおよび外部バスコントローラ２は一つのＬＳＩチッ
プ内に搭載してあり、また、外部バスを、アドレス信号
群１２１、データ信号群１２２、書き込み信号１２３、
読み出し信号１２４の各信号線で構成してある。
【００３１】ＣＰＵ１ａを構成する主な要素は、プロセ
ッサコア１０、ＤＭＡコントローラ１１、ローカルメモ
リ１２、外部バスへのアクセス時間を計測するためのレ
ジスタ１３およびカウンタ１４、外部バスへのアクセス
を検出するデコーダ１５である。なお、ＣＰＵ１ｂ、１
ｃについても、同様な構成であるため詳細な記載を省略
してある。以下、ＣＰＵ１ａを主として述べる。
ッサコア１０、ＤＭＡコントローラ１１、ローカルメモ
リ１２、外部バスへのアクセス時間を計測するためのレ
ジスタ１３およびカウンタ１４、外部バスへのアクセス
を検出するデコーダ１５である。なお、ＣＰＵ１ｂ、１
ｃについても、同様な構成であるため詳細な記載を省略
してある。以下、ＣＰＵ１ａを主として述べる。
【００３２】ローカルメモリ１２と外部バスに対して
は、プロセッサコア１０とＤＭＡコントローラ１１の両
方からアクセス要求があり得る。このため、プロセッサ
コア１０とＤＭＡコントローラ１１の動作にしたがって
二つの選択器１６ａ、１６ｂでアドレス信号１００また
は１１２を選択する。また、外部バスへの書き込み信号
１２３と読み出し信号１２４を、外部バスへのアクセス
のタイミングにしたがって発行する。このために、二つ
のＡＮＤ（論理積）回路１７ａ、１７ｂを用いる。
は、プロセッサコア１０とＤＭＡコントローラ１１の両
方からアクセス要求があり得る。このため、プロセッサ
コア１０とＤＭＡコントローラ１１の動作にしたがって
二つの選択器１６ａ、１６ｂでアドレス信号１００また
は１１２を選択する。また、外部バスへの書き込み信号
１２３と読み出し信号１２４を、外部バスへのアクセス
のタイミングにしたがって発行する。このために、二つ
のＡＮＤ（論理積）回路１７ａ、１７ｂを用いる。
【００３３】外部バスコントローラ２は、外部バスをア
クセスするときのウェイト数を設定するウェイトレジス
タ２０、いずれのＣＰＵ１ａに外部バスコントローラ２
を専有させるかを決定する調停回路２１を有する。さら
に、その調停結果によって、各ＣＰＵ１ａ，１ｂ，１ｃ
のバスと外部バスを接続する二つの選択器２２ａ、２２
ｂ、各ＣＰＵ１ａ，１ｂ，１ｃからの書き込み信号１２
５と読み出し信号１２６のための二つのＯＲ（論理和）
回路２３ａ、２３ｂで構成される。このウェイト数から
ウェイト時間を構成する。
クセスするときのウェイト数を設定するウェイトレジス
タ２０、いずれのＣＰＵ１ａに外部バスコントローラ２
を専有させるかを決定する調停回路２１を有する。さら
に、その調停結果によって、各ＣＰＵ１ａ，１ｂ，１ｃ
のバスと外部バスを接続する二つの選択器２２ａ、２２
ｂ、各ＣＰＵ１ａ，１ｂ，１ｃからの書き込み信号１２
５と読み出し信号１２６のための二つのＯＲ（論理和）
回路２３ａ、２３ｂで構成される。このウェイト数から
ウェイト時間を構成する。
【００３４】次に、各ＣＰＵによりＤＭＡを実行すると
きの動作を説明する。ＣＰＵ１ａのＤＭＡコントローラ
１１では、ローカルメモリ１２へのアドレス１０６と、
外部バスコントローラ２へのアドレス１０３とを生成す
る。それぞれのアドレスの値は、選択器１６ａを介して
ローカルメモリ１２へのアドレス１１２とし、また、別
の選択器１６ｂを介して外部バスコントローラ２へのア
ドレス１００とされる。
きの動作を説明する。ＣＰＵ１ａのＤＭＡコントローラ
１１では、ローカルメモリ１２へのアドレス１０６と、
外部バスコントローラ２へのアドレス１０３とを生成す
る。それぞれのアドレスの値は、選択器１６ａを介して
ローカルメモリ１２へのアドレス１１２とし、また、別
の選択器１６ｂを介して外部バスコントローラ２へのア
ドレス１００とされる。
【００３５】デコーダ１５では、プロセッサコア１０に
よる外部バスのアクセスを検出し、書き込み信号１０７
または読み出し信号１０８のいずれかを発行して調停回
路２１へのアクセス要求とする。調停回路２１では、い
ずれかのＣＰＵ１ａに外部バスの使用許可信号１０９を
送出する。使用を許可したＣＰＵ１ａについては、その
アドレス線を選択器２２ａを介して、また、データ線を
別の選択器２２ｂを介して、それぞれ外部バスに接続す
る。
よる外部バスのアクセスを検出し、書き込み信号１０７
または読み出し信号１０８のいずれかを発行して調停回
路２１へのアクセス要求とする。調停回路２１では、い
ずれかのＣＰＵ１ａに外部バスの使用許可信号１０９を
送出する。使用を許可したＣＰＵ１ａについては、その
アドレス線を選択器２２ａを介して、また、データ線を
別の選択器２２ｂを介して、それぞれ外部バスに接続す
る。
【００３６】調停回路２１が外部バスの使用許可信号１
０９を送出するときには、外部バスコントローラ２のウ
ェイトレジスタ２０に設定したウェイト数もデータ線１
０１を介して併せて転送する。転送したウェイト数の値
は、ＣＰＵ１ａのレジスタ１３に登録しておく。これに
よりカウンタ１４が動作を開始し、レジスタ１３を参照
しながらアクセス時間の計測を行う。
０９を送出するときには、外部バスコントローラ２のウ
ェイトレジスタ２０に設定したウェイト数もデータ線１
０１を介して併せて転送する。転送したウェイト数の値
は、ＣＰＵ１ａのレジスタ１３に登録しておく。これに
よりカウンタ１４が動作を開始し、レジスタ１３を参照
しながらアクセス時間の計測を行う。
【００３７】カウンタ１４が所定の設定値を計測し終わ
ると、外部バスに対する一つのアクセス業務が完了した
ものと判断し、アクセス完了通知などのコントロール信
号１１０を発行する。このコントロール信号１１０を受
けて、ＤＭＡコントローラ１１では次のアドレス値を生
成する。また、このときＡＮＤ回路１７ａ、１７ｂで
は、外部バスへの書き込み信号１２３と読み出し信号１
２４を生成する。
ると、外部バスに対する一つのアクセス業務が完了した
ものと判断し、アクセス完了通知などのコントロール信
号１１０を発行する。このコントロール信号１１０を受
けて、ＤＭＡコントローラ１１では次のアドレス値を生
成する。また、このときＡＮＤ回路１７ａ、１７ｂで
は、外部バスへの書き込み信号１２３と読み出し信号１
２４を生成する。
【００３８】このように、外部バスへのアクセスのタイ
ミングを生成するカウンタ１４が、ＤＭＡコントローラ
１１の近傍に配置される。このため、コントロール信号
の送信に時間がかからないので、アクセスのタイミング
を簡単な構成で制御することができる。
ミングを生成するカウンタ１４が、ＤＭＡコントローラ
１１の近傍に配置される。このため、コントロール信号
の送信に時間がかからないので、アクセスのタイミング
を簡単な構成で制御することができる。
【００３９】図２は、図１に示す外部バス制御装置の制
御手順を時系列で図示した制御手順図であり、外部バス
からローカルメモリにＤＭＡによるデータ転送をする手
順が示してある。図２に示す横軸には、ローカルメモリ
１２、ＤＭＡコントローラ１１、外部バスコントローラ
２、外部バスを模式的に縦軸で図示し、それぞれの縦軸
どうしの間でデータやアドレスの転送を行い、その転送
方向を矢印で図示してある。また、各縦軸には、それぞ
れの破線ごとに区切って１クロック分の時間の経過を表
してある。
御手順を時系列で図示した制御手順図であり、外部バス
からローカルメモリにＤＭＡによるデータ転送をする手
順が示してある。図２に示す横軸には、ローカルメモリ
１２、ＤＭＡコントローラ１１、外部バスコントローラ
２、外部バスを模式的に縦軸で図示し、それぞれの縦軸
どうしの間でデータやアドレスの転送を行い、その転送
方向を矢印で図示してある。また、各縦軸には、それぞ
れの破線ごとに区切って１クロック分の時間の経過を表
してある。
【００４０】最近では、一つのＬＳＩチップに搭載され
る回路規模が大きくなり、また、ＬＳＩの動作クロック
周波数が高くなったため、ＬＳＩチップ内のデータ転送
でも１クロック程度の遅延が生じるのは一般的である。
このため、いずれのＣＰＵが外部バスコントローラ２を
専有するかを決定するために専有権の調停を行うとき、
そのコントロール信号がＬＳＩチップ内を往復して送受
信され、したがって、合計２クロック分の時間がかか
る。
る回路規模が大きくなり、また、ＬＳＩの動作クロック
周波数が高くなったため、ＬＳＩチップ内のデータ転送
でも１クロック程度の遅延が生じるのは一般的である。
このため、いずれのＣＰＵが外部バスコントローラ２を
専有するかを決定するために専有権の調停を行うとき、
そのコントロール信号がＬＳＩチップ内を往復して送受
信され、したがって、合計２クロック分の時間がかか
る。
【００４１】最初のクロック周期では、ＤＭＡコントロ
ーラ１１が外部バスコントローラ２にアクセス要求を送
出するとき、同時にアドレス１００も併せて転送する。
そして、次のクロック周期以降に、使用許可信号１０９
が外部バスコントローラから返送される。このように、
一つのＣＰＵだけがアクセス要求を送出したならば、必
ず次のクロック周期でアクセスが許可される。
ーラ１１が外部バスコントローラ２にアクセス要求を送
出するとき、同時にアドレス１００も併せて転送する。
そして、次のクロック周期以降に、使用許可信号１０９
が外部バスコントローラから返送される。このように、
一つのＣＰＵだけがアクセス要求を送出したならば、必
ず次のクロック周期でアクセスが許可される。
【００４２】また、このとき使用許可信号１０９と同時
に、外部バスコントローラ２内のウェイトレジスタ２０
に設定されていたウェイト数が転送されてくる。このウ
ェイト数を、ＤＭＡコントローラ１１のすぐ近傍にある
ＣＰＵ１ａのレジスタ１３に保持する。
に、外部バスコントローラ２内のウェイトレジスタ２０
に設定されていたウェイト数が転送されてくる。このウ
ェイト数を、ＤＭＡコントローラ１１のすぐ近傍にある
ＣＰＵ１ａのレジスタ１３に保持する。
【００４３】これによりカウンタ１４では、アクセスが
許可された時点をカウント「０」とし、１クロック周期
に１ずつ増加させるカウントを開始する。たとえば、ウ
ェイト数として３クロックが設定されていたとすると、
カウント「３」で、次のＤＭＡ転送のためのアドレス１
００を外部バスコントローラ２に発行する。続いて、直
前のアクセスに伴うデータが次のクロック周期に転送さ
れてくるため、このデータをさらに次のクロック周期に
ローカルメモリ１２に格納する。
許可された時点をカウント「０」とし、１クロック周期
に１ずつ増加させるカウントを開始する。たとえば、ウ
ェイト数として３クロックが設定されていたとすると、
カウント「３」で、次のＤＭＡ転送のためのアドレス１
００を外部バスコントローラ２に発行する。続いて、直
前のアクセスに伴うデータが次のクロック周期に転送さ
れてくるため、このデータをさらに次のクロック周期に
ローカルメモリ１２に格納する。
【００４４】カウンタ１４は、カウント「３」まで計数
すると再びカウント「０」からカウントを再開する。こ
のように必要なデータ量に相当する数だけカウントを繰
り返しながら、全てのデータの転送を続ける。
すると再びカウント「０」からカウントを再開する。こ
のように必要なデータ量に相当する数だけカウントを繰
り返しながら、全てのデータの転送を続ける。
【００４５】図３は、図１に示す外部バス制御装置の制
御手順を時系列的に図示した制御手順図であり、ローカ
ルメモリから外部バスにデータ転送をするときの手順を
図示してある。先ず、ＤＭＡコントローラ１１が外部バ
スコントローラ２にアクセスを要求する。続いて、次の
クロック周期以降にアクセスの許可が外部バスコントロ
ーラ２から返送される。このとき、使用許可信号１０９
と同時にウェイト数が転送されてくる。
御手順を時系列的に図示した制御手順図であり、ローカ
ルメモリから外部バスにデータ転送をするときの手順を
図示してある。先ず、ＤＭＡコントローラ１１が外部バ
スコントローラ２にアクセスを要求する。続いて、次の
クロック周期以降にアクセスの許可が外部バスコントロ
ーラ２から返送される。このとき、使用許可信号１０９
と同時にウェイト数が転送されてくる。
【００４６】カウンタ１４は、この転送の時点をカウン
ト「０」とし、クロック周期ごとにアップカウントをす
る。また、外部バスコントローラ２によるアクセスの調
停期間内に、プロセッサコア１０がローカルメモリ１２
をアクセスしてデータを読み出しておく。そしてカウン
ト「０」のときに、ローカルメモリ１４から読み出した
データを、アドレス１００とともに次のクロック周期で
外部バスコントローラ２に転送する。
ト「０」とし、クロック周期ごとにアップカウントをす
る。また、外部バスコントローラ２によるアクセスの調
停期間内に、プロセッサコア１０がローカルメモリ１２
をアクセスしてデータを読み出しておく。そしてカウン
ト「０」のときに、ローカルメモリ１４から読み出した
データを、アドレス１００とともに次のクロック周期で
外部バスコントローラ２に転送する。
【００４７】外部バスコントローラ２からは、その次の
クロック周期にアドレス１２１とデータ１２２を外部バ
スに出力する。カウンタ１４がカウント「３」（設定し
たウェイト数と同じ値）になったところで、次に転送す
べきデータのアドレス１１２をローカルメモリ１２に発
行する。さらに次のクロック周期では、ローカルメモリ
１２からデータ１０１が読み出されるため、先ほどと同
様にして、その次のクロック周期にアドレス１００とデ
ータ１０１を外部バスコントローラ２に転送する。
クロック周期にアドレス１２１とデータ１２２を外部バ
スに出力する。カウンタ１４がカウント「３」（設定し
たウェイト数と同じ値）になったところで、次に転送す
べきデータのアドレス１１２をローカルメモリ１２に発
行する。さらに次のクロック周期では、ローカルメモリ
１２からデータ１０１が読み出されるため、先ほどと同
様にして、その次のクロック周期にアドレス１００とデ
ータ１０１を外部バスコントローラ２に転送する。
【００４８】カウンタ１４は、ウェイト数までカウント
アップしたら、次のクロック周期でカウント「０」にリ
セットしてアップカウントを再開する。そして、必要な
データの数だけカウントを繰り返しながら、全てのデー
タの転送を続ける。
アップしたら、次のクロック周期でカウント「０」にリ
セットしてアップカウントを再開する。そして、必要な
データの数だけカウントを繰り返しながら、全てのデー
タの転送を続ける。
【００４９】この場合、前述したと同様に、カウンタ１
４がＤＭＡコントローラ１１の近傍にあるため、ローカ
ルメモリ１２、外部バスコントローラ２にアドレスの値
を発行するタイミングを生成することが容易になる。
４がＤＭＡコントローラ１１の近傍にあるため、ローカ
ルメモリ１２、外部バスコントローラ２にアドレスの値
を発行するタイミングを生成することが容易になる。
【００５０】また、このようなウェイト時間をプログラ
ムにより設定するとき、外部バスコントローラ２内のウ
ェイトレジスタ２０に対して、一つのＣＰＵ１ａがプロ
グラムを行うだけでよい。つまり、ウェイト時間の設定
プログラムを複数のＣＰＵ１ａ、１ｂ、１ｃのうち、い
ずれか一つに流しておくだけでウェイト数を設定するこ
とができる。
ムにより設定するとき、外部バスコントローラ２内のウ
ェイトレジスタ２０に対して、一つのＣＰＵ１ａがプロ
グラムを行うだけでよい。つまり、ウェイト時間の設定
プログラムを複数のＣＰＵ１ａ、１ｂ、１ｃのうち、い
ずれか一つに流しておくだけでウェイト数を設定するこ
とができる。
【００５１】さらに、ＤＭＡ転送を開始する時点で、ウ
ェイト数の設定値は必要なＣＰＵ１ａ内のレジスタ１３
に転送される。このため、設定プログラムを実行してい
ないＣＰＵであっても、ウェイト時間に関する情報を最
新のウェイト数として取得できる。また、その時点まで
にウェイトレジスタ２０の値が更新されていれば、新し
いウェイト数の設定値によって、それ以降の動作が行わ
れることを確実に保証することができる。
ェイト数の設定値は必要なＣＰＵ１ａ内のレジスタ１３
に転送される。このため、設定プログラムを実行してい
ないＣＰＵであっても、ウェイト時間に関する情報を最
新のウェイト数として取得できる。また、その時点まで
にウェイトレジスタ２０の値が更新されていれば、新し
いウェイト数の設定値によって、それ以降の動作が行わ
れることを確実に保証することができる。
【００５２】このウェイト数の設定値の転送を、外部バ
スコントローラ２によるアクセスの調停結果を転送と同
時に行えるため、一連の制御手順にとって新たなオーバ
ヘッドの増加にはならない。
スコントローラ２によるアクセスの調停結果を転送と同
時に行えるため、一連の制御手順にとって新たなオーバ
ヘッドの増加にはならない。
【００５３】以上、この実施形態では、ウェイト数を転
送する場合について説明を行ったが、ウェイト数以外に
も、各ＣＰＵ１ａ、１ｂ、１ｃが共有すべき情報を併せ
て転送する場合であっても、同様に、アクセスの調停結
果の転送と同時にデータバス上で転送させることによ
り、転送時間でのオーバヘッドの増加をなくすことが可
能である。
送する場合について説明を行ったが、ウェイト数以外に
も、各ＣＰＵ１ａ、１ｂ、１ｃが共有すべき情報を併せ
て転送する場合であっても、同様に、アクセスの調停結
果の転送と同時にデータバス上で転送させることによ
り、転送時間でのオーバヘッドの増加をなくすことが可
能である。
【００５４】また、プロセッサコア１０がアドレス１０
２を生成させる一般の外部バスアクセスを行う場合に
は、データ転送でのオーバヘッドの増加による影響が少
なくなる。このため、外部バスコントローラ２内にもカ
ウンタを搭載させて、ウェイト時間のタイミングの計測
を外部バスコントローラ２内で行わせることも可能であ
る。
２を生成させる一般の外部バスアクセスを行う場合に
は、データ転送でのオーバヘッドの増加による影響が少
なくなる。このため、外部バスコントローラ２内にもカ
ウンタを搭載させて、ウェイト時間のタイミングの計測
を外部バスコントローラ２内で行わせることも可能であ
る。
【００５５】なお、アクセスのタイミングを生成するカ
ウンタ１４は、６ビット程度であるため、現在のＬＳＩ
プロセスでは無視できる程度のハードウェア量にしかな
らず、製造工程やコストの増加にはならない。
ウンタ１４は、６ビット程度であるため、現在のＬＳＩ
プロセスでは無視できる程度のハードウェア量にしかな
らず、製造工程やコストの増加にはならない。
【００５６】以上、本発明を一実施形態の一例により具
体的に説明したが、これに限定されるものではなく、こ
の他、本発明の要旨を逸脱しない範囲で種々変更が可能
なことはもちろんである。図１〜３では、三つのＣＰＵ
（演算ユニット）の場合を一例として示してあるが、Ｃ
ＰＵの個数に制限されるものではない。ＣＰＵの個数が
異なる場合においても同様な方法で制御することができ
る。また、演算ユニットとしては、ＣＰＵだけでなくＤ
ＳＰ（Digital Signal Processor）など、他の演算手段
を用いることができる。
体的に説明したが、これに限定されるものではなく、こ
の他、本発明の要旨を逸脱しない範囲で種々変更が可能
なことはもちろんである。図１〜３では、三つのＣＰＵ
（演算ユニット）の場合を一例として示してあるが、Ｃ
ＰＵの個数に制限されるものではない。ＣＰＵの個数が
異なる場合においても同様な方法で制御することができ
る。また、演算ユニットとしては、ＣＰＵだけでなくＤ
ＳＰ（Digital Signal Processor）など、他の演算手段
を用いることができる。
【００５７】
【発明の効果】以上に述べたように、本発明の主な効果
は、次の通りである。本発明による第１の効果は、複数
のＣＰＵが一つのＬＳＩチップに搭載されて回路規模が
大きくなっても、外部バスの制御が効率よく行えること
である。その理由は、各ＣＰＵ内に外部バスのウェイト
時間を計測するカウンタを搭載したため、外部バスのア
クセスタイミングのウェイト制御をするための信号に遅
延が生じないからである。
は、次の通りである。本発明による第１の効果は、複数
のＣＰＵが一つのＬＳＩチップに搭載されて回路規模が
大きくなっても、外部バスの制御が効率よく行えること
である。その理由は、各ＣＰＵ内に外部バスのウェイト
時間を計測するカウンタを搭載したため、外部バスのア
クセスタイミングのウェイト制御をするための信号に遅
延が生じないからである。
【００５８】本発明による第２の効果は、複数のＣＰＵ
が共有して使用する外部バスに、一つのＣＰＵがウェイ
ト時間を設定しても他のＣＰＵがその設定値をローカル
に利用できることである。また、最新の設定値を用いて
ウェイト制御できることでもある。その理由は、一つの
ＣＰＵが、外部バスを使用するたびに、外部バスコント
ローラ内のレジスタからウェイト時間の設定値を取得す
るためである。
が共有して使用する外部バスに、一つのＣＰＵがウェイ
ト時間を設定しても他のＣＰＵがその設定値をローカル
に利用できることである。また、最新の設定値を用いて
ウェイト制御できることでもある。その理由は、一つの
ＣＰＵが、外部バスを使用するたびに、外部バスコント
ローラ内のレジスタからウェイト時間の設定値を取得す
るためである。
【００５９】本発明の第３の効果は、各ＣＰＵが、新た
なオーバヘッドもなくローカルにウェイト時間の設定値
を取得できることである。その理由は、外部バスコント
ローラを専有するＣＰＵを決定するため、そのアクセス
の調停結果を転送すると同時に、ウェイト時間の設定値
も共有レジスタから転送させるからである。
なオーバヘッドもなくローカルにウェイト時間の設定値
を取得できることである。その理由は、外部バスコント
ローラを専有するＣＰＵを決定するため、そのアクセス
の調停結果を転送すると同時に、ウェイト時間の設定値
も共有レジスタから転送させるからである。
【図１】本発明の一実施の形態に係る外部バス制御装置
の一構成例を図示したブロック図。
の一構成例を図示したブロック図。
【図２】図１に示す外部バス制御装置による一連の制御
手順を時系列で図示した制御手順図。
手順を時系列で図示した制御手順図。
【図３】図１に示す外部バス制御装置による一連の制御
手順を時系列で図示した制御手順図。
手順を時系列で図示した制御手順図。
【図４】一従来例による外部バス制御装置の一構成例を
図示したブロック図。
図示したブロック図。
１ａ、１ｂ、１ｃ 演算ユニット（ＣＰＵ）
２ 外部バスコントローラ
１０ プロセッサコア
１１ ＤＭＡコントローラ
１２ ローカルメモリ
１３ レジスタ
１４ カウンタ
１５ デコーダ
１６ａ、１６ｂ、２２ａ、２２ｂ 選択器
１７ａ、１７ｂ ＡＮＤ（論理積）回路
２０ ウェイトレジスタ
２１ 調停回路
２３ａ、２３ｂ ＯＲ（論理和）回路
１００、１０２、１０３、１０６、１１２ アドレス
１０１ データ
１２１ アドレス信号群
１２２ データ信号群
１２３ 書き込み信号
１２４ 読み出し信号
２００ 演算ユニット
２０１ 外部バスコントローラ
２１０ プロセッサコア
２１１ ＤＭＡコントローラ
２１２ 内臓メモリ
２１３ デコーダ
２１４ａ，２１４ｂ 選択器
２２０ ウェイトレジスタ
２２１ カウンタ
２２２ａ，２２２ｂ ＡＮＤ（論理積）回路
３００，３０２，３０３，３０６，３０７ アドレス
３０１ データ
３１０，３１４ 書き込み信号
３１１，３１５ 読み出し信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−288401（ＪＰ，Ａ)
特開 平５−108473（ＪＰ，Ａ)
特開 平６−195300（ＪＰ，Ａ)
特開 平７−73149（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/42 350
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】 それぞれ独立したプログラムを実行可能
な複数の演算ユニットと、これら演算ユニットが共有し
ながら外部バスを制御する外部バスコントローラとが一
つの集積回路チップに搭載されており、前記各演算ユニットに、該演算ユニットのウェイト時間
を計測しながら、外部バスを専有させるタイミングを生
成するカウンタと、このカウンタに計測させるウェイト
時間の設定値を保持する固有レジスタとを有する計時手
段を搭載するとともに、前記外部バスコントローラ内
に、ウェイト時間の設定値を設定する共有レジスタを搭
載し、 前記共有レジスタから、各演算ユニットの固有レジスタ
にウェイト時間の設定値を転送し、かつ、前記固有レジ
スタに設定されたウェイト時間に基づいて前記外部バス
コントローラに外部バスを制御させる ことを特徴とした
外部バス制御装置。 - 【請求項２】 前記演算ユニットが外部バスの専有権を
要求するごとに、前記外部バスコントローラが、ウェイ
ト時間の設定値を転送することを特徴とする請求項１に
記載の外部バス制御装置。 - 【請求項３】 前記外部バスコントローラが、演算ユニ
ットどうしの専有権の調停結果をウェイト時間の設定値
とともに同時に転送することを特徴とする請求項１また
は２に記載の外部バス制御装置。 - 【請求項４】 前記外部バスコントローラが、各演算ユ
ニットのダイレクトメモリアクセスによる転送のときに
限り、ウェイト時間の設定値を転送することを特徴とす
る請求項１〜３のいずれか一つに記載の外部バス制御装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36539099A JP3491588B2 (ja) | 1999-12-22 | 1999-12-22 | 外部バス制御装置 |
| DE10064536A DE10064536A1 (de) | 1999-12-22 | 2000-12-22 | Steuerungssystem für externen Bus |
| KR10-2000-0080174A KR100386902B1 (ko) | 1999-12-22 | 2000-12-22 | 외부 버스 제어 장치 |
| US09/746,342 US20010005870A1 (en) | 1999-12-22 | 2000-12-22 | External bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36539099A JP3491588B2 (ja) | 1999-12-22 | 1999-12-22 | 外部バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184305A JP2001184305A (ja) | 2001-07-06 |
| JP3491588B2 true JP3491588B2 (ja) | 2004-01-26 |
Family
ID=18484142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36539099A Expired - Fee Related JP3491588B2 (ja) | 1999-12-22 | 1999-12-22 | 外部バス制御装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3491588B2 (ja) |
| KR (1) | KR100386902B1 (ja) |
| DE (1) | DE10064536A1 (ja) |
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|---|---|---|---|---|
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| KR100817203B1 (ko) | 2006-12-22 | 2008-03-27 | 재단법인서울대학교산학협력재단 | 비휘발성 저장장치의 데이터 판독 방법 |
| US20120179847A1 (en) * | 2011-01-12 | 2012-07-12 | Standard Microsystems Corporation | Method and System for Implementing Bus Operations with Precise Timing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135649A (ja) * | 1989-08-31 | 1991-06-10 | Toshiba Corp | ウェイト制御回路 |
| JPH11184804A (ja) * | 1997-12-22 | 1999-07-09 | Nec Corp | 情報処理装置及び情報処理方法 |
| JPH11250005A (ja) * | 1998-03-05 | 1999-09-17 | Nec Corp | バス制御方法、バス制御装置及びバス制御プログラムを記憶した記憶媒体 |
| JPH11272499A (ja) * | 1998-03-23 | 1999-10-08 | Nec Corp | 性能測定回路を備えた並列プロセッサシステムと、プログラムの性能測定方法 |
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-
1999
- 1999-12-22 JP JP36539099A patent/JP3491588B2/ja not_active Expired - Fee Related
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2000
- 2000-12-22 US US09/746,342 patent/US20010005870A1/en not_active Abandoned
- 2000-12-22 DE DE10064536A patent/DE10064536A1/de not_active Withdrawn
- 2000-12-22 KR KR10-2000-0080174A patent/KR100386902B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100386902B1 (ko) | 2003-06-12 |
| KR20010062621A (ko) | 2001-07-07 |
| JP2001184305A (ja) | 2001-07-06 |
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