JPH0474748B2

JPH0474748B2 -

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Publication number: JPH0474748B2
Application number: JP63012707A
Authority: JP
Priority date: 1988-01-25
Filing date: 1988-01-25
Publication date: 1992-11-27
Also published as: JPH01189750A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、複数のマスタからのバス使用要求を
調停するバス調停回路に関する。

（従来の技術）システムバスを共用した複数のプロセツサ間
で、上記システムバスを介してデータ転送を行な
うシステムにあつては、上記システムバス上での
データの衝突を避けるため、前記各プロセツサに
それぞれ対応して設けられた複数のマスタからバ
ス要求信号を受付け、この信号が同時に発生した
場合には、所定の優先度でこれを調停するバス調
停回路（アービタ）が使用される。

第１０図に、このようなバス調停回路を設けた
システムの構成例を示す。各マスタ１₀，１₁，１
_２，１₃，…１_oからのバス・リクエスト信号線２
_０，２₁，２₂，２₃，…，２_oはワイヤードオアされ
てバス調停回路３に接続されている。バス調停回
路３からのバス・グラント線４₀，４₁，４₂，…，
４_oは、隣接するマスタ間を接続しており、これ
により、いわゆるデイージー・チエインを形成し
ている。

以上のシステムにおいて、１又は複数のマスタ
からバス・リクエスト信号（BR₀〜BR_o）が発生
すると、バス調停回路３は最も近傍のマスタ１₀
に対してバス・グラント信号BG０を出力する。
このマスタ１₀は、自分がバス・リクエスト信号
BR０を出していれば、バスの使用権を獲得す
る。一方、バス・リクエスト信号BR０を出力し
ていないときには、バス・グラント信号BG１を
次のマスタ１₁に送る。次のマスタ１₁もマスタ１
_０と同様の動作を行ない、最終的にはバス・リク
エスト信号BR０〜BR_oを出しているマスタで、
最もバス調停回路３に近いマスタがバスの使用権
を獲得するまで、この動作が繰返される。

しかしながら、このようなデイージー・チエイ
ン方式の調停方式によれば、バスの使用許可の優
先度がマスタの接続順序によつて固定的に定めら
れ、現在のバスの使用状況やバス要求の状況には
よらないため、各マスタに公平にかつ柔軟性をも
つてバスの使用権を与えることができないという
問題があつた。また、低い優先度のマスタは、た
とえ他のマスタからバス要求が出ていなくても、
優先度の高いマスタを経由して伝搬されるバス・
グラント信号を待たねばならず、時間的なロスが
大きいという問題があつた。

一方、上記のバス調停方式とは別に、各マスタ
からのバス・リクエスト信号をプライオリテイ
ー・エンコーダを用いて調停するバス調停回路も
提案されている（「インテルMULTIBUS仕様説
明書」第５章設計の手引きとシステムの応用例５
−23）。このバス調停回路は、各マスタからのバ
ス・リクエスト信号をプライオリテイー・エンコ
ーダによつてある一定の優先度でコード化し、こ
のコード化された信号をデコーダによつて１つの
マスタのみにバス・グラント信号が与えられるデ
ータにデコードするようにしたものである。

この回路によれば、各マスタがバス・グラント
信号を受取るまでの時間的なロスはなくなるもの
の、各マスタに公平にかつ柔軟性をもつてバスの
使用権を付与することは依然として困難である。

（発明が解決しようとする問題点）このように、従来のバス調停回路では、複数の
マスタに対し公平にかつ柔軟性をもつてバスの使
用権を付与することができないという問題があつ
た。

本発明は各マスタに対し公平、かつ柔軟にバス
の使用権を付与することができるバス調停回路を
提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明は、複数のマスタからのバス要求信号を
調停して一つのマスタにバス使用許可を与えるバ
ス調停回路において、前記バス要求信号を一定タ
イミングで保持するプレ・リクエスト・レジスタ
と、ラツチ信号によつて前記プレ・リクエスト・
レジスタの内容を保持するリクエスト・レジスタ
と、各マスタへのバス使用許可信号を保持するグ
ランド・レジスタと、前記リクエスト・レジスタ
の内容とグランド・レジスタの内容とによつて指
定されたアドレスに所定のバス使用優先度に従つ
たバス使用許可信号を記憶するとともに、前記バ
ス使用優先度を自由に設定可能な記憶装置と、前
記リクエスト・レジスタと前記グランド・レジス
タとに異なる所定タイミングのラツチ信号を与え
るタイミング・コントローラとからなり、該コン
トローラは、前記プレ・リクエスト・レジスタか
らの少なくとも１つのバス・リクエスト信号を検
出するオア回路と、該オア回路の検出出力と負論
理のバスビジー信号とのアンド出力を得るアンド
回路と、該アンド回路の出力を、クロツク信号に
より保持する２段のフリツプ・フロツプ回路で構
成し、前記２段のフリツプ・フロツプ回路のそれ
ぞれの出力を前記リクエスト・レジスタとグラン
ド・レジスタのラツチ信号として与えるようにし
たことを特徴とするものである。

（作用）本発明では、複数のマスタが競合した際に、記
憶装置の記憶内容に従つて調停動作が行われる。
従つて、例えば記憶装置の差替えや記憶内容の書
替え等によつて、ユーザは、変動優先度方式、固
定優先方式を問わず、自由に任意のバス使用優先
度を決定でき、これにより各マスタに対し公平、
かつ柔軟にバスの使用権を付与することができ
る。

（実施例）第１図に本発明の第１の実施例を示す。

この実施例では、バス上に４台のマスタが接続
されており、各マスタからのバス・リクエスト信
号BR０〜BR３を調停して１台のマスタに対し
バス・グラント信号BG０〜BG３を出力するも
のとなつている。

バス調停回路は、各マスタからのバス・リクエ
スト信号（BR０〜BR３）をラツチする４ビツ
トのリクエスト・レジスタ１１と、このリクエス
ト・レジスタ１１にラツチされたバス・リクエス
ト信号BR０〜BR３を上位４ビツトのアドレス
として入力するとともに、現在のバス・グラント
状態（BG０〜BG３）を下位４ビツトのアドレ
スとして入力とし、この８ビツトのアドレスで指
定される記憶場所に次のバス・グラント信号BG
０〜BG３を格納したROM１２と、このROM１
２から出力される４ビツトのバス・グラント信号
BG０〜BG３をラツチして、各マスタに出力す
るグラント・レジスタ１３と、バスのクロツク信
号（CLK）とバス使用状況を示すバスビジー信
号（BBUSY）とに基づいて各レジスタ１１，１
３のラツチタイミングを与えるラツチ信号（LD）
を出力するタイミング・コントローラ１４とで構
成されている。

第２図に上記ROM１２の内容を示す。アドレ
スの上位４ビツトは、バス・リクエスト信号BR
０〜BR３が各マスタから任意に出力されるもの
であるため、16通りの組合わせとなる。また、ア
ドレスのうち下位４ビツトは、全てのバス・グラ
ント信号BG０〜BG３がオフか、いずれか一つ
のバス・グラント信号がオンであるか、つまり
0000，1000，0100，0010，0001の５通りの組合わ
せに限られる。従つて、アドレスの組合わせは全
部で16×５＝80通りとなる。このようにｎ個のマ
スタを持つシステムでは、（ｎ＋１）×2n個の番
地にデータを設定する必要がある。ROM１２に
は、これらアドレスに対応して次のバス・グラン
ト信号BG０〜BG３が前述した５種類のデータ
で格納されている。

データの決定は次のようにして行なう。まず、
アドレスの上位４ビツトが0000の場合は、いずれ
のマスタからもバス・リクエスト信号BR０〜
BR３が出力されていないことを示している。従
つて、データは0000と決定できる。次にアドレス
の上位４ビツトにビツトが１つしか立つていない
ときには、１つのマスタからしかバス・リクエス
ト信号BR０〜BR３が出力されていないため、
この上位４ビツトと同一パターンの出力データを
記憶しておけば良い。また、アドレスの下位４ビ
ツトのうち“１”であるビツトと対応する上位４
ビツトのビツト位置に“１”が立つていたら、現
在バスの使用許可を与えているマスタからのバ
ス・リクエスト信号がオン状態を維持しているこ
とを示しているので、現在のバス・グラント状況
を維持するように、上記下位４ビツトと同一のパ
ターンを記憶しておく。アドレスの下位４ビツト
のうち“１”であるビツトと対応する上位４ビツ
トのビツト位置が“０”である場合には、現在バ
スの使用許可を与えているマスタからのバス・リ
クエスト信号はオフとなつたことを示している。
このとき、アドレスの上位４ビツトのうち２つ以
上のビツトが立つている場合には、マスタの優先
度を考慮して、一つのマスタにバス・グラント信
号を出力する。この例では、バス・グラントの優
先度がラウンド・ロビン方式により各マスタに公
平に渡されるようになつている。即ち、直前のバ
ス・グラント状況が“0001”であるときには、０
番＞１番＞２番の順、“0010”であるときには、
３番＞０番＞１番の順、“0100”であるときには、
２番＞３番＞０番の順、“1000”であるときには、
１番＞２番＞３番の順となるように、バス優先度
が変わるものとなつている。

次に、バス競合時のアービトレーシヨンを第３
図のタイミング・チヤートに基づいて説明する。

タイミング・コントローラ１４は、CLK信号
と同期したLD信号を出力するが、BBUSY信号
が“１”のときには、LD信号をインヒビツトす
る。先ず始めの状態ではバスが使用されていない
ので、LD信号がCLK信号に同期して出力され
る。０番のマスタと３番のマスタからバス・リク
エスト信号BR０，BR３が競合状態で到来する
と、リクエスト・レジスタ１１は、LD信号の立
上がりでバス・リクエストの内容“1001”を取込
む。また、この時点では、ROM１２から出力さ
れているデータは“0000”であるため、グラン
ト・レジスタ１３にも“0000”が取込まれる。そ
して、リクエスト・レジスタ１１とグラント・レ
ジスタ１３の内容“10010000”がROM１２のア
ドレスとして与えられる。これにより、ROM１
２からは、“1000”なるデータが出力される。こ
のデータは、次のLD信号の立上がりでグラン
ト・レジスタ１３内にラツチされ、これにより、
０番のマスタに、バス使用許可を与えるバス・グ
ラント信号BG０が与えられる。このとき、
ROM１２のアドレスは、“10011000”に変化す
るが、このアドレスで指定されるデータも
“1000”であるため、バス・グラントの状況は変
化しない。

０番のマスタがバスの使用を開始すると、
BBUSY信号がオンとなり、LD信号がインヒビ
ツトされる。従つて、上記マスタがバスの使用を
終了し、BBUSY信号がオフになるまでリクエス
ト・レジスタ１１及びグラント・レジスタ１３の
状況は変化しない。

０番のマスタがバスの使用を終了し、BBUSY
信号がオフになると、タイミング・コントローラ
１４からは再びLD信号が出力される。この時点
では、０番のマスタからのバス・リクエスト信号
BR０はオフになつており、継続してオンとなつ
ている３番のマスタからのバス・リクエスト信号
BR３と新たに到来した２番のマスタからのバ
ス・リクエスト信号BR２とがオン状態となつて
いる。従つて、リクエスト・レジスタ１１は、上
記LD信号の立上がりで“0011”を取込む。また、
このときには、ROM１２の出力がまだ、“1000”
のままであるから、グラント・レジスタ１３には
“1000”データが取込まれる。これにより、
ROM１２は、新たなアドレスとして
“00111000”が指定され、“0010”を出力する。そ
して、次のLD信号の立上がりでグラント・レジ
スタ１３には、“0010”が取込まれ、２番のマス
タに対してバス・グラント信号BR２が与えられ
る。２番のマスタは、バスの使用権を獲得したら
BBUSY信号をオンにし、２つのレジスタ１１，
１３の内容を固定する。

２番のマスタのバスの使用が終了したら、新た
に到来した０番のマスタと、継続してバス・リク
エスト信号BR３を出している３番のマスタとの
間の調停が上記と同様の手順によつて行われる
が、ここでは３番のマスタが優先的にバスを使用
することにより、バスの使用優先度の公平化を図
つている。

ところで、上述したROM１２は、差替え可能
であり、もしバス使用優先度を変更させたい場合
には、上記ROM１２とは記憶内容の異なる
ROMに差替えれば良い。例えば、第４図は、バ
スの使用優先度を上述したラウンド・ロビン方式
ではなく、固定優先度方式とした場合のROMの
記憶内容を示したものである。この実施例では、
直前のバス・グラント状況に拘らず、常にマスタ
の優先度が０番＞１番＞２番＞３番となるよう
に、優先度を固定的に定めている。このROM１
２を用いた場合の調停回路の動作を第５図に示
す。ここでの動作が第３図の動作と異なるのは、
０番のマスタと３番のマスタのバス・リクエスト
信号BR０，BR３が競合する１番目の調停動作
及び３番目の調停動作のいずれの場合でも０番の
マスタが優先的にバスの使用権を獲得する点であ
る。

上記の回路では、リクエスト・レジスタ１１の
値が変化すると、バス・グラントの状態も変化す
る。あるマスタがバスを使用中に、バス・グラン
ト状態が変化することは許されないので、上記２
つの実施例では、バスの使用中を示すBBUSY信
号がオンとなつているときには、リクエスト・レ
ジスタ１１に値をロードしないようにLD信号を
インヒビツトしている。このため、各マスタは、
自己の送出しているバス・リクエスト信号BR０
〜BR３が受取られてバス・グラント信号BG０
〜BG３が返つてくるまでバス・リクエスト信号
BR０〜BR３を出し続け、バス・グラント信号
BG０〜BG３を受取つたらバスの使用を開始し
（BBUSYオン）、その後にバス・リクエスト信号
をオフにしなければならない。上記２つの実施例
では、このような動作を行なうマスタを想定し、
あるマスタにバス・グラント信号が渡つたら、そ
のマスタがバス・リクエスト信号BR０，BR３
をオフにするまでバス・グラント信号BG０〜
BG３を変化させないようにROM１２の内容を
決定している。したがつて、例えばあるマスタが
バス・リクエスト信号BR０〜BR３を出し続け
るシステムでは、バス・グラント信号が他のマス
タには永久に与えられないことになる。

そこで、このような点を考慮した実施例を第６
図に示す。

この実施例では、リクエスト・レジスタ１１の
直前にプレ・リクエスト・レジスタ２１を設ける
とともに、リクエスト・レジスタ１１とグラン
ト・レジスタ１３とに異なるタイミングのラツチ
信号を与えるタイミング・コントローラ２２とを
備えている。タイミング・コントローラ２２は、
プレ・リクエスト・レジスタ２１から少なくとも
１つのバス・リクエスト信号を検出するオア回路
２３と、このオア回路２３の検出出力と負論理の
バスビジー信号（BBUSY^*）とのアンド出力を
得るアンド回路２４と、このアンド回路２４の出
力を、CLK信号によつて保持する２段のＤ型フ
リツプ・フロツプ（以下、Ｄ−FFと略記する）
２５，２６とで構成され、各Ｄ−FF２５，２６
の出力をそれぞれリクエスト・レジスタ１１，グ
ラント・レジスタ１３のラツチ信号LD１，LD２
として与えるものとなつている。

この実施例では、各マスタからのバス・リクエ
スト信号BR０〜BR３は、リクエスト・レジス
タ１１に取込まれる前に、プレ・リクエスト・レ
ジスタ２１に取込まれる。ここで、もしプレ・リ
クエスト・レジスタ２１に１つ以上のリクエスト
信号が到着したら、オア回路２３からリセツト信
号RSTが出力され、このときBBUSY^*がオフ
（“１”）であれば、Ｄ−FF２５へのトリガ信号
TRGがオンになる。TRG信号は、Ｄ−FF２５
により１クロツク遅れてLD１をオンにし、Ｄ−
FF２６により更に１クロツク遅れてLD２をオン
にする。

これにより、リクエスト・レジスタ１１と、グ
ラント・レジスタ１３のロードのタイミングが、
バス未使用時にバス・リクエスト信号BR０〜
BR３がオンになつたときと、バス・リクエスト
信号BR０〜BR３がオンのときにバスが開放さ
れたときの２点に限られる。従つて、バスの使用
中にリクエスト・レジスタ１１やグラント・レジ
スタ１３の内容が変化することがなくなるので、
第７図に示すように、バス・グラントを与えた次
のサイクルから各マスタに対するバス・グラント
の優先度を変えられるようにROM２７の内容を
決定することができる。即ち、バス・グラントの
状態を前述の0000〜0001にそれぞれ対応させて
off，go，ｇ１，ｇ２，ｇ３とすると、先の２つ
の実施例では、BBUSY信号により、レジスタの
LD信号がインヒビツトされるまでのタイミング
が不明であるため、gnの状態ではgnに対応した
マスタが最高の優先度を持つようにROMの内容
が決定されたが、この実施例では、LD信号の出
力されるタイミングが分つているため、gnに対
応したマスタは最低の優先度を持つようにROM
の内容が決定されている。従つて、特定のマスタ
からバス・リクエスト信号が連続して到来してい
る場合でも、他のマスタに対して優先的にバス・
グラント信号を与えることが可能である。この動
作を第８図に示す。この実施例では、バス・グラ
ントを与えた次のサイクルから新たなバス・グラ
ントを出力できるようにROM２７の内容を定め
ているので、２つのレジスタ１１，１３のラツチ
信号LD１，LD２のタイミングを１クロツク分ず
らしてバス・グラントが変動しないようにしてい
る。

ところで、ROMの出力データの種類はマスタ
の数をｎとするとｎ＋１通りである。したがつ
て、ROMの出力データの必要ビツト数は、実際
にはlog2（ｎ＋１）であれば十分である。そこで、
第９図に示すように、ROM３１の出力データの
ビツト数及びグラント・レジスタ３２のラツチビ
ツト数を３ビツトでコード化し、さらにコード化
されたデータをデコーダ３３でデコードして４ビ
ツトのバス・グラント信号BG０〜BG３に変換
するようにすれば、ROM３１内のデータを縮小
できる。

なお、以上の実施例では、記憶装置として差替
え可能なROMを用いたが、書替え可能なRAM
を用いても本発明の効果は十分得られることは言
うまでもない。

［発明の効果］以上述べたように、本発明によれば、複数のマ
スタが競合した際のバス使用優先度を自由に設定
できる記憶装置を用い、この記憶装置の記憶内容
に基づいて調停動作を行わせることができるの
で、各マスタに対し公平、かつ柔軟にバスの使用
権を付与することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るバス調停
回路の構成を示すブロツク図、第２図は同回路に
おけるROMの内容を示すメモリマツプ図、第３
図は同回路の動作を説明するためのタイミング
図、第４図は本発明の第２の実施例に係るバス調
停回路におけるROMの内容を示すメモリマツプ
図、第５図は同回路の動作を説明するためのタイ
ミング図、第６図は本発明の第３の実施例に係る
バス調停回路の構成を示すブロツク図、第７図は
同回路におけるROMの内容を示すメモリマツプ
図、第８図は同回路の動作を説明するためのタイ
ミング図、第９図は本発明の第４の実施例に係る
バス調停回路の構成を示すブロツク図、第１０図
は従来のバス調停方式を示すブロツク図である。１０〜１ｎ…マスタ、３…バス調停回路、１１
…リクエスト・レジスタ、１２，２７，３１…
ROM、１３，３２…グラント・レジスタ、１
４，２２…タイミング・コントローラ、２１…プ
レ・リクエスト・レジスタ、３３…デコーダ。

Claims

【特許請求の範囲】

１複数のマスタからのバス要求信号を調停して
一つのマスタにバス使用許可を与えるバス調停回
路において、前記バス要求信号を一定タイミング
で保持するプレ・リクエスト・レジストと、ラツ
チ信号によつて前記プレ・リクエスト・レジスタ
の内容を保持するリクエスト・レジスタと、各マ
スタへのバス使用許可信号を保持するグランド・
レジスタと、前記リクエスト・レジスタの内容と
グランド・レジスタの内容とによつて指定された
アドレスに所定のバス使用優先度に従つたバス使
用許可信号を記憶するとともに、前記バス使用優
先度を自由に設定可能な記憶装置と、前記リクエ
スト・レジスタと前記グランド・レジスタとに異
なる所定タイミングのラツチ信号を与えるタイミ
ング・コントローラとからなり、該コントローラ
は、前記プレ・リクエスト・レジスタからの少な
くとも１つのバス・リクエスト信号を検出するオ
ア回路と、該オア回路の検出出力と負論理のバス
ビジー信号とのアンド出力を得るアンド回路と、
該アンド回路の出力を、クロツク信号により保持
する２段のフリツプ・フロツプ回路で構成し、前
記２段のフリツプ・フロツプ回路のそれぞれの出
力を前記リクエスト・レジスタとグランド・レジ
スタのラツチ信号として与えるようにしたことを
特徴とするバス調停回路。