KR100194949B1 - 주변 소자 연결 버스 중재 회로 - Google Patents

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Abstract

본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로에 관한 것이다.

Description

주변 소자 연결(PCI) 버스 중재 회로
본 발명은 주변 소자 연결(PCI) 버스 중재 회로에 관한 것으로, 특히 PCI 버스상의 모듈들로 하여금 고속의 동작이 가능하도록 하고, 동시에 최소의 회로로서 상당히 많은 PCI 버스 상의 마스터 디바이스를 지원할 수 있도록 한 주변 소자 연결(PCI) 버스 중재 회로에 관한 것이다.
PCI 버스를 PC가 아닌 제어기 등에서 사용하는 경우 제어기내에는 상당수의 PCI 마스터 디바이스가 존재하게 되며, 또한 고속의 동작을 요구되는 경우가 많다. 기존의 방식은 소수의 마스터 디바이스를 갖는 기기의 구성에 적합하고 이를 대규모의 마스터 디바이스를 갖는 제어기내에서는 구성 방식이 2, 3단의 동기 클럭 사용, 공정성 부여의 정확성 등에서 상당히 느린 동작을 하는 형태로 구성된 경우가 많다. 따라서 상당히 많은 마스터 디바이스를 갖는 제어기둥에 구성되는 중재기는 회로의 복잡성이 적고, 고속 동작에 적합하면서도 다수 개의 마스터 디바이스에게 공정성(fairness) 및 우선 순위를 동시에 만족시킬 수 있는 회로를 요하게 된다.
컴퓨터 주변기기와 관련된 기술로서 이미 PCI 버스는 광범위하게 쓰이고 있으며, 이와 관련된 많은 기술들이 발표되고 있다. 특히 PCI 버스는 마스터 디바이스와 슬래이브 디바이스로 구분되어 PCI 버스 상의 모듈이 구성되며 마스터 기능과 슬래이브 기능을 동시에 갖는 경우도 가능하며, 기능이 다른 마스터를 한 모듈 내에 여러 개를 둘 수 있는 구조로 되어 있다. 특히 문제가 되는 것은 많은 마스터 디바이스가 버스 사용을 요구할 경우 이를 중재하는 회로는 사용자가 구성하도록 되어 있으며, 회로의 구성에 따라 버스의 효율성이 달라진다. 기존의 방식은 PC에서 사용하는 경우를 상정하고 PCI, ISA, MCA 등의 복합적인 버스 구조를 지원하는 회로에 대한 다수의 특허가 나와 있다. 그중 상당 부분의 기술은 버스 사용을 요구하는 요청 신호를 PCI 버스 클럭과 동기 시키기 위하여 다수의 래치를 사용하여 회로를 복잡하게 하고, 또한 응답 속도를 느리게 하고 있으며, 특수한 경우, 특히 상당히 많은 수의 마스터 디바이스가 하나의 PCI 버스 상에서 동작하는 제어기둥의 경우 회로가 복잡해지는 단점을 갖고 있으며, 효율적인 우선 순위 부여, 공정성 부여에 문제가 있다.
따라서, 본 발명은 상당히 많은 수의 PCI 버스 사용 마스터 디바이스를 지원함과 동시에 버스를 사용하고자 하는 마스터 디바이스의 우선 순위, 공정성을 동시에 보장하고, 한 번의 PCI 클럭에 동기되어 동작하도록 함으로써, 버스의 비효율적 사용을 방지하고, PCI 버스 클럭에 동기 되어 동작하게 함으로써, 비동기의 문제를 해결하고, 공정성을 간단한 회로로서 부여함으로써 PCI 버스 상에서 낮은 우선 순위를 갖는 마스터 디바이스의 버스 사용 기회 균등을 동시에 구현할 수 있는 PCI 버스 중재 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 서비스를 요청한 모듈의 신호를 받아 이미 서비스를 받은 모듈을 제외한 나머지 요청 모듈을 찾아내도록 하고, 상기 찾아낸 요청 모듈 중에서 가장 우선 순위가 높은 모듈을 우선 순위 디코더 회로에서 찾아내도록 하며, 상기 찾아낸 모듈 중에서 먼저 사용 허가를 받은 모듈이 동작됨을 알리는 신호인 프레임 신호를 이용하여 1 펄스 출력 회로를 구성하여 서비스를 받은 모듈을 기억하게 하고, 프레임의 1 펄스 신호인 1_frame, frame_s 신호를 사용하여 미리 버스의 사용 허가를 요청한 모듈에게 현재 사용 중인 모듈의 동작이 끝남과 동시에 사용을 개시할 수 있도록 구성된 것을 특징으로 한다.
제1도는 PCI 버스의 중재 주기를 나타낸 파형도.
제2도는 기존의 PCI 버스 중재 회로도.
제3도는 본 발명에 따른 PCI 버스 중재 회로도.
* 도면의 주요부분에 대한 부호의 설명
23 : 디바이스의 요청 판정 회로 25 : 상위 디코더
27 : 서비스드 요청(Serviced RQ) 회로 32,34 : SR 플립 플롭 회로
37 : 요청 검출기 회로
PCI 버스에서 버스의 PCI 버스를 사용하고자 하는 마스터 디바이스(Master Device)(또는 Initiator)는 버스의 사용권을 사용권을 얻기 위해서 버스의 사용 요구를 알리는 신호인 n_nq* 신호를 어서트 하고, 이에 따른 중재 결과 사용 허락인 n_grnt* 신호를 받아 사용권을 획득하여야만 사용이 가능하다.
제1도의 타이밍도에 도시한 바와 같이 버스를 사용하고자 하는 마스터 디바이스들은 중재 요구 신호 인 n_req[1‥0]* 신호(2 및 3)를 어서트하고, 중재 회로에서는 이 신호를 입력으로 하여 현재 중재를 요청한 마스터 디바이스에게 순차적으로 버스의 사용 허락을 알려주는 n_gnt「1‥」0」* 신호(4 및 5)를 줌으로써 허가를 요청한 신호(n_frame*)((6)에 대한 디바이스에 대하여 사용권을 부여(7)하게 된다. 허가를 받은 모듈은 PCI 버스가 개방된(free) 상태에서만 버스를 사용할 수 있고, 개방 상태의 확인은 현재 n_gnt* 신호(4 및 5)가 어스트 되어 있나를 확인함으로서 가능하다.
제2도는 기존의 PCI 버스 중재 회로도이다.
기존의 방식에서는 각 마스터 디바디스로 부터의 중재 요구 신호를 받아 먼저 요구한 디바이스의 신호를 선택한 후 이 디바이스에 대하여 버스 사용 요구를 PCI 글럭(CLK)으로 래치한다. 이것은 제1도의 n_rq 신호(2 및 3)를 PCI 버스 클럭에 동기 시키기 위한 것이다. PCI 버스 클럭 신호(1)로 제1 래치 회로(10) 래치한 후, 우선 순위 디코더 인 상위 디코더(Priority Decoder)(11)와 지엔티(GNT) 디코더(12)를 사용하여 가장 높은 순위의 버스 사용 요구 디바이스를 선정한 후, 이 디바이스 신호를 다시 제2 및 제3 래치 회로(17 및 18)에 래치하여 버스 사용권을 허락하는 신호인 n_gnt 신호(4, 5 및 14)를 출력하여 버스 사용권을 부여하도록 되어 있다. 이러한 방식은 PCI 버스를 최소 단위로 구현한 경우에는 효과적일 수는 있으나 특수한 목적으로 다수 개를 지원해야 하는 경우는(8개 이상) 엄청난 규모로 중재 회로가 비대해 지고, 공정성을 부여하기가 힘들다.
또한, 래치를 2개 이상의 곳(10, 13 및 17)에서 발생함으로 인하여 버스 사용권을 허락하는 데 2클럭 이상을 소요하고, 중간의 상위 디코더(11) 등의 회로의 동작이 한 버스 클럭 사이에 동작하지 않을 경우에는 두 클럭 이상의 판정 시간이 소요됨으로서 버스의 사용률을 저하시키는 요인이 된다.
제3도는 본 발명에 따른 PCI 버스 중재 회로도로서, 크게 3부분으로 나눌 수 있다.
첫째, 처음 단에서는 각 마스터 디바이스의 버스 사용 요청 신호(22)를 받아 이미 서비스가 된 마스터 디바이스로 부터의 요청인가 아닌가를 판정하는 회로(23)로서 s_rq[15‥0] 신호(21)와 n_rq[15‥0]* 신호(22)의 앤드(AND) 회로(23)로 구성되어 있다.
둘째, 본 발명의 중재기 전체를 동기화 하고, 상태 변환 시점을 찾아내기 위한 신호인 frame_5 신호(35)를 생성하는 부분으로 버스 사용권을 획득한 모듈이 버스 사용을 개시함을 알리는 신호인 n_frame* 신호(30)를 PCI 버스 클럭(31)에 동기시켜 원-쇼트(one-shout) 신호(33, 35)를 발생하도록 하고, 이 신호를 사용하여 새로운 버스 중재 결과를 래치하도록 하고 있다. 이것은 PCI 버스의 사용중 여부를 확인하기 위한 신호로도 사용된다. PCI 버스의 클럭(31)으로 최초 래치된 신호는 1_frame 신호(33)이며, 이 신호를 사용하여 다시 안정된 래치 신호로 만든 것은 frame_5 신호(35)가 되어 frame_s 신호(35)가 래치되면 이 신호를 사용하여 1_frame 신호(33)를 클리어 하게 함으로서 PCI 버스 상에 n_frame* 신호(30)가 어서트 되면 1 클럭 주기 펄스 형태의 신호로 변환된다.
셋째, 현재 서비스가 되지 않았고, 현재 버스 사용을 요구하고 있는 마스터 디바이스 중 가장 우선 순위가 높은 모듈을 찾아내기 위한 회로인 상위 디코더(25)의 출력 신호(26)를 사용하여 버스 사용권을 PCI 버스에 전달하고 서비스 된 마스터 디바이스를 기록하는 서비스드 요청(Serviced RQ) 회로(27)이다. 서비스드 요청 회로(27)에 래치된 마스터 디바이스는 요청 검출기 회로(37)의 출력이 현재 아무도 서비스 받지 않은 마스터 디바이스가 없음을 표시하는 신호인 no_top_rq 신호(29)에 의하여 모두 클리어 되어 새로운 서비스 제공 마스터 디바이스를 찾게 해 주기 위한 부분으로 구성되어 있다.
각 부분별로 자세한 동작을 기술하면 다음과 같다. 현재 버스 사용을 요구하는 신호인 n_rq[15 : 0]* 신호(22)를 받아 이 신호를 바탕으로 하여 이미 서비스가 된 마스터 디바이스로 부터의 요청인가를 확인하기 위하여 다음 식(1)과 같은 회로를 통과시켜 un_s_rq「15 : 0」* 신호(24)를 발생시킨다. 이 신호는 이미 서비스 되지 않았고 서비스를 요청한 마스터 디바이스로 부터의 요구임을 나타내는 데, 회로의 구성은 다음과 같은 식(1)으로 구현된다.
상기 식(1)에서 un_s_rq[15‥0]* 신호(24)는 아직 서비스되지 않은 요청을 나타내며, n_rq[15‥0}* 신호(22)는 PCI 버스 상에서의 요청 신호이며 s_rq[15‥0]* 신호(21)는 그 값이 1인 경우 이미 서비스된 요청임을 나타낸다. n_rq[15‥0]* 신호(22)와 s_rq[15‥0]* 신호(21)를 앤드(AND) 회로(23)로서 un_s_rq[15‥0]* 신호(24)를 도출하는 것을 s_rq[15‥0] 신호(21)가 이미 동기된 신호로서 n_rq[15‥0]* 신호(22)의 비동기 신호를 동기화 하고, 기존 방식에서 2단의 래치를 사용함에 따라 클럭의 낭비를 방지함에 있다. 이 un_s_rq[15‥0]* 신호는 상위 디코더(Priority Decoder)(25) 입력이 되어 가장 우선 순위가 높은 버스 사용요구 모듈을 찾아내기 위한 회로의 입력이 되며 상위 디코더(Priority Decoder)(25)는 가장 높은 우선 순위를 찾아내기 위하여 다음 식(2)과 같은 회로로 구성되어 있다.
toprq[15..0]* 신호(28)는 플립플롭(36)에 래치되어 사용되는데, 래치클럭을 사용하여 래치한다. 래치된 신호는 n_gnt* 신호(38)로 그대로 출력으로 연결되어 버스의 사용 허가 신호인 n_gnt* 신호(38)와 연결된다. n_gnt「15..0」* 신호(38)는 toprq[15,,0] 신호(26)가 그대로 출력되고, 현재 요구한 모듈이 하나도 없는 경우는 n_gnt「15..0」* 신호(38)가 BO111111111111111이 되어 우선 순위가 가장 높은 모듈로 하여금 항상 사용권을 갖고 있는 상태로 만들어 준다. 이것은 PCI 버스 규격에 명기된 신호 형태이다. 현재 서비스되고 있는 버스 사용권 상태를 PCI 버스의 n_frame* 신호(30)의 한 스텝 펄스(one step pulse)인 frame_s 신호(35)를 사용하여 toprq[15..0] 신호(26)를 s_rq[15..0] 신호(2!)의 입력으로 하여 한번 서비스 받은 요청기로 부터의 n_rq 신호(22)는 사용 허가를 받은 모듈이 n_frame* 신호(30)를 발생시킴으로써 버스의 동작이 시작되었으므로 이 마스터 디바이스는 이미 서비스를 받았음을 서비스 요청 회로(27)에 저장하고, 이 s_rq 신호(21)가 1로 세트됨으로써 새로운 버스 사용 요청을 찾아내는 식인 식(1)을 통과하지 못하고, 낮은 순위의 버스 사용 요청 모듈이 버스 사용권을 획득하게 함으로써 공정성을 부여한다. 이러한 동작은 s_rq[15..0] 신호(21)는 전술한 바와 같이 n_rq[15..0] 신호(22)와 앤드(AND) 회로로 조합되어 이미 서비스를 받은 모듈은 더 이상 하위의 요청 모듈이 모두 서비스를 받기 전까지는 새로운 요청을 받아들이지 않음으로서 공정성을 보장해 준다. 그리고 버스 사용에 대한 사용 허락은 PCI 버스 상의 frame 신호(30)가 디어서트 되고나면 바로 다음 순위의 버스 사용 요청 마스터 디바이스에게 사용 허가를 알려줄 수 있다. 사용 허가를 미리 받더라도 PCI 버스 사용 규격에 따라 IRDY 신호와 TRDY 신호를 받기 전에는 버스를 사용할 수 없다. 이러한 기간을 사용하여 다음에 사용 권한이 주어졌음을 알고 있는 마스터 디바이스는 다음 버스 사용에 따른 동작 준비를 미리 내부적으로 수행할 수 있음으로 인하여 고속화된 PCI 버스 사용 환경을 제공받게 된다. 상위 디코더(BUS free detector) 회로(25)는 현재 버스 사용 요청이 있는가를 판단하고 현재 버스 사용 요청이 있음을 알리는 신호인 no_top_rq 신호(26)를 생성한다. 만일 값이 1이면 더 이상 서비스 받지 않은 마스터 디바이스가 더 이상 없음을 나타내고, 이 신호는 s_rq 신호(21)를 생성하는 회로인 SR 플립플롭 회로(32)의 리셋(Reset) 단자(r)로 입력되어 s_rq 신호(27)의 내용을 모두 클리어 시킴으로써, 새로운 버스 사용 중재를 시작함으로서 다시 가장 높은 순위의 마스터 디바이스부터 버스 사용권을 부여하게 된다.
no_top_rq 신호(29)의 생성은 다음 식(3)과 같은 회로로써 구성된다.
따라서, 본 발명은 사용 버스 동기화와 관련된 주기를 최소화하고 중재의 결과를 바로 버스에서 이용할 수 있도록 하고, 전체 회로의 구성에 필요한 로직의 수를 최소화 할 수 있도록 함으로써 FPGA나 ASIC으로의 구현을 쉽게 하였다.
상술한 바와 같이 본 발명에 의하면 PCI 버스 상의 모듈들로 하여금 고속의 동작이 가능하고, 동시에 최소의 회로로서 상당히 많은 PCI 버스 상의 마스터 디바이스를 지원할 수 있도록 함으로써, PCI 버스의 중재 회로를 상당히 간략화 할 수 있고, 기본적인 1 클럭의 래치만으로 버스의 동기화를 실현할 수 있으며, 동시에 공정성과 우선 순위를 만족시킴으로써 중재 회로에 추가적인 부가 회로를 사용하지 않고도 쉽게 구현할 수 있도록 한다.

Claims (3)

  1. 서비스를 요청한 모듈의 신호를 받아 이미 서비스를 받은 모듈을 제외한 나머지 요청 모듈을 찾아내도록 하고, 상기 찾아낸 모듈 중에서 가장 우선 순위가 높은 모듈을 우선 순위 디코더 회로에서 찾아내도록 하며, 상기 찾아낸 모듈 중에서 먼저 사용 허가를 받은 모듈이 동작됨을 알리는 신호인 프레임 신호를 이용하여 1 펄스 출력 회로를 구성하여 서비스를 받은 모듈을 기억하게 하고, 프레임의 1 펄스 신호인 1_frame, frame_s 신호를 사용하여 미리 버스의 사용 허가를 요청한 모듈에게 현재 사용 중인 모듈의 동작이 끝남과 동시에 사용을 개시할 수 있도록 구성된 것을 특징으로 하는 주변 소자 연결(PCI) 버스 중재 회로.
  2. PCI 버스의 사용 요구를 신호인 n_rq* 신호를 사용하여 중재를 수행하고, 중재의 결과를 n_gnt* 신호로 버스 사용을 요구한 모듈에 버스의 사용 허락을 얻었음을 알리기 위한 PCI 버스 중재기를 구현함에 있어서, PCI 버스 상의 중재 요구 신호인 n_rq* 신호와 현재 서비스가 되었음을 알리는 신호인 s_rq[15..0] 신호를 하기 식(1)에서 표현된 로직으로 현재 서비스가 되지 않았고, 버스 사용을 요구하고 있는 모듈을 찾아내도록 한 것을 특징으로 하는 주변 소자 연결(PCI) 버스 중재 회로.
  3. 제2항에 있어서, 상기 PCI 버스의 사용 요구를 위한 신호인 un_s_rq[15..0] 신호를 우선 순위 디코더를 통과시켜 가장 우선 순위가 높은 요청 모듈을 찾아내고, 찾아낸 값을 미리 허가를 취득한 모듈의 동작 개시 신호인 n_frame* 신호에 동기시켜 새로 서비스가 진행된 요청 모듈의 값을 기입하여 서비스되었음을 기억시키기 위한 SR 프립플롭을 사용한 서비스 된 RQ 검출 회로와 서비스 된 요청 모듈을 기억시킴에 있어서, 동기 클럭을 사용하여 한번의 클럭으로 전체 회로의 동기화를 실현할 수 있도록 한 것을 특징으로 하는 주변 소자 연결(PCI) 버스 중재 회로.
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