JPH10269172A - バスアビータ回路 - Google Patents

バスアビータ回路

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JPH10269172A
JPH10269172A JP9259451A JP25945197A JPH10269172A JP H10269172 A JPH10269172 A JP H10269172A JP 9259451 A JP9259451 A JP 9259451A JP 25945197 A JP25945197 A JP 25945197A JP H10269172 A JPH10269172 A JP H10269172A
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signal
module
frame
bus
request signal
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JP9259451A
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Yun Oku Paku
ユン オク パク
Yon Yon Kim
ヨン ヨン キム
Ki Uku Imu
キ ウク イム
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Electronics and Telecommunications Research Institute ETRI
Original Assignee
Electronics and Telecommunications Research Institute ETRI
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Abstract

(57)【要約】 【課題】 PCI バスを使用する多数のマスターデバイス
を支援すると共に、バスを用いようとするマスターデバ
イスの優先順位、公平性を同時に保障するバスアビータ
回路を提案する。 【解決手段】 一回のPCI クロックに同期させることに
よって、バスの非効率的の使用を防止し、PCI バスクロ
ックに同期させることによって、非同期の問題を解決
し、公平性を簡単な回路で付与することによって、PCI
バス上から低い優先順位を持つマスターデバイスのバス
使用の機会均等を同時に具現することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周辺素子連結（Pe
ripheral Component Interconnect : 以下、PCIとい
う）用のバスアビータ回路に係り、特にPCI バス上のモ
ジュール等によって高速の動作が可能であるようにする
と共に最少の回路として１段の同期回路を用い同期クロ
ックを同期させ、多くのPCI バス上のマスターデバイス
を支援することができるようにした周辺素子連結(PCI)
用のバスアビータ回路に関するものである。
【０００２】
【従来の技術】PCI バスをPCではない制御機等において
用いる場合、制御機内には相当数のPCI マスターデバイ
スが存在することになり、かつ、高速の動作を要求する
場合が多い。既存の方式は、少数のマスターデバイスを
有する機器の構成に適合し、これを大規模のマスターデ
バイスを有する制御機内では構成方式が２、３段の同期
クロックを用いるため、公平性付与の正確性等において
動作が遅くなっていた。従って、多くのマスターデバイ
スを有する制御機等に構成されるバスアビータは、回路
の複雑性が少なく、高速動作が可能で、多数個のマスタ
ーデバイスに公平性(fairness)及び優先順位を同時に満
たす回路が要求される。
【０００３】コンピューター周辺機器に係る技術とし
て、既にPCI バスは広範囲に用いられており、これに関
する多くの技術が発表されている。特に、PCI バスはマ
スターデバイスとスレーブデバイスに区分され、PCI バ
ス上のモジュールが構成され、マスター機能とスレーブ
機能を同時に持つ場合も可能であり、機能が異なるマス
ターデバイスを一つのモジュール内に多数個有すること
が出来る構造から成っている。特に、問題となること
は、多くのマスターデバイスがバス使用を要求する場
合、これを仲裁する回路は使用者が構成するようになっ
ており、回路の構成に応じてバスの効率性が異なること
になる。
【０００４】既存の方式は、PCで用いる場合を仮定し、
PCI, ISA(Industrial Standard Architecture), MCA 等
の複合的なバス構造を支援する回路に対して多数開示さ
れている。特に、バス使用を要求する要請信号を、PCI
バスクロックと同期させる回路の場合、多数のラッチを
用い回路を複雑にし、かつ応答の速度を遅くしており、
多くのマスターデバイスが一つのPCI バス上で動作する
制御機等の場合、回路が複雑になる欠点を有しており、
効率的な優先順位の付与、及び公平性の付与に問題があ
った。
【０００５】PCI バスを用いようとするマスターデバイ
ス(Master Device)(又はInitiator)は、バスの使用権を
得るためバスの使用要求を知らせる信号である、n_rq信
号をアサート(assert)し、これによる仲裁結果によって
使用承諾であるn_gnt 信号を受け使用権を取得しなけれ
ば使用が不可能である。
【０００６】図１は、PCI バスの仲裁周期を示すタイミ
ング図として、これに図示したように、バスを用いよう
とするマスターデバイスは、仲裁要求信号であるn_req
[1・・0] 信号(2及び3)をアサートし、仲裁回路において
は、この信号を入力して現在仲裁を要請したマスターデ
バイスに順次的にバスの使用承諾を知らせてくれる、n_
gnt[1・・0] 信号(4及び5)を与えることによって、許可を
要請した信号(n_frame)(6)に対するデバイスについて使
用権を付与(7) することになる。許可を得るモジュール
は、PCI バスが開放された(free)状態でのみバスを使用
することができ、開放状態の確認は、現在n_gnt 信号(4
及び5)がアサートされているか否かを確認することによ
って、可能である。
【０００７】図２は、既存のPCI バスのアビータ回路図
である。
【０００８】既存の方式では、各マスターデバイスから
の仲裁要求信号を受け、先ず要求したデバイスの信号を
選んだ後、このデバイスに対してバス使用要求をラッチ
する。これは、図１のn_rq信号(2及び3)をPCI バスクロ
ックに同期させるためである。PCI バスクロック信号
(1) で第１のラッチ回路(10)にラッチした後、優先順位
デコーダであるプライオリティデコーダ(Priority Deco
der)(11)と許可(GNT) デコーダ(12)を用いて、一番高い
順位のバス使用要求デバイスを選定した後、このデバイ
ス信号を再び第２及び第３のラッチ回路(17 及び18) に
ラッチして、バス使用権を承諾する信号であるn_gnt 信
号(4,5及び14) を出力し、バス使用権を付与するように
なっている。このような方式は、PCI バスを最小単位で
具現した場合には、効果的ではあるが、特殊な目的で多
数個を支援する場合は（例えば、８個以上）、大規模な
バスアビータ回路となり、公平性を付与し難くなる。
【０００９】この回路では、ラッチ回路が２つ以上(10、
13及び17) 必要であり、バス使用権を承諾するのに２ク
ロック以上を要するので、バスの使用率を低下させる要
因になっている。
【００１０】
【発明が解決しようとする課題】従って、本発明は、PC
I バスを使用する多数のマスターデバイスを支援すると
同時に、バスを用いようとするマスターデバイスの優先
順位、公平性を同時に保障し、一回のPCI クロックに同
期して動作させることを目的とするものである。
【００１１】これによって、バスの効率的な使用を可能
にし、PCI バスクロックに同期されて動作することによ
って、非同期の問題を解決し、公平性を簡単な回路で実
現することによって、PCI バス上の低い優先順位を持つ
マスターデバイスのバス使用の機会均等を同時に具現す
ることが出来るPCI 用のバスアビータ回路を提供するこ
とにその目的がある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るバスアビータ回路は、PCI バスの使用
サービスを要請したモジュールの要求信号n_rq[15:0]を
受け入れ、既にサービス受けたモジュールの要求信号s_
rq[15:0]との組合せにより現在サービスを受けていない
モジュールの要求信号のみを選択し、選択されたモジュ
ールの要求信号の中の優先順位の一番高いモジュールの
要求信号を探し出し出力する要求信号デコーディング手
段と、バスの使用承諾を取得したモジュールの動作開始
信号であるフレーム信号n_frame をPCI クロックに同期
させ、ワンショット信号1-frame を生じ、このワンショ
ット信号を、上記PCI クロックによってラッチさせ、ラ
ッチされたフレームパルスframe_s により、上記ワンシ
ョット信号1_frame をリセットさせるワンショット信号
の発生手段と、上記ワンショット信号1_frame に上記要
求信号デコーディング手段の最優先順位の要求信号top_
rq[15:0]を同期させてレジスタにラッチさせ、そのラッ
チされた優先順位の要求信号を、上記既にサービス受け
たモジュールの要求信号s_rq[15:0]としてフィードバッ
クさせ、上記最優先順位の要求信号top_rq[15:0]と前記
サービスを要請したモジュールの要求信号n_rq[15:0]と
を組合せ、サービスの中のモジュールの無いフリーの状
態である時、前記レジスタをリセットさせ、新たなサー
ビスの要求を受け入れる準備をするサービス中の要求信
号貯蔵部と、前記最優先順位の要求信号top_rq[15:0]
を、前記1_frame 信号に同期させて入力し、PCI バスの
使用承諾を行う仲裁信号n_gnt[15:0] として出力し、前
記フレーム信号n_frame によりリセットされる仲裁信号
出力手段とから構成されたことを特徴とする。
【００１３】又、前記要求信号デコーディング手段は、
PCI バスの使用サービスを要請したモジュールの要求信
号n_rq[15:0]と前記サービス中の要求信号貯蔵部から出
力される既にサービス受けたモジュールの要求信号s_rq
[15:0]とを各ビット別に論理和させ、バス使用を要求し
ているモジュールの中の現在サービスを受けていないモ
ジュールのみを探し出す要求信号の選択部と、前記要求
信号の選択部から論理和され出力されるサービスしてい
ない要求信号un_s_rq[15:0] を受け入れ、バスの使用を
要求した順序及び既に決められた優先順位に基づいて、
優先順位の一番高い要求信号を探し出し、最優先順位の
要求信号のみをセッティングさせ出力する優先順位デコ
ーダから構成されることを特徴とする。
【００１４】又、前記ワンショット信号の発生手段は、
PCI バスの使用許可を取得したモジュールの動作開始信
号である、前記フレーム信号n_frame をPCI の全体の同
期のためのクロック信号pci clock に同期させて入力
し、1_frame 信号として出力する第１のフリップフロッ
プと、その第１のフリップフロップの出力信号1_frame
を、前記クロック信号pci clock に同期させてラッチさ
せる第２のフリップフロップと、前記第２のフリップフ
ロップの出力信号frame_s と前記第１のフリップフロッ
プの出力信号1_frame とを前記第１のフリップフロップ
のリセット信号として印加させるオアゲートで構成し、
一回のクロックで全体の回路の同期化を実現することを
特徴とする。
【００１５】このように本発明は、サービスを要請した
モジュールの信号を受け、既にサービスを受けたモジュ
ールを除いた残りの要請モジュールを選択し、前記選択
された要請モジュールの中から一番優先順位の高いモジ
ュールを優先順位デコーダから探し出す。この時、使用
許可を受けたモジュールの動作開始を知らせる信号であ
るフレーム信号を用いて、ワンショット信号を生成し、
そのワンショット信号に基づいて上記から探し出した優
先順位が一番高いモジュールを記憶させ、上記サービス
を受けたモジュールを除いた残りの要請モジュールを選
択する為の信号としてフィードバックさせ、上記フレー
ム信号に基づいたワンショット信号を用い、上記優先順
位の一番高いモジュールに現在使用中にあるモジュール
の動作が終わると同時に使用が開始できるようにバスア
ビータ信号を出力するように構成することに特徴があ
る。
【００１６】
【発明の実施の形態】図３は、本発明のPCI バス用のバ
スアビータ回路であり、図示されたように、PCI バスの
使用サービスを要請したモジュールの要求信号n_rq[15:
0]を受け入れ、既にサービス受けたモジュールの要求信
号s_rq[15:0]との組合せによりサービスを受けていない
モジュールの要求信号のみを選択し、選択されたモジュ
ールの要求信号の中の優先順位の一番高いモジュールの
要求信号を探し出し、セットさせ出力する要求信号デコ
ーディング部(100) と、バスの使用承諾を取得したモジ
ュールの動作開始信号であるフレーム信号n_frame をPC
I クロックに同期させ、ワンショット信号1-frame を生
じ、このワンショット信号を、上記PCI クロックによっ
てラッチさせ、ラッチされたフレームパルスframe_s に
より、上記ワンショット信号1_frame をリセットさせる
ワンショット信号の発生部(200) と、上記ワンショット
信号1_frame に上記要求信号デコーディング手段の最優
先順位の要求信号top_rq[15:0]を同期させラッチさせ、
そのラッチされた優先順位の要求信号を、上記既にサー
ビス受けたモジュールの要求信号s_rq[15:0]としてフィ
ードバックさせ、上記最優先順位の要求信号top_rq[15:
0]と前記サービスを要請したモジュールの要求信号n_rq
[15:0]を組合せ、サービス中のモジュールの無いフリー
の状態である時、前記ラッチをリセットさせ、新たなサ
ービスの要求を受け入れる準備をするサービス中の要求
信号の貯蔵部(300) と、前記最優先順位の要求信号top_
rq[15:0]を、前記1_frame 信号に同期させて入力し、PC
I バスの使用承諾を行う仲裁信号n_gnt[15:0] として出
力し、前記フレーム信号n_frame によりリセットされる
仲裁信号出力部(400) とから構成される。
【００１７】前記要求信号のデコーディング部(100)
は、PCI バスの使用サービスを要請したモジュールの要
求信号n_rq[15:0]と前記サービス中の要求信号の貯蔵手
段(300) から出力される既にサービス受けたモジュール
の要求信号s_rq[15:0]とを入力し、各ビット別に論理和
させ、バス使用を要求しているモジュールの中の現在サ
ービスを受けていないモジュールのみを探し出す要求信
号の選択部(23)と、その要求信号の選択部(23)から論理
和され出力されるサービスしていない要求信号un_s_rq
[15:0] を受け入れ、バスの使用を要求した順序及び既
に決められた優先順位に基づいて、優先順位の一番高い
要求信号を探し出し、最優先順位の要求信号のみをセッ
ティングさせ出力する優先順位デコーダ(25)から構成さ
れる。
【００１８】ここで、前記要求信号の選択部(23)は、各
マスターデバイスのバス使用要請信号(22)を受け、既に
サービスされたマスターデバイスからの要請であるか否
かを判定する回路として、s_rq[15・・0] 信号(21)とn_rq
[15・・0] 信号(22)のアンド(AND) アレイ回路で構成され
ている。
【００１９】かつ、前記ワンショット信号の発生部(20
0) は、PCI バスの使用許可を取得したモジュールの動
作開始信号である、前記フレーム信号n_frame をPCI の
全体の同期のためのクロック信号pci clock に同期させ
て入力させ、1_frame 信号として出力する第１のフリッ
プフロップ(32)と、その第１のフリップフロップ(32)の
出力信号1_frame を、前記クロック信号pci clock に同
期させて入力させ、ラッチさせる第２のフリップフロッ
プ(34)と、その第２のフリップフロップ(34)の出力信号
frame_s と前記第１のフリップフロップの出力信号1_fr
ame を、前記第１のフリップフロップ(32)のリセット信
号として印加させるオアゲートで構成し、一回のクロッ
クで全体の回路の同期化を実現させることができるよう
に構成される。
【００２０】ここで、ワンショット発生部(200) は、本
発明のバスアビータ回路全体を同期化し、状態変換開始
点を探し出すための信号であるframe_s 信号(35)を生成
する部分で、バス使用権を取得したモジュールがバス使
用を開始することを知らせる信号であるn_frame 信号(3
0)を、PCI バスクロック(31)に同期させワンショット信
号(33、35) を発生するようにし、この信号を用いて新た
なバス仲裁結果をラッチするようにしている。これは、
PCI バスが使用中であるか否かを確認するための信号に
も用いられる。PCI バスのクロック(31)で最初ラッチさ
れた信号は、1_frame 信号(33)であり、この信号を用い
て再びframe_s 信号(35)を生成し、frame_s 信号(35)が
ラッチされると、この信号を用いて1_frame 信号(33)を
クリアーさせることによって、PCI バス上にn_frame 信
号(30)がアサートされると、１クロック周期のパルス状
態の信号に変換される。
【００２１】前記優先順位信号の貯蔵部(300) は、現在
サービスされず、且つ、現在バス使用を要求しているマ
スターデバイスの中の一番優先順位の高いモジュールを
探し出すための回路である優先順位デコーダ(25)の出力
信号(26)を用い、バス使用権をPCI バスに伝達し、サー
ビスすべきマスターデバイスを書き込むサービス要請(S
erviced RQ) 信号の記憶回路である。貯蔵部(300) のレ
ジスタ(27)にラッチされたマスターデバイスは、フリー
状態の検出部(37)の出力が、現在サービスしていないマ
スターデバイスが無いことを表示する信号であるno_top
_rq 信号(29)によって、全部クリアーされ、新たなサー
ビス提供のマスターデバイスを探すように構成されてい
る。
【００２２】一方、本発明の構成の各信号は、１６ビッ
ト[15:0]信号として、これらをそれぞれビット別に処理
するアレイで構成されるが、図面では、便宜上、１つの
素子のみを表示し、入／出力信号を[15:0]で表示した。
【００２３】このように、構成された本発明の各部分別
に詳しい動作を記述すれば、次のようである。
【００２４】現在バス使用を要求する信号であるn_rq[1
5:0]信号(22)を受け、この信号を元にして既にサービス
したマスターデバイスからの要請であるか否かを確認す
るため、次の式(1) のような回路を通過させ、un_s_rq
[15:0] 信号(24)を生じさせる。この信号は、既にサー
ビスされてなく、サービスを要請したマスターデバイス
からの要求であることを示すのに、次のような式(1) を
有する回路で具現される。 !un_s_rq[15]* = !n_rq[15]* & !s_rq[15] −−− 式（１） !un_s_rq[14] = !n_rq[14] & !s_rq[14] !un_s_rq[13] = !n_rq[13] & !s_rq[13] !un_s_rq[12] = !n_rq[12] & !s_rq[12] !un_s_rq[11] = !n_rq[11] & !s_rq[11] !un_s_rq[10] = !n_rq[10] & !s_rq[10] !un_s_rq[9] = !n_rq[9] & !s_rq[9] !un_s_rq[8] = !n_rq[8] & !s_rq[8] !un_s_rq[7] = !n_rq[7] & !s_rq[7] !un_s_rq[6] = !n_rq[6] & !s_rq[6] !un_s_rq[5] = !n_rq[5] & !s_rq[5] !un_s_rq[4] = !n_rq[4] & !s_rq[4] !un_s_rq[3] = !n_rq[3] & !s_rq[3] !un_s_rq[2] = !n_rq[2] & !s_rq[2] !un_s_rq[1] = !n_rq[1] & !s_rq[1] !un_s_rq[0] = !n_rq[0] & !s_rq[0] 上記の式(1) で、un_s_rq[15・・0]信号(24)は、まだサー
ビスしていない状態を示し、n_rq[15・・0] 信号(22)は、
PCI バス上においての要請信号であり、s_rq[15・・0] 信
号(21)は、その値が１である場合、既にサービスを要請
したものであるのを示す。n_rq[15・・0] 信号(22)とs_rq
[15・・0] 信号(21)をアンド(AND) 回路(23)としてun_s_r
q[15・・0]信号(24)を導出することは、s_rq[15・・0] 信号
(21)が既に同期された信号として、n_rq[15・・0] 信号(2
2)の非同期信号を同期化し、既存方式で２段のラッチを
用いることによるクロックの無駄使いを防止することに
ある。
【００２５】このun_s_rq[15・・0]信号が、プライオリテ
ィデコーダ(Priority Decoder)(25)に入力され、一番優
先順位の高いバス使用要求モジュールを探し出すために
用いられる。前記プライオリティデコーダ(Priority De
coder)(25)は、一番高い優先順位を探し出すため、次の
式(2) を有する回路から構成されている。 IF( !un_s_rq[15]) then top rq[15..0] = B0111111111111111--(式2) else if(!un_s_rq[14]) then top rq[15..0] = B1101111111111111 else if(!un_s_rq[13]) then top rq[15..0] = B1110111111111111 else if(!un_s_rq[12]) then top rq[15..0] = B1111011111111111 else if(!un_s_rq[11]) then top rq[15..0] = B1111101111111111 else if(!un_s_rq[10]) then top rq[15..0] = B1111110111111111 else if(!un_s_rq[9] ) then top rq[15..0] = B1111110111111111 else if(!un_s_rq[8] ) then top rq[15..0] = B1111111011111111 else if(!un_s_rq[7] ) then top rq[15..0] = B1111111101111111 else if(!un_s_rq[6] ) then top rq[15..0] = B1111111110111111 else if(!un_s_rq[5] ) then top rq[15..0] = B1111111111011111 else if(!un_s_rq[4] ) then top rq[15..0] = B1111111111101111 else if(!un_s_rq[3] ) then top rq[15..0] = B1111111111110111 else if(!un_s_rq[2] ) then top rq[15..0] = B1111111111111011 else if(!un_s_rq[1] ) then top rq[15..0] = B1111111111111101 else if(!un_s_rq[0] ) then top rq[15..0] = B1111111111111110 end if top_rq[15..0] 信号(28)は、フリップフロップ(36)にラ
ッチクロックを用いてラッチされる。ラッチされた信号
は、その通り出力に連結されバスの使用許可信号である
n_gnt 信号(38)として出力される。 n_gnt[15..0] 信号
(38)は、top_rq[15..0] 信号(28)がその通り出力され、
現在要求したモジュールが一つも無い場合は、n_gnt[1
5..0]信号(38)が、B0111111111111111 になり、優先順
位の一番高いモジュールとして常に使用権を持っている
状態にする。これは、PCI バス規格に明記された信号の
形態である。
【００２６】現在サービスしているバス使用権の状態
を、PCI バスのn_frame 信号(30)のワンステップパルス
(one step pulse)であるframe_s 信号(35)を用いて、to
p_rq[15..0] 信号(26)をs_rq[15..0] 信号(21)の入力と
して、一回のサービスを受けた要請器からのn_rq信号(2
2)は、使用許可を受けたモジュールが、n_frame 信号(3
0)を生じさせることによりバスの動作が始まったので、
このマスターデバイスは、既にサービスを受けたという
事実をサービス中の要請信号を貯蔵するレジスタ(27)に
蓄える。このs_rq信号(21)が、１でセットされることに
よって、新たなバス使用要請を探し出す式である、式
(1) を通過することが出来なく、低い順位のバス使用要
請モジュールが、バス使用権を取得させることにより公
平性を付与する。
【００２７】このように、s_rq[15..0] 信号(21)は、前
述したように、n_rq[15..0] 信号(22)とアンド(AND) 回
路で組み合わせられ、既にサービスを受けたモジュール
は、これ以上下位の要請モジュールが、全てサービスを
受ける前までには、新たな要請を受け入れないことによ
って、公平性を保障してくれる。そして、バス使用に対
する使用承諾は、PCI バス上のframe 信号(30)が、ディ
アサート(deassert)されると、すぐ次の順位のバス使用
要請マスターデバイスに使用許可を知らせることができ
る。使用許可を前以って受けても、PCI バス使用規格に
応じてIRDY信号とTRDY信号を受ける前には、バスを用い
ることができない。
【００２８】このような期間を用いて、次に使用権限が
与えられたことを知っているマスターデバイスは、次の
バス使用に応じる動作準備を前以って内部的に遂行でき
ることによって高速化された、PCI バス使用環境を提供
することになる。フリー状態の検出部(37)は、現在バス
使用の要請があるか否かを判断し、現在使用要請のある
ことを知らせる信号である、no_top_rq 信号(29)を生成
する。若し、値が１であれば、サービス受けていないマ
スターデバイスがこれ以上無いことを示す。
【００２９】この信号は、レジスタ(27)のリセット(Res
et) 端子(r) に入力され、s_rq信号(21)の内容を全てク
リアーさせることによって、新たなバス使用仲裁を始め
ることにより再び一番高い順位のマスターデバイスから
バス使用権を付与することになる。 no_top_rq 信号(2
9)の生成は、次の式(3) を有する回路として構成され
る。
【００３０】 no_top-rq = un_s_rq[15] & un_s_rq[14] & --- 式(3) un_s_rq[13] & un_s_rq[12] & un_s_rq[11] & un_s_rq[10] & un_s_rq[9] & un_s_rq[8] & un_s_rq[7] & un_s_rq[6] & un_s_rq[5] & un_s_rq[4] & un_s_rq[3] & un_s_rq[2] & un_s_rq[1] & un_s_rq[0] & である。 従って、本発明は、使用バス同期化に係る周期を最小化
し、仲裁の結果をすぐにバスで用いられるようにし、全
体回路の構成に必要なロジックの数が最小化できるよう
にすることによって、FPGAやASICへの具現を容易にし
た。
【００３１】
【発明の効果】上述したように、本発明によれば、PCI
バス上のモジュールとして、高速の動作が可能であり、
同時に最小の回路でPCI バス上の多くのマスターデバイ
スを支援できるようにすることによって、PCI バスの仲
裁回路を簡略化することができ、基本的に１クロックの
ラッチのみでバスの同期化が実現でき、同時に公平性と
優先順位を満たすことによって、仲裁回路に追加的な付
加回路を用いなくとも、容易に具現できるものである。
【図面の簡単な説明】
【図１】PCI バスの仲裁周期を示したタイミング図であ
る。
【図２】従来の周辺素子連結（PCI ）バスの仲裁回路図
である。
【図３】本発明の周辺素子連結(PCI) バスの仲裁回路図
である。
【符号の説明】 ２３ 要求信号の選択部 ２５ 優先順位デコーダ ２７ サービス中の要求信号貯蔵用レジスタ ３２，３４ フリップフロップ ３６ 仲裁信号出力用フリップフロップ ３７ バスのフリー状態検出部 １００ 要求信号デコーディング部 ２００ ワンショット信号の発生部 ３００ サービス中の要求信号貯蔵部 ４００ 仲裁信号出力部 ＡＮＤ エンドゲート ＯＲ オアゲート ＩＮ 反転ゲート

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 PCI バスの使用サービスを要請したモジ
    ュールの要求信号n_rq[15:0]を受け入れ、既にサービス
    受けたモジュールの要求信号s_rq[15:0]との組合せによ
    り現在サービスを受けていないモジュールの要求信号の
    みを選択し、選択されたモジュールの要求信号の中の優
    先順位の一番高いモジュールの要求信号を探し出し出力
    する要求信号デコーディング手段と、 バスの使用承諾を取得したモジュールの動作開始信号で
    あるフレーム信号n_frame をPCI クロックに同期させ、
    ワンショット信号1-frame を生じ、このワンショット信
    号を、上記PCI クロックによってラッチさせ、ラッチさ
    れたフレームパルスframe_s により、上記ワンショット
    信号1_frame をリセットさせるワンショット信号の発生
    手段と、 上記ワンショット信号1_frame に上記要求信号デコーデ
    ィング手段の最優先順位の要求信号top_rq[15:0]を同期
    させてレジスタにラッチさせ、そのラッチされた優先順
    位の要求信号を、上記既にサービス受けたモジュールの
    要求信号s_rq[15:0]としてフィードバックさせ、上記最
    優先順位の要求信号top_rq[15:0]と前記サービスを要請
    したモジュールの要求信号n_rq[15:0]とを組合せ、サー
    ビスの中のモジュールの無いフリーの状態である時、前
    記レジスタをリセットさせ、新たなサービスの要求を受
    け入れる準備をするサービス中の要求信号貯蔵部と、 前記最優先順位の要求信号top_rq[15:0]を、前記1_fram
    e 信号に同期させて入力し、PCI バスの使用承諾を行う
    仲裁信号n_gnt[15:0] として出力し、前記フレーム信号
    n_frame によりリセットされる仲裁信号出力手段とから
    構成されたことを特徴とするバスアビータ回路。
  2. 【請求項２】 前記要求信号デコーディング手段は、 PCI バスの使用サービスを要請したモジュールの要求信
    号n_rq[15:0]と前記サービス中の要求信号貯蔵部から出
    力される既にサービス受けたモジュールの要求信号s_rq
    [15:0]とを各ビット別に論理和させ、バス使用を要求し
    ているモジュール中の現在サービスを受けていないモジ
    ュールのみを探し出す要求信号の選択部と、 前記要求信号の選択部から論理和され出力されるサービ
    スしていない要求信号un_s_rq[15:0] を受け入れ、バス
    の使用を要求した順序及び既に決められた優先順位に基
    づいて、優先順位の一番高い要求信号を探し出し、最優
    先順位の要求信号のみをセッティングさせ出力する優先
    順位デコーダから構成されることを特徴とする請求項１
    記載のバスアビータ回路。
  3. 【請求項３】 前記ワンショット信号の発生手段は、 PCI バスの使用許可を取得したモジュールの動作開始信
    号である、前記フレーム信号n_frame をPCI の全体の同
    期のためのクロック信号pci clock に同期させて入力
    し、1_frame 信号として出力する第１のフリップフロッ
    プと、 その第１のフリップフロップの出力信号1_frame を、前
    記クロック信号pci clock に同期させてラッチさせる第
    ２のフリップフロップと、 前記第２のフリップフロップの出力信号frame_s と前記
    第１のフリップフロップの出力信号1_frame とを前記第
    １のフリップフロップのリセット信号として印加させる
    オアゲートで構成し、一回のクロックで全体の回路の同
    期化を実現することを特徴とする請求項１記載のバスア
    ビータ回路。
JP9259451A 1996-12-23 1997-08-12 バスアビータ回路 Pending JPH10269172A (ja)

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