JPH0210979B2 - - Google Patents

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JPH0210979B2
JPH0210979B2 JP60003411A JP341185A JPH0210979B2 JP H0210979 B2 JPH0210979 B2 JP H0210979B2 JP 60003411 A JP60003411 A JP 60003411A JP 341185 A JP341185 A JP 341185A JP H0210979 B2 JPH0210979 B2 JP H0210979B2
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JP60003411A
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JPS60225970A (ja
Inventor
Jon Joojio Kurosutosu
Piitaa Raun Anderusu
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPS60225970A publication Critical patent/JPS60225970A/ja
Publication of JPH0210979B2 publication Critical patent/JPH0210979B2/ja
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    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

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  • General Physics & Mathematics (AREA)
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  • Software Systems (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重プロセツサシステムの調停
（arbitration）に係り、特に、複数のプロセツサ
に完全に分散され且つ相互接続線またはメモリ位
置のような最小限の同期変数しか使用しない調停
機構に係る。
〔従来技術〕
大抵のコンピユータおよびプロセツサ制御装置
は単一のプロセツサを組込まれており、これによ
り使用すべきシステム資源を決定したり、その処
理態様を制御している。すなわち、使用すべきシ
ステム資源が一意的に決定されるように、すべて
の制御がこのプロセツサとその関連ソフトウエア
に集中化されているのである。しかしながら、シ
ングルチツプのプロセツサが集積された小型で、
低価格の処理回路が出現するに及んで、複数のプ
ロセツサを使用する多くのシステムが設計される
ようになつてきた。多重プロセツサシステムの利
点は高速処理が可能になることであるが、これは
プロセツサの各々がシステム内の他のプロセツサ
とは無関係にそれ自身のタスクを実行できるとい
う理由による。このような並行処理の速度の増加
は、概ねプロセツサの数に比例する。
また、多重プロセツサシステムの設計を適切に
行えば、信頼性を向上させることができる。プロ
セツサの１つが故障しても、残りの故障していな
いプロセツサの動作には影響せず、従つてシステ
ムの性能は低下しても動作を継続させることがで
きるからである。更に、Ｉ／Ｏ処理または浮動小
数点計算のような、特殊な能力を個々のプロセツ
サに持たせることは可能だが、これらの能力をシ
ステム内の全プロセツサに一様に持たせることは
無駄なことである。
多重プロセツサの利点は個々のプロセツサの動
作の相対的な独立性にあり、このことは多重プロ
セツサの各ステツプを厳密に制御するような中央
プロセツサが存在しないことを意味する。若し、
このような中央プロセツサ（集中制御）が設けら
れたなら、システムの速度は中央プロサツサの速
度によつて決まり、中央プロセツサが故障すれ
ば、システム全体が使用不能になるであろう。ま
た、多重プロセツサシステムの設計に重要なこと
は、システム資源の或るものがプロセツサ間で共
用されるという点である。この共用資源は、記憶
装置または周辺入出力装置のいずれでもよい。記
憶装置を共用しなければならないのは、複数のプ
ロセツサが、プールされた共用のデータまたはソ
フトウエアに基づいて動作することがあるからで
ある。記憶装置の共用は、物理的な記憶位置また
は記憶内容の共用という形で行なわれる。例え
ば、プロセツサの各々は、ローカル記憶装置を有
し、該記憶装置は（共通のクロスポイントスイツ
チによる相互接続の状態のような）全体として当
該システムに関連する情報を含むことがある。こ
の情報は各プロセツサのローカル記憶装置に重複
して記憶されている。これらのローカル記憶装置
を同時に更新しようとする場合には、どのプロセ
ツサがすべてのローカル記憶装置の共用情報を更
新すべきかについて、複数のプロセツサ間の合意
が必要である。入出力装置が共用されるのは、プ
ロセツサの各々に別個の入出力装置を接続すると
複雑さと費用が増すからである。一層基本的な共
用資源は、他の共用資源とプロセツサ、ならびに
プロセツサ相互間を接続するようなバスである。
２つのプロセツサは、各プロセツサが同時に同じ
情報の入力を必要とするような滅多に起こりそう
もない状況を除き、同じバスを同時に使用するこ
とはできない。
このような、独立して動作する多重プロセツサ
と供用資源の組合せは、共用資源に対する要求が
予測不可能な時間に生ずること、そして２つのプ
ロセツサが同時に同じ共用資源を必要とすること
がありうることを意味する。若し、特定の共用資
源に対して複数の要求があり、またはこれらの要
求が未解決であれば、一方のプロセツサの要求を
容れ、他方のプロセツサの要求を拒否して競合を
解決しなければならない。また、拒否した要求も
最後には受入れられることを保証する必要があ
る。
概念的には、最も簡単な調停（arbitration）
は集中アービタ（arbiter）によつて実行される。
この型のシステムは、共用バスの回りに構築され
たコンピユータシステムでは極めて一般的であ
る。集中アービタの例は、米国特許第4257095号
に開示されている。それによれば、プロセツサは
資源を要求するときは必ず、その要求を優先順位
回路に知らせる。個々のプロセツサは、優先順位
回路がその要求を受入れた場合しか、要求した資
源にアクセスできない。集中アービタは迅速な調
停を行なうことができ、また中程度の複雑さのハ
ードウエアによつて実現できる。調停の結果は、
調停回路またはソフトウエアの設計によつて異な
る。調停は優先順位に関して厳密に行なわれ、高
い優先順位を与えられたタスクまたはプロセツサ
は常に、低い優先順位を与えられたものよりも高
い優先権を有する。この機構を変更して、最も高
い優先順位要求に共用資源のアクセスを許可する
前に、既に存在する該資源との接続の満了を認め
るようにすることもできる。優先順位を調停する
集中アービタは、既に米国特許第3959775号、同
第4096572号、同第4151592号および同第4268904
号に開示されている。前述の調停に代るものとし
て、要求をその発生順序に配列して順次にサービ
スするような、先着順サービスによる調停もあ
る。この順序づけは、資源に対する待ち行列を設
けることに等しい。米国特許第4320455号は、共
用資源を要求する複数プロセツサの待ち行列を作
成し、サービスするのに必要なソフトウエアを開
示している。米国特許第4281381号は、先着順サ
ービスを行なう集中アービタの回路構成を開示し
ている。
〔発明が解決しようとする問題点〕
優先順位または先着順サービスによる調停で
は、十分な満足が得られないことがある。優先順
位式調停を行なうシステムの負荷が大きい場合、
最高の優先順位を有するプロセツサは、相対的に
低い優先順位を有するプロセツサの出番を封じ、
かくて後者のプロセツサの資源アクセスが妨げら
れてしまうことになる。一方、先着順サービスに
よる調停は、プロセツサ間に優先順位を設定する
ことができない。同様の欠点は、未解決の要求に
ついてプロセツサが順次にポーリングされるよう
な、ラウンドロビン式調停にも当てはまる。
集中アービタには、このような中央制御が多重
プロセツサシステムにおける所望の分散制御に適
合しないという欠点がある。集中式調停回路は多
重プロセツサとは異なる特別な回路であるから、
標準的なシステムに追加回路が導入されることに
なる。また、集中制御は、多重プロセツサシステ
ム全体の動作を停止させるおそれがあるシングル
ポイント故障を起こし易い。
集中式調停に代るものとして、共用資源のアク
セスを要求するプロセツサの調停を当該プロセツ
サが実行するような分散式調停がある。分散式調
停は、各プロセツサがアクセス可能な記憶位置ま
たはプロセツサ間の制御線のような同期変数を必
要とする。分散式調停機構の例は、米国特許第
4096571号に開示されている。すなわち、優先順
位バスはそれぞれのプロセツサを相互接続し、該
バスの各線は共用資源のアクセスを要求している
プロセツサを表示する。この分散式調停機構は主
として、ソフトウエアシステムにおける実施につ
いて説明されている。分散式調停機構は、集中式
調停システムよりもかなりすぐれた耐故障性を与
える。しかしながら、従来の分散式調停機構は、
ローカルエリアネツトワークで優先順位を確立す
るために同期メツセージまたはタイムアウトを要
し、従つて動作が遅いという欠点があり、更に多
数の構成要素を必要とするという欠点もある。こ
れらのシステムの多くは、多数の競合プロセツサ
間の迅速な調停を必要とするハードウエア・アー
ビタには適切ではない。
デイジクストラ（Dijkstra）とランポート
（Lamport）はともに、記憶位置または制御線の
ような、Ｎ桁の共用変数により、Ｎ個のプロセツ
サの分散調停が実現できるという法則に理論的な
正当性を与えている。このような数の相互接続用
制御線は前記米国特許第4096571号に記述されて
おり、更に米国特許第3593300号の分散式制御機
構にも記述されている。共用変数の実現のために
多数の構成要素を要するという欠点は、共用記憶
装置の周辺に構築され且つ記憶位置を同期変数と
する従来のプロセツサについては重要ではない。
しかしながら、同期変数が制御線のような特別な
構成要素である場合には、この問題は一層重要性
を増すことになる。多重プロセツサシステムに非
常に多数のプロセツサが含まれるようになると、
この問題は益々重要となる。必要な相互接続線の
数は、当該システムの設計に制約を課すような大
きさになるからである。
〔問題点を解決するための手段〕
本発明は、Ｎ個のプロセツサに対する分散式調
停機構として要約することができる。この調停機
構では、同期線のような2log2N個の共用変数が、
１組の線上にアドレスを運び、他の１組の線上に
該アドレスの補数を運ぶ。プロセツサの各々は共
用変数の各々に或る状態を表明（assert）するこ
とができ、そして任意のプロセツサが１状態を表
明している場合、これに関連する変数は非表明
（unasserted）状態と反対の表明状態を呈するよ
うにされる。この動作は、例えば、線へのオープ
ンコレクタ出力により実行できる。
アクセスを要求するプロセツサは、それ自身の
番号に従つて、それ自身のアドレスとその補数ア
ドレスのビツト線に順次に表明を行なう。次い
で、このプロセツサは、該プロセツサが表明を行
なつた線に対し相補的な関係にある線を調べるこ
とにより、他のプロセツサがアクセスを要求して
いるかどうかを判定する。競合している場合は、
当該調停機構は、より低いアドレスのプロセツサ
が該資源の優先権を得ると判定する。
これに対する付加的な特徴である“公平な調
停”（fairness−in−arbitration）特性は、４つ
の共用変数を付加することにより実現される。す
なわち、或るプロセツサがサービスされると、こ
のプロセツサはそれ自身を直ちに最近にサービス
されたプロセツサを表わすグループに入れる。こ
れらのプロセツサは、サービスを待機している他
のすべてのプロセツサの順番が来るまで、すなわ
ちこれらのプロセツサがサービスされるまで、再
びサービスを受けることはできない。
〔実施例〕
第１図は、８個のプロセツサＰ０〜Ｐ７から成
る多重プロセツサシステムを示す。すべてのプロ
セツサは、共通の資源１０と、プロセツサＰ０〜
Ｐ７の各々を資源１０に接続するバス１２を共用
する。資源１０は、記憶装置、入出力装置、また
は他の種類の装置のいずれでもよい。代替的に、
共用資源は、プロセツサＰ０〜Ｐ７の間の通信に
使用されているバス１２でもよい。重要な点は、
いかなるときでも、プロセツサＰ０〜Ｐ７のうち
の１つしか共通の資源１０にアクセスできないこ
とである。若し、複数のプロセツサが、資源１０
のアクセスを同時に要求すれば、分散式調停回路
は、要求中プロセツサのうちのどれがアクセスで
きるかを決定する。
調停回路は、プロセツサＰ０〜Ｐ７の各々に接
続された同一の調停論理回路１４と、真のアドレ
スＥのバス１６と、補数アドレスE′のバス１８を
含む。アドレスバス１６および１８の各々は、プ
ロセツサＰ０〜Ｐ７の各々の２進アドレスを表わ
すのに十分な線を含む。本明細書の例では、８個
のプロセツサが設けられているので、アドレスバ
ス１６および１８の各々は３本の線を有する。Ｎ
個のプロセツサが設けられている場合には、アド
レスバス１６および１８の各々はｎ＝log2Nの線
を含むように一般化される。ｎは、必要なら次の
整数へ切上げられる。
アドレスバス１６および１８の各線は、調停論
理回路１４の各々に接続される。一般に、調停論
理回路１４は個々の線を読取ることができ、また
該線に個々に表明（assertion）を行なうことが
できる。個々の線上の信号は表明または非表明状
態のいずれかを呈する。若し、いずれかの調停論
理回路１４がそれに接続されているバス線に表明
を行なつているなら、該線は表明状態を呈する。
反対に、若し、調停論理回路１４のどれもが特定
のバス線に表明を行なつていなければ、該線は非
表明状態を呈する。
このような表明回路は、調停論理回路１４から
のオープンコレクタ出力を用いて実現できる。第
２図に示すオープンコレクタ回路はトランジスタ
２０から成り、該トランジスタはそのエミツタを
接地され、コレクタは抵抗器２２によつて電源
VCCから分離されている。出力Eiはトランジス
タ２０のコレクタから取出され、入力信号Einは
トランジスタ２０のベースを駆動する。入力信号
Einが高いレベルすなわち１の場合、トランジス
タ２０は低インピーダンスになるので、出力Eiは
低いレベルすなわち０である。一方、入力信号
Einが低いレベルの場合、トランジスタ２０は高
インピーダンスになるので、出力Eiは電源電圧＋
VCCの値に応じた高いレベルになる。しかしな
がら、若し、別のオープンコレクタ出力がEiを低
いレベルにする即ち大地へのオープン通路を与え
ているなら、トランジスタ２０のコレクタ電圧
も、Einの値にかかわらず低くなる。本発明を説
明する便宜上、或るバス線に接続されたオープン
コレクタ出力は該バス線に低いレベルすなわち０
の値を表明することができ、そしてこのような場
合には該バス線は他の入力の値にかかわらず低い
レベルになるものとする。若し、どのオープンコ
レクタ出力も低い値を表明してしなければ、該バ
ス線は高いレベルになる。このように、表明状態
は低いレベルすなわち０の値に関連し、非表明状
態は高いレベルすなわち１に関連する。また、真
のアドレスバス１６の或る線をEiとすれば、該線
上の信号はＳ（Ei）と表示される。Eiには、別個
の調停論理回路からのＮ本の線がそれぞれ接続さ
れる。これらの個々の線はEijと表示される。若
し、Eijのどれかに表明が行なわれている、すな
わち任意のEij＝０なら、Ｓ（Ei）＝０である。一
方、すべてのEijに表明が行なわれていない、す
なわちすべてのEij＝１なら、Ｓ（Ei）＝１である。
更に注意すべきは、オープンコレクタ出力Eiとそ
の入力Einは補数関係にあるということである。
プロセツサＰ０〜Ｐ７の各々は、一意的な３ビ
ツトアドレスＡ＝（a2、a1、a0）を割当てられ
る。若し、これらのアドレスが第１図に示された
プロセツサの番号に対応するなら、プロセツサＰ
０のアドレスはA0＝（000）であり、プロセツサ
Ｐ１のアドレスはA1＝（001）であり、以下同様
である。２進アドレスの各ビツトは、プロセツサ
の２つのビツト値グループの１つ、すなわちグル
ープ０またはグループ１を識別する。これらの２
つのグループは別個のバス線EiおよびE′iによつ
て表示される。そのアドレスのｉ番目のビツトに
０の値を有するプロセツサはビツト値グループ０
に属し、そのグループ線はE′iである。同様に、
１の値を有するプロセツサはビツト値グループ１
に属し、そのグループ線はEiである。これらの２
つのビツト値グループは、線EiとE′iのように、
互いに相補的な関係にある。特定のビツトについ
て云えば、各プロセツサはそれ自身のグループの
状態を該当するグループ線EiおよびE′iに表明す
ることができるが、相補的なグループ（以下「相
補グループ」という）については線の状態の読取
りしかできない。
本発明の調停機構は次のように作動する。各プ
ロセツサの調停論理回路１４は、３つのアドレス
ビツトa2、a1、a0の各々に対応する変数を順次
に処理する。先ず、調停論理回路１４は、特定ビ
ツトの値によつて決まる当該プロセツサのビツト
値グループに対応するバス線に表明を行なう。全
プロセツサへ信号が伝搬するのを待機した後、調
停論理回路１４は相補グループの線を検査する。
若し、相補グループの線が表明状態にあることが
分れば、この調停論理回路１４は競合解決手順を
開始する。さもなければ、次の変数すなわちアド
レス列の次のビツトが処理される。例えば、プロ
セツサＰ１はアドレスA1＝（001）を有する。そ
の関連する調停論理回路１４は、第１のビツト
a2がプロセツサＰ１をビツト値グループ０に入
れることを決定し、次いで該ビツトの値に応じた
グループ０バス線、すなわちE′2に表明を行なう。
伝搬遅延の後、この調停論理回路１４は、該ビツ
トの相補グループ線、すなわちE2を検査する。
若し、E2が表明状態にあれば、この調停論理回
路１４は競合解決手順を開始する。若し、E2が
表明状態になければ、次の変数a1は、E′1に表明
を行ない且つE1を検査することにより処理され
る。しかしながら、最後のアドレスビツトa0に
ついては、そのビツト値グループはグループ１で
あるから、E0に表明が行なわれ、そしてE′0が検
査される。
若し、アクセスを要求中の或るプロセツサに関
連する調停論理回路１４が或るグループ線に表明
を行なつている場合に、これに対応する相補グル
ープ線が既に表明状態にあれば、かかる競合は、
一定の優先順位競合解決手順により次のように解
決される。すなわち、ビツト値グループ０は常に
より高い優先順位を得る。このことは、グループ
０のプロセツサに関連する調停論理回路１４は、
そのグループ線を表明状態に維持するが、そのア
ドレス・ビツトに対するグループ１の線が解放さ
れるまでは、次のアドレスビツトに進まないこと
を意味する。一方、グループ１のプロセツサに関
連する調停論理回路１４は、最後に表明されたグ
ループ線を直ちに解放しなければならず、そして
この該ビツトに対するグループ０の線が解放され
るまで、前記最後に表明されたグループ線に再び
表明を行なうことができない。調停論理回路１４
がその適切な３つのグループ線すべてに首尾よく
表明を行なつていかなる競合をも見出さない場
合、競合があつても有利に解決された場合、また
は競合するグループ線が解放された場合、この調
停論理回路１４はそのプロセツサに対し該プロセ
ツサが所望の資源に対するアクセスを得たことを
知らせる。
この一定の調停機構の効果は、最も低いアドレ
スを有するプロセツサが、同時に同じ資源を要求
し、または該資源のアクセスを待機している、他
のより高いアドレスのプロセツサよりも高い優先
権を与えられるという点にある。例えば、若し、
プロセツサＰ２が現に資源をアクセスしているな
ら、その関連する調停論理回路１４はグループ線
E′2、E1、およびE′0に表明を行なつていること
になる。若し、プロセツサＰ１がこの状況でアク
セスを要求するなら、その関連する調停論理回路
１４は競合なしにE′2に首尾よく表明を行なうこ
とができる。しかしながら、E′1に表明を行なつ
た後、この調停論理回路１４はE1が既に表明状
態にあることを発見する。０のビツト値グループ
が優先権を得るという規則に従つて、プロセツサ
Ｐ１に関連する調停論理回路１４は、グループ線
E′1を解放せずにその表明を継続し、そしてE1が
解放されるまで待機してから、３番目のアドレス
ビツトa0に進む。しかしながら、若し、アドレ
スA4＝（100）を有するプロセツサＰ４がアクセ
スを要求するなら、その関連する調停論理回路１
４はE2に表明を行なうとき、E′2が既にプロセツ
サＰ１およびＰ２によつて表明状態にされている
ことを決定する。その場合、競合解決規則に従つ
て、プロセツサＰ４の調停論理回路１４は、E′2
がプロセツサＰ２とＰ１によつて解放されるま
で、E2を解放しなければならない。前述の動作
がすべて終了した後にプロセツサＰ０がアクセス
を要求すると、その関連する調停論理回路１４
は、E2が表明状態に維持されていないので、首
尾よくE′2に表明を行なう。次いで、この調停論
理回路１４は、プロセツサＰ２によつて生じた
E1の競合にもかかわらず、ビツトグループ０の
優先権によりE′1に表明を行なう。しかしながら、
プロセツサＰ４は、プロセツサＰ２がE1を解放
するまで、その３番目のアドレスビツトa0につ
いて表明を行なうことはできない。このように、
プロセツサＰ０はプロセツサＰ４からのより早い
要求よりも有利な立場に置かれ、プロセツサＰ１
と同等の立場に置かれることが分る。
各プロセツサは、共用資源１０のアクセスを終
了した後、そのグループ線のすべてを任意の順序
で解放して調停プロセスから出る。この資源１０
をアクセスしようとしている残りのプロセツサは
アドレスバス１６および１８の線の状態を変更さ
せて調停プロセスを進めることができる。
第３図は、調停論理回路１４が一定の優先順位
の調停機構に従う流れ図である。カウンタ
（CTR）はアドレスのビツトを順次処理するのに
用いられる。最初のステツプ30では、カウンタが
CTR＝０にセツトされる。ステツプ32では、カ
ウンタが指すグループ線の１つに表明が行なわれ
る。このグループ線が真のアドレスバス１６にあ
るか、または補数のアドレスバス１８にあるか
は、カウンタが指すビツトの値によつて決まる。
第３図において、表明状態は論理１である。次
に、伝搬遅延を表わすステツプ34の後、ステツプ
36では、ステツプ32でセツトされた線に対し相補
的関係にあるバス線が表明状態にあるかどうかが
判定される。若し、検査されたバス線が表明状態
になければ、ステツプ38でカウンタを増分する。
ステツプ40では、増分されたカウンタを検査する
ことにより、すべてのアドレスビツトが表明され
且つ首尾よく検査されたかどうかを決定する。若
し、そうでなければ、前述のステツプを反復す
る。若し、すべてのアドレスビツトが首尾よく表
明されたならば、当該プロセツサはステツプ41で
資源をアクセスし、そしてそのタスクが完了した
後、ステツプ32で表明された線のすべてをステツ
プ42で解放する。
しかしながら、ステツプ36において相補グルー
プの線が表明状態にあると判定された場合、ステ
ツプ43では新しく表明されたビツトのビツト値グ
ループがグループ０（高い優先権のグループ）で
あるかどうか、従つてステツプ32でE′（CTR）に
表明が行なわれたかどうかを判定する。若し、こ
のビツトがグループ１ビツトなら、ステツプ44で
は、ステツプ32で表明されたＥ（CTR）の相補ビ
ツトを、それが最終的に解放されるまで反復検査
する。相補グループ線の解放時に、プロセスはメ
インループに戻る。
しかしながら、ステツプ43において、表明され
たビツトがグループ０ではなく、従つてステツプ
32でＥが表明されたと判定されるなら、ステツプ
45ではこの表明された線を解放することにより表
明状態が逆転される。次いで、ステツプ46では、
相補グループ線が最終的に解放されるまでこれを
反復検査する。相補グループ線が解放されると、
プロセスはループの最初に戻り、再び同じグルー
プ線に表明を行なう。
第４図は、プロセツサ５０に関連する調停論理
回路１４を示す。グループ線はｎ個の相補対E0、
E′0、…、En、E′nとして配列される。プロセツ
サ５０と調停論理回路１４の制御論理５２の間の
通信は、プロセツサ５０が資源アクセスを要求す
る線と、調停論理回路１４がプロセツサ５０に資
源アクセスを許可する線によつて行なわれる。制
御論理５２は資源要求を受取ると、クロツク５４
を付能する。クロツク５４の周期は、調停論理回
路１４中にあるゲートのセツテイングを可能に
し、他のすべてのプロセツサを往復する伝搬遅延
が可能なように選択される。クロツク５４は、ア
ドレスのビツト数に等しいｎ出力を有するリング
カウンタ５６を駆動する。プロセツサ数をＮとす
ると、ｎ＝log2Nである。リングカウンタ５６
は、ｎ個の論理セクシヨン５８のうち１つを選択
する。ｎ個の論理セクシヨン５８の各々は、アド
レスの１ビツトに関連し、従つて対応するグルー
プ線EjおよびE′jに関連する。アドレスの最下位
ビツト、すなわちグループ線E0およびE′0に関連
するビツトが最初に選択される。また、調停論理
回路１４は１つのアドレス・レジスタ６０を含
み、該アドレス・レジスタは関連するプロセツサ
５０のｎビツトアドレスを保持する。
第４図には１つの論理セクシヨン５８しか図示
されていない。残りの論理セクシヨンは、関連す
るアドレスビツトとそれに対応する接続が異なる
点を除くと、図示の論理セクシヨン５８と同一で
ある。リングカウンタ５６の最下位出力は論理セ
クシヨン５８にあるフリツプフロツプ６２をセツ
トする。フリツプフロツプ６２の出力はNAND
ゲート６４および６６の入力に接続され、これら
のNANDゲート６４および６６のオープンコレ
クタ出力はそれぞれグループ線E′0およびE0を駆
動する。アドレスレジスタ６０の最下位ビツトは
NANDゲート６６の他の入力に直接印加される
とともに、インバータ６８を介してNANDゲー
ト６４の他の入力に印加される。その結果、若
し、アドレスの最下位ビツトが０なら、NAND
ゲート６４が付能されて、グループ線E′0に表明
を行なう。一方、該最下位ビツトが１なら、
NANDゲート６６が付能され、かくてグループ
線E0に表明を行なう。もちろん、どちらの表明
も、最下位ビツトのフリツプフロツプ６２をリン
グカウンタ６６が選択した場合にのみ行なわれ
る。
若し、最下位ビツトが０であり、従つてE′0に
表明が行なわれたなら、該最下位ビツトとリング
カウンタ５６の出力とはNANDゲート７０で結
合され、これによりゲート７２を付能する。ゲー
ト７２は、入力の反転を行なうANDゲートであ
る。ゲート７２の他の入力はグループ線E0に接
続されている。従つて、グループ線E′0に表明が
行なわれるなら、グループ線E0が表明状態にあ
るかどうかが検査される。若し、E0が表明状態
にあれば、ゲート７２は真の信号をORゲート７
４を介して、ｎ入力ORゲート７６に出力する。
ｎ入力ORゲート７６の出力はリングカウンタ５
６の禁止入力に接続されているので、表明状態に
ついての検査結果が真の場合は、クロツク５４の
動作が続いていても、それ以上の接続は禁止され
ることになる。
一方、最下位ビツトが１であり、従つてE0に
表明が行なわれたなら、該最下位ビツトとリング
カウンタ５６の出力とはNANDゲート７８で結
合され、ゲート８０を付能する。ゲート８０も入
力の反転を行なうANDゲートである。ゲート８
０の他の入力はグループ線E′0に接続されている。
この結果、E0に表明が行なわれるなら、E′0の表
明状態が検査される。若し、E′0が表明状態にあ
れば、ゲート８０は真の信号をORゲート７４を
介してｎ入力ORゲート７６に出力し、これによ
りリングカウンタ５６を禁止する。また、ゲート
８０の出力は、現にグループ線E0に表明を行な
つているNANDゲート６６の入力に、インバー
タ８２を介して印加される。その結果、若し、
E0に表明が行なわれ、そしてE′0も表明状態にあ
ることが分れば、E0の表明は解放されることに
なる。グループ線E′0がもはや表明状態にない、
すなわち他のプロセツサによつて解放された場
合、NANDゲート６６は直ちにグループ線E0に
再表明を行なう。これと同時に、リングカウンタ
５６の禁止が解除される。
次に、２つのグループ線E0およびE′0の扱いの
相違について述べる。若し、グループ線E′0に表
明が行なわれ、そしてその相補グループ線E0も
表明状態にあることが分れば、グループ線E′0の
表明は続くが、リングカウンタ５６は、相補グル
ープ線が解放されるまで、カウント増加が許され
ない。一方、グループ線E0に表明が行なわれ、
そしてその相補グループ線E′0も表明状態にある
ことが分れば、リングカウンタ５６が禁止される
ばかりでなく、グループ線E0の最初の表明も、
相補グループ線E′0が解放されるまで解除される。
しかしながら、若し、相補グループ線を検査す
ることにより、相補グループ線が表明状態にない
ことが分れば、リングカウンタ５６はクロツク５
４からの次のパルスでカウンタが増し、そしてア
ドレスの他のビツトについて同様の表明と検査が
実行される。リングカウンタ５６がｎ個の論理セ
クシヨン５８をすべて選択した後、次の禁止され
ていないカウントに応じて制御論理回路５２へ出
力が与えられ、かくて資源が使用可能であること
を表示する。従つて、制御論理５２はプロセツサ
５０に対し資源アクセスを許可することができ
る。プロセツサ５０が共用資源のアクセスを終了
すると、制御論理５２はｎ個の論理セクシヨン５
８にあるフリツプフロツプ６２をすべてリセツト
する。
リングカウンタ５６は一度に１つの論理セクシ
ヨン５８を選択するだけであり、また相補グルー
プ線の表明について検査結果が偽になつた後にだ
け次の論理セクシヨンに進むようにカウントを増
す。若し、アドレスが４ビツトであれば、リング
カウンタ５６の出力列は：0000、0001、0010、
0100、1000および0000となるであろう。１の出力
は論理セクシヨン５８のどれが現に選択されてい
るかを表わし、出力の最後のセツト0000は資源許
可に一致する。
前述のような一定の優先順位調停の利点は、完
全な分散式調停の実現に必要な共用変数の数が、
例えば2n本のバス線ＥおよびE′のように少なく
てすむということである。
更に、若し、調停論理回路１４の出力Eiおよび
E′iが、それらの表明状態における障害を防ぐよ
うに設計できるなら、プロセツサまたはその関連
する調停論理回路１４の障害は、多重プロセツサ
システムの残りの部分の動作には影響しない。調
停論理回路１４の出力を適切に設計することによ
り、前記条件を容易に満足させることができるの
で、分散式調停は耐故障性にすることができる。
これまでの説明は、共用資源のアクセスを許可
するのに一定の優先順位を利用する調停機構に関
するものである。しかしながら、一定の優先順位
は、高い優先順位のプロセツサが常に共用資源の
アクセスを許可され、低い優先順位のプロセツサ
が除外されるという点で不公平になることがあ
る。このような欠点を是正するため、本発明は公
平の原則に基づいて実現することができる。すな
わち、或るプロセツサが一度共用資源をアクセス
すると、このプロセツサは他の待ち行列化されて
いる要求の順番が来るまで、すなわちこれらの要
求のサービスが終るまで待機しなければならな
い、ということである。この公平の原則について
次に説明する。或るプロセツサがサービスされる
と、このプロセツサは直ちに最近にサービスされ
たプロセツサを表わすグループに入れられる。こ
れらのプロセツサは、サービスを待機している他
のすべてのプロセツサの順番が来るまでは次のサ
ービスを受けられない。この段階で始めて、最近
にサービスされたプロセツサのグループが再びサ
ービスを受ける資格ができ、そしてこのようなプ
ロセツサの新しいグループが、その後にサービス
されたプロセツサから形成される。
オープンコレクタ出力を使用することにより、
公平の原則実現するのに必要な共用変数の数が４
本の線にまで減少する。第１図に示された２つの
共用変数０および１の線は、プロセツサＰ０
〜Ｐ７に関連する調停論理回路１４の各々のオー
プンコレクタ出力に接続される。線０および
１の各々は公平グループの１つに割当てられ、そ
れぞれの公平グループが空であるか否かを表わ
す。他の共用変数に相当する１対の制御線Sお
よびRは、プロセツサＰ０〜Ｐ７の各々に設け
られたターン・フリツプフロツプと呼ばれるフリ
ツプフロツプのセツトおよびリセツト入力に接続
される。制御線SおよびRは、現在の順番が２
つの公平グループのどちらに属しているかを決め
るので、ターン線と呼ばれる。ターン線の信号
は、プロセツサＰ０〜Ｐ７に接続されたそれぞれ
の調停論理回路１４からのオープンコレクタ出力
によつて決まる。更に、各プロセツサの調停論理
回路１４はＨフリツプフロツプと呼ばれるフリツ
プフロツプを有し、該フリツプフロツプは当該プ
ロセツサが現にどのグループに属しているかを示
すレコードを保持する。
第５図は、４本の公平線０、１、Sおよ
びRとインタフエースする制御論理回路の一部
分の詳細を示す。
公平機能のために、プロセツサをその関連する
調停論理回路１４に接続する３本の制御線があ
る。２本の線９０および９２はそれぞれ、
ENTR信号およびEXT信号を供給する。ENTR
信号はプロセツサが調停を開始する、すなわち共
用資源のアクセスを要求することを表わし、
EXT信号は退出、すなわちプロセツサが共用資
源のアクセスを完了し且つそのことを反映するよ
うに調停論理回路１４をリセツトしようとしてい
ることを表わす。３番目の線９３は、少なくとも
公平に関する限り、調停論理回路１４がプロセツ
サにアクセスを続行するように指示するとき、
PRC信号パルスを出力する。公平グループ線
０は、補数のオープンコレクタ出力を有するグル
ープ０のフリツプフロツプ９４によつて制御され
る。同様に、公平グループ線１は、グループ１
のフリツプフロツプ９６によつて制御される。フ
リツプフロツプ９８はターン・フリツプフロツプ
であつて、その補数セツト入力はセツトターン線
ＴSに接続され、その補数リセツト入力はリセツ
トターン線Rに接続される。このように、ター
ン・フリツプフロツプ９８は、すべてのプロセツ
サに共通なターン線によつてセツトおよびリセツ
トされる。ターン・フリツプフロツプ９８のター
ン出力は、現在の順番が公平グループ０または１
のどちらに属しているかを表示する。もう１つの
フリツプフロツプ１００はＨフリツプフロツプで
あつて、その出力はこの調停論理回路１４に関連
するプロセツサが現に属している公平グループ０
または１である。
調停が開始されると、ENTR信号パルスは、
Ｈフリツプフロツプ１００からのＨの値に応じ
て、グループ０のフリツプフロツプ９４またはグ
ループ１のフリツプフロツプ９６のどちらかをセ
ツトする。真のＨはNANDゲート１０２を付能
し、これによりENTRパルスをグループ１のフ
リツプフロツプ９６の補数セツト入力に通過させ
る。これに対し、はNANDゲート１０４を付
能し、かくてENTRパルスをグループ０のフリ
ツプフロツプ９４の対応する入力に通過させる。
グループ０、１のフリツプフロツプ９４，９６が
セツトされると、それぞれの公平グループ線０
または１に表明が行なわれる。
調停論理回路１４から関連するプロセツサへ与
えられる出力信号PRCは、該プロセツサの順番
であることを表わし、下記の論理式によつて制御
される： PRC＝ENTR・（Ｈ・（０＋TRN） ＋Ｈ・（１＋）） この論理式は、図示のように、３個のORゲー
ト１０８，１１０および１１２と、２個のAND
ゲート１１４および１１６を含む論理回路１０６
によつて実行される。このように、プロセツサ
は、その公平グループが順番に一致する場合、ま
たは反対の公平グループの他のプロセツサがどれ
も、現にアクセスを要求しておらず、従つて相補
的な公平グループ線０または１に表明を行な
つていない場合、ENTR信号によつてアクセス
を許可される。
或るプロセツサが共用資源のアクセスを許可さ
れ、そしてそのアクセスが完了したとき、該プロ
セツサはEXTパルスを調停論理回路１４に送る。
このEXTパルスは、該プロセツサが現に属して
いるグループのフリツプフロツプ９４または９６
をリセツトする。フリツプフロツプ１００のＨ出
力はNANDゲート１１８を付能し、これにより
EXTパルスをグループ１のフリツプフロツプ９
６の補数リセツト入力に通過させる。これに対
し、出力はNANDゲート１２０を付能し、
EXTパルスをグループ０のフリツプフロツプ９
４の対応する入力に通過させる。このリセツト動
作の結果、公平グループ線０または１の表明
状態が解放される。また、EXTパルスはインバ
ータ１２２を介してＨフリツプフロツプ１００に
も送られ、かくてその出力を反転させる。すなわ
ち、該プロセツサは１つの公平グループから他の
公平グループに移る。ここで注意すべきは、イン
バータ１２２とＨフリツプフロツプ１００によつ
て導入された遅延により、EXTパルスは以前の
グループ割当てに基づいて（すなわちこのEXT
パルスがこのグループ割当てを反転する前に）フ
リツプフロツプ９４または９６をリセツトしうる
ということである。しかしながら、このことはＨ
フリツプフロツプ１００がパルスの立下りでトリ
ガすることを必要とする。
EXTパルスはターン線RおよびSをも制御
する。オープンコレクタ出力をセツトターン線
Ｓに接続されたNANDゲート１２４は、Ｈフリツ
プフロツプ１００のＨ出力と、非表明状態にある
グループ１の公平線１とによつて付能され、
EXTパルスを通過させる。すなわち、若し、退
出するプロセツサが公平グループ１に属し、かつ
グループ１の他のプロセツサがアクセスを要求し
ておらず、従つて１に表明を行なつていなけれ
ば、各調停論理回路１４のターン・フリツプフロ
ツプ９８がセツトされるのである。同様に、オー
プンコレクタ出力をリセツトターン線Rに接続
されたNANDゲート１２６は、出力と、非表
明状態にある０とによつて付能され、EXTパ
ルスを通過させる。それによつて、退出するグル
ープ０のプロセツサは、グループ０の他のプロセ
ツサが現にアクセスを要求していない場合、各々
のターン・フリツプフロツプ９８をリセツトす
る。
第６図に示すように、公平の原則に基づく調停
と、一定の優先順位の調停とが組合わされると、
第４図と第５図に示されたプロセツサと調停論理
回路の間の制御線は次のように変更される。すな
わち、プロセツサからの資源要求出力は第５図の
ENTR信号パルスに等しく、PRC信号パルスは
第４図の制御論理５２が受取るような資源要求に
等しく、第５図のEXT信号パルスは第４図のプ
ロセツサ５０から出され、フリツプフロツプ６２
をクリアするのにも使用される。
若し、NANDゲート１２４および１２６の入
力線に障害があつて、これらの線が接地されたる
か、またはNANDゲート１２４および１２６の
出力が高いレベルに固定されるような障害があつ
たとしても、これらの障害はシステムの他の部分
には影響しない。
次に、第５図の回路の動作を示す第６図の流れ
図を参照して、公平な原則に基づく調停方法を説
明する。調停論理回路１４は、最初のステツプ
130でそのＨフリツプフロツプ１００の値の検査
を行ない、当該プロセツサがどの公平グループに
現に属しているかを判定する。若し、Ｈ＝１な
ら、当該プロセツサは公平グループ１に属するの
で、動作はこの公平グループについて進行する。
次のステツプ132において、公平グループ１のプ
ロセツサはC1に表明を行なつて、公平グループ
１が少なくとも１つのプロセツサを含んでいるこ
とを表わす。次に、ステツプ134では、C0を検査
し、C0が表明状態にあるかどうかを判定する。
すなわち、他の公平グループに属しているプロセ
ツサが共用資源アクセスを要求しているために、
該グループが非空であるかどうかを調べる。若
し、C0＝０なら、反対の公平グループは空であ
り、現在のプロセツサは、間違つた順番を持つて
いるから資源アクセスが妨げられない。その場
合、現在のプロセツサはPROC信号を与えられ、
第３図の流れ図に関連して前に説明したように、
ステツプ136において一定の優先順位の調停が許
可される。
しかしながら、若し、ステツプ134で、C0が表
明状態にあると判定されれば、ステツプ138で他
の検査を行ない、現在の順番が公平グループ１に
属している、すなわちTRN＝１であるかどうか
が判定される。若し、TRN＝１なら、現在の順
番は現に資源アクセスを要求しているプロセツサ
に属しているので、ステツプ136において、一定
の優先順位の調停が許可される。若し、TRN≠
１なら、ステツプ134に戻る。このように、プロ
セツサは、若し、反対の公平グループのプロセツ
サがどれもアクセスを要求していないなら、すな
わち順番が要求プロセツサの公平グループに属し
ているなら、ステツプ138で、一定の優先順位の
調停が許可される。
若し、ステツプ130においてＨ＝０なら、要求
中プロセツサは公平グループ０に属するので、前
述のステツプに対応した、反対の公平グループの
ステツプが実行される。
プロセツサがステツプ136の一定の優先順位の
調停を開始した後、第３図に関連して既に説明し
た一定の優先順位の調停が行なわれる。該プロセ
ツサは最終的に共用資源をアクセスし、その要求
が満たされた後、EXT信号を発してステツプ136
の一定の優先順位の調停から退出し、そしてステ
ツプ140においてこの退出プロセツサが現にどの
公平グループに属しているかを調べる。若し、Ｈ
＝１、すなわちこのプロセツサが公平グループ１
に属しているなら、次のステツプ142では、該プ
ロセツサはC1を解放する、すなわちその調停論
理はもはや１公平グループ線に表明を行なわな
い。ステツプ144では、公平グループ１の他のプ
ロセツサがC1に表明を行なつているかどうかを
判定する。若し、C1が表明状態にあつて、他の
プロセツサが１公平線に表明を行なつている、
従つて公平グループ１が非空のままであることを
表わすなら、退出するプロセツサは、ステツプ
146においてそのＨフリツプフロツプ１００の内
容を変更する。それによつて、退出するプロセツ
サはそれ自身を公平グループ１から公平グループ
０に移す。
しかしながら、ステツプ144の検査により、C1
が表明状態になく、従つて公平グループ１の他の
プロセツサがいずれもC1に表明を行なつていな
いことが分かれば、グループ１の前記最後に退出
するプロセツサはステツプ148で、ターンセツト
線Sにパルスを送る。このパルスは、複数のプ
ロセツサの各々のターン・フリツプフロツプ９８
をセツトする。その結果、或る公平グループを出
る最後のプロセツサ他のグループに順番を移す。
ここで注意すべきは、一方の公平グループに属す
るどのプロセツサもそれ自身の公平グループ線に
表明を行なつておらず（すなわちアクセスを要求
しておらず）、従つてこの公平グループに順番が
属していたとしても、他方の公平グループに属す
る或るプロセツサがステツプ136の一定の優先順
位調停を開始しうる、ということである。この場
合、ステツプ148の順番変更は無意味である。と
いうのは、既にセツト状態にあるＲ／Ｓフリツプ
フロツプをセツトしようとしても何も変わらない
からである。ステツプ148に続いて、ステツプ146
で公平グループが変更され、かくて公平な調停が
完了する。
若し、ステツプ140において退出するプロセツ
サが現に公平グループ０に属していると判定され
れば、公平グループ番号と順番の値を反対にする
以外は、前述のステツプに対応した動作が実行さ
れる。
本発明は各プロセツサに関連する調停論理回路
に接続された線の共用変数によつて説明されてい
るが、記憶位置を共用変数とするこれと同等のソ
フトウエア式実現形態も可能である。
以上で説明したものは、一定の優先順位調停用
として、前述のように整数化されたlog2Nの２倍
の数の共用変数、ならびに公平な調停用として更
に４つの変数を使用するＮ多重プロセツサに分散
式調停システムである。もちろん、本発明は、プ
ロセツサ以外の他のシステム構成要素も使用でき
る。米国特許出願第544653号（1983年10月24日出
願）に、複数の通信線を相互接続するクロスポイ
ントスイツチのコントローラが開示されている。
線の各々はポートを介して該スイツチに入り、他
の線との接続を要求する。本発明をこのようなコ
ントローラに使用すると、ポート接続表、すなわ
ち全ポートのステータスを記述する記憶装置のア
クセスを調停することができる。
〔発明の効果〕
以上詳述したように、本発明によれば、多重プ
ロセツサシステムに適用した高速で、しかも耐故
障性を有する分散式調停機構が得られる。この分
散式調停機構は最小限の共用変数しか必要としな
いだけでなく、一定の優先順位と先順着サービス
を組合わせているので、融通性に富んでいる。
【図面の簡単な説明】
第１図は本発明の公平な調停に必要な線を含む
多重プロセツサシステムの概要図、第２図はオー
プンコレクタ出力回路の概要図、第３図は本発明
に従つた一定優先順位の調停機構の動作を示す流
れ図、第４図は各プロセツサに関連する調停論理
回路の概要図、第５図は本発明に従つた公平回路
構成の概要図、第６図は本発明に従つた公平な調
停の流れ図である。 １０……資源、１４……調停論理回路、５０…
…プロセツサ、５２……制御論理、５４……クロ
ツク、５６……リングカウンタ、５８……論理セ
クシヨン、６０……アドレスレジスタ、７６……
ｎ入力ORゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 共用資源へのアクセスを要求し得るＮ個のス
    テーシヨンの間で該共用資源へのアクセス要求を
    調停するための分散式調停方法において、 log2N個の共用変数より成る第１セツトの共用
    変数および該第１セツトの共用変数にそれぞれ対
    応したlog2N個の共用変数より成る第２セツトの
    共用変数でもつて前記Ｎ個のステーシヨンの各々
    を表わすと共に前記Ｎ個のステーシヨン相互間の
    優先順位を定義し、 １つのステーシヨンが前記共用資源へのアクセ
    スを要求していることを、少なくとも前記第１セ
    ツトの共用変数でもつて表明し、 前記第２セツトの共用変数のうち、前記アクセ
    スを要求しているステーシヨンに関連した共用変
    数が既に表明状態にあるかどうかを検査し、 前記検査された前記第２セツトの共用変数のす
    べてが非表明状態にあると判定されたとき、前記
    アクセスを要求しているステーシヨンにアクセス
    を許容し、 前記第２セツトの共用変数のうち、前記検査に
    おいて既に表明状態にあると判定された共用変数
    が、前記アクセスを要求しているステーシヨンよ
    りも高い優先順位のステーシヨンに対応した共用
    変数であるとき、前記第１セツトの共用変数にお
    ける前記表明を解除する ことを特徴とする分散調停方法。
JP60003411A 1984-04-24 1985-01-14 分散式調停方法 Granted JPS60225970A (ja)

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