JPH05197673A

JPH05197673A - 論理回路

Info

Publication number: JPH05197673A
Application number: JP4167629A
Authority: JP
Inventors: Richard A Gahan; エイガーハンリチャード
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1991-06-28
Filing date: 1992-06-25
Publication date: 1993-08-06
Also published as: EP0520837B1; IE922100A1; DE69225095T2; US5148112A; EP0520837A3; DE69225095D1; EP0520837A2

Abstract

(57)【要約】【目的】共用リソースへのアクセスのためコンピュー
タシステムのうちのＮ個のデバイスを仲裁するようアー
ビタとして使用する論理回路を提供すること。【構成】仲裁勝利情報を表示するステート変数を発生
する。このステート変数は、アービタへ入力され仲裁信
号、ステート変数の現在値および内部で生じた中間仲裁
勝利信号をリクエストすることにより発生される。【効果】少ない部品数でアービタ用論理回路を構成で
きるので、コスト上有利でかつ効率的である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
におけるリソース割り当ておよびアービットレーション
（仲裁）技術に関し、特にＮ個のデバイスにより共用さ
れたリソースへのアクセスを制御するためのアービタと
して使用される実行上効率のよい論理回路に関する。

【０００２】

【従来の技術】現代のコンピュータシステムは、複数の
オペレーティングデバイス、例えばプロセッサと、Ｉ／
Ｏコントローラと共用リソース、例えば共用メモリとか
ら成ることが多い。共用メモリは、データを記憶するた
めのメモリとしてコンピュータシステム内の複数デバイ
スの各々に利用されるようになっている。一般的には、
プロセッサとＩ／Ｏコントローラと、共用リソースと
は、一本のバスにより互いに結合されており、ある時刻
には、このバスを通して一つのデバイスしか共用リソー
スにアクセスできないようになている。従って、共用メ
モリへのアクセスをリクエストできる数個のデバイスの
うちのどれに共用メモリとの間での書き込みおよび読み
取り操作を実行するようバスの制御を許可するかを決定
する仲裁方法をコンピュータシステムに提供する必要が
ある。

【０００３】

【発明が解決しようとする課題】コンピュータシステム
で仲裁方法を実行するための公知の方法として、プール
式の簡略化を容易にした真理値表を示すカルノー図を使
用することにより、仲裁方法の実行に必要な論理フロー
チャートの記述をゲートレベルの論理回路による実行法
まで簡単にする方法がある。一般にゲートレベルの実行
装置は、ステートマシンから成る。このステートマシン
では、共用リソースへアクセスするためのデバイスによ
るリクエストに対応する入力信号の結果、どのデバイス
が仲裁で勝利したかを表示するステート変数が発生す
る。仲裁方法用として現在使用されているゲートレベル
装置の問題点は、ステート変数および次のステート変数
を発生するのに入力信号しか使用しない設計になってい
ることである。更に、ステートマシンのステート変数の
ために利用されていない、すなわち有効でないステート
が一般にゼロステートに変わるような論理設計になって
いる。従って、現在知られている仲裁方法を実行する装
置は、必要なステート変数を発生するのに多数の部品お
よびゲートを使用しなければならないことが多く、この
結果きわめてコストが高くなり、かつ複雑になる。

【０００４】

【課題を解決するための手段】本発明によれば、一つの
共用リソースへアクセスするうえでコンピュータシステ
ムのうちのＮ個のデバイスを仲裁するアービタとして機
能する実行上効率のよい論理回路が提供される。本発明
に係わるこのアービタは、論理設計上互いに結合された
入力信号、ステート変数および内部で発生された中間の
仲裁勝利信号を使用することによりどのデバイスが仲裁
に勝利したかを表示するのに利用される次のステート変
数を発生するような論理設計を実行している。

【０００５】広義の本発明は、一組の入力信号の関数と
して、これに応答して一組の出力信号を発生するための
論理回路にあり、この回路は、各々がＮ個の入力端と一
つの出力端を有し、これらＮ個の入力端の一つは上記入
力信号の組のうちの一つを印加するのに利用されるＮ個
の論理ゲートの一組と、Ｎ個のステート素子の一組とか
ら成り、これらステート素子の各々は、Ｎ個の論理ゲー
トの対応する一つの出力端に結合された入力端と、出力
信号の組のうちの一つを発生する出力端とを有し、Ｎ個
の論理ゲートのうちの各ｎ番目の論理ゲートに対し、ｎ
＜Ｎのとき（Ｎ−ｎ）個の残りの入力端の各々はＮ個の
ステート素子のうちのｎ＋１番目からＮ番目までのステ
ート素子のうちの対応する一つの出力端に結合されてお
り、ｎ＞１のときｎ−１個の残りの入力端の各々は第１
番目から（ｎ−１）番目の論理ゲートのうちの対応する
一つの出力端に結合されており、出力信号の組は、入力
出力信号の組およびＮ個の論理ゲートの組の出力信号の
関数となっている。

【０００６】

【効果】更に、論理設計で各々の使用されない、すなわ
ち無効のステートの配置は、各無効ステートが有効ステ
ートに変わるよう選択されている。例えば、ＮＯＲゲー
トアレイで中間仲裁勝利信号および現在のステート変数
を使用することおよび風向ステートへ変化を生じさせる
無効ステートの配置により、従来の設計技術を使用して
仲裁論理回路を構成するのにこれまで必要であった部品
の総数を大幅に低減しつつ論理設計の最小解が提供され
る。これによりアービタは、従来のアービタよりもコス
ト上効果的であり、必要な仲裁方法に対し、より小さな
物理的な解答を与えるものである。

【０００７】添付図面を参照して好ましい実施態様の次
の説明を読めば、本発明をより完全に理解できよう。

【０００８】

【実施態様】次に添付図面、最初に第１図を参照する。
ここには、３つのデバイス１２、１４、１６と、共用リ
ソース１８とから成るコンピュータシステム１０が図示
されている。デバイス１２、１４、１６の各々は、プロ
セッサでよく、共用リソース１８は、共用メモリから構
成できる。これらのプロセッサ１２、１４、１６と共用
メモリとは、バス２０により互いに結合されている。

【０００９】ある時刻には、プロセッサ１２、１４、１
６のうちのバス２０を制御して共用メモリ１８にアクセ
スできるのは、そのうちの一つしかないと解されたい。
従って、プロセッサ１２、１４、１６のうちの各々は、
それぞれリクエストラインＲ１（Ｌ），Ｒ２（Ｌ）およ
びＲ３（Ｌ）により、アビータ２２に結合されている。
プロセッサ１２、１４、１６のうちのいずれか一つが、
共用メモリ１８にアクセスしなければならないとき、こ
のプロセッサは、対応するリクエストラインＲ１
（Ｌ），Ｒ２（Ｌ），Ｒ３（Ｌ）にローアクティーブの
リクエスト信号を発生する。

【００１０】このアービタ２２は、プロセッサ１２、１
４、１６によるリクエストＲ１（Ｌ），Ｒ２（Ｌ），Ｒ
３（Ｌ）の発生の関数としてステート変数Ｗ１（Ｈ），
Ｗ２（Ｈ），Ｗ３（Ｈ）を発生するようになっているス
テートマシンである。このステート変数Ｗ１（Ｈ），Ｗ
２（Ｈ），Ｗ３（Ｈ）はそれぞれプロセッサ１２、１
４、１６へ送られるが、ステートの変数Ｗ１（Ｈ），Ｗ
２（Ｈ），Ｗ３（Ｈ）のいずれも生じないか、またはあ
る時刻にはプロセッサ１２、１４、１６のうちのいずれ
が共用メモリ１８へのアクセスを許可されているかを表
示するようにステート変数Ｗ１（Ｈ），Ｗ２（Ｈ），Ｗ
３（Ｈ）のうちの一つしかハイアクティーブにならな
い。このように、アービタ２２により出力されるステー
ト変数Ｗ１（Ｈ），Ｗ２（Ｈ），Ｗ３（Ｈ）は、デバイ
ス１２、１４、１６へそれぞれの入力信号として供給さ
れる。この場合、各ステート変数Ｗ１（Ｈ），Ｗ２
（Ｈ），Ｗ３（Ｈ）は、特定のデバイス１２、１４、１
６に、共用メモリ１８へのアクセスが許可されているか
どうかを表示する。

【００１１】第２図に第１図のアービタ２２をより詳細
に示す。一般に、リクエストＲ１（Ｌ），Ｒ２（Ｌ）お
よびＲ３（Ｌ）は、非同期信号としてアービタ２２に入
力される。各リクエストは、それぞれのデバイス１２、
１４、１６が共用メモリ１８へのアクセスを望んでいる
かどうかを表示し、各リクエストＲ１（Ｌ），Ｒ２
（Ｌ），Ｒ３（Ｌ）は、３つのフリップフロップ２４、
２６、２８の第１ステージのそれぞれの一つに入力され
る。これらのフリップフロップ２４、２６、２８は、非
同期リクエストＲ１（Ｌ），Ｒ２（Ｌ），Ｒ３（Ｌ）を
同期するのに使用され、対応する同期したアクセスリク
エスト信号ＲＳ１（Ｌ），ＲＳ２（Ｌ），ＲＳ３（Ｌ）
を出力する。

【００１２】Ｄ形フリップフロップ３０、３２、３４の
第２ステージは、３つのステート変数Ｗ１（Ｈ），Ｗ２
（Ｈ），Ｗ３（Ｈ）を発生する。第２図に示したアービ
タ２２の組み合わせ論理は、フリップフロップ２４、２
６、２８の第１ステージと、Ｄ形フリップフロップ３
０、３２、３４の第２ステージを結合するようになって
いる一連の３つのＮＯＲゲート３６、３８、４０から成
る。ＮＯＲゲート３６、３８、４０は、３つの同期した
リクエスト信号ＲＳ１（Ｌ），ＲＳ２（Ｌ），ＲＳ３
（Ｌ）を仲裁し、よってそれぞれＤ形フリップフロップ
３０、３２、３４への入力信号として使用される中間仲
裁勝利出力信号ＲＷ１（Ｈ），ＲＷ２（Ｈ），ＲＷ３
（Ｈ）を発生するよう作動する。従って、次のクロック
エッジでは、下記のようにステート変数Ｗ１（Ｈ），Ｗ
２（Ｈ）または３（Ｈ）のうちの一つしか発生しない。

【００１３】本発明に係わるアービタ２２は、第２ステ
ージの第２および第３フリップフロップ３２、３４から
出力されるステート変数Ｗ２（Ｈ）およびＷ３（Ｈ）の
各々を先の第１および第２ゲート３６、３８に入力信号
として送り、第１ＮＯＲゲート３６の出力ＲＷ１（Ｈ）
および第２ＮＯＲゲート３８の出力ＲＷ２（Ｈ）の各々
をそれぞれ第２ＮＯＲゲート３８および第３ＮＯＲゲー
ト４０に入力信号として送る。したがって、このアービ
タ２２は、Ｄ形フリップフロップ３０、３２、３４への
入力信号の発生時には、ステート変数Ｗ２（Ｈ），Ｗ３
（Ｈ）と先に発生した中間仲裁勝利信号ＲＷ１（Ｈ）お
よびＲＷ２（Ｈ）の双方を使用する。

【００１４】次に再度第２図を参照して、アービタ２２
について詳細に説明する。プロセッサ１２からの第１同
期リクエスト信号Ｒ１（Ｌ）は、フリップフロップの第
１ステージの第１フリップフロップ２４の入力端へ印加
される。第１フリップフロップ２４の出力信号ＲＳ１
（Ｌ）は、第１ＮＯＲゲート３６の入力端の一つに送ら
れる。第１ゲート３６の他の入力端は、それぞれ第２ス
テージの第２フリップフロップ３２および第３フリップ
フロップ３４の出力端に結合されている。従って、第１
フリップフロップ２４から出力される同期アクセスリク
エスト信号ＲＳ１（Ｌ）は、第１ＮＯＲゲート３６に入
力される。この場合、ステート変数Ｗ２（Ｈ）および３
（Ｈ）は、それぞれ第１ＮＯＲゲート３６への第２およ
び第３入力信号として使用される。

【００１５】第１ＮＯＲゲート３６の出力信号ＲＷ１
（Ｈ）は、第２ステージの第１フリップフロップ３０の
入力端および第２ＮＯＲゲート３８、第３ＮＯＲゲート
４０の各々の入力端に送られる。第２ステージの第１フ
リップフロップ３０から出力されるステート変数Ｗ１
（Ｈ）は、第１プロセッサ１２に送られる（第１図参
照）。

【００１６】プロセッサ１４からの第２同期リクエスト
信号Ｒ２（Ｌ）は、第１ステージの第２フリップフロッ
プ２６の入力端へ印加される。第２フリップフロップ２
６から出力される第２同期アクセスリクエスト信号ＲＳ
２（Ｌ）は、第２ＮＯＲゲート３８の入力端の一つに入
力信号として印加される。第２ＮＯＲゲート３８への別
の入力信号は、第１ＮＯＲゲート３２の出力端ＲＷ１
（Ｈ）に結合されており、第２ＮＯＲゲート３８の他の
入力端は、第２ステージの第３フリップフロップ３４の
出力端Ｗ３（Ｈ）に結合されている。従って、第２ゲー
ト３８は、３つの入力信号として、信号ＲＳ２（Ｌ），
ＲＷ１（Ｈ）およびＷ３（Ｈ）を受ける。

【００１７】第２ＮＯＲゲート３８の出力端は、第２ス
テージの第２フリップフロップ３２の入力端および第３
ＮＯＲゲート４０の入力端に結合されている。従って、
第２ステージのフリップフロップ３２および第３ＮＯＲ
ゲート４０は、第２ＮＯＲゲート３８の出力信号ＲＷ２
（Ｈ）を入力信号として受ける。第２ステージのフリッ
プフロップ３２の出力端は、第１ＮＯＲゲート３６の入
力端および第２プロセッサ１４に結合されている。従っ
て、第１ＮＯＲゲート３６は、第２ステージのフリップ
フロップ３２の出力信号すなわちステート変数Ｗ２
（Ｈ）を入力信号の一つとして受ける。

【００１８】プロセッサ１６からの同期リクエスト信号
Ｒ３（Ｌ）は、第３フリップフロップ２８へ入力され
る。第３フリップフロップ２８から出力される第３同期
アクセスリクエスト信号ＲＳ３（Ｌ）は、第３ＮＯＲゲ
ート４０への入力信号として機能する。第３ＮＯＲゲー
ト４０は、第１ＮＯＲゲート３６および第２ＮＯＲゲー
ト３８の出力端にそれぞれ結合された他方の２つの入力
端を含む。従って、第１ＮＯＲゲート３６の出力信号Ｒ
Ｗ１（Ｈ）および第２ＮＯＲゲート３８の出力信号ＲＷ
２（Ｈ）の各々は、第３ＮＯＲゲート４０への入力信号
として機能する。

【００１９】第３ＮＯＲゲート４０の出力信号は、信号
ＲＷ３（Ｈ）であって、この信号は第２ステージの第３
フリップフロップ３４への入力信号となる。第２ステー
ジの第３フリップフロップ３４の出力端は、第３プロセ
ッサ１６および第１ＮＯＲゲート３６および第２ＮＯＲ
ゲート３８の各々の入力端に接続されている。従って、
第２ステージの第３フリップフロップ３４の出力信号で
あるステート変数Ｗ３（Ｈ）は、第１ＮＯＲゲート３６
および第２ＮＯＲゲート３８の各々に入力信号として送
られる。

【００２０】第２図のステート図に第２図のアービタ２
２の作動が図示されている。第３図は、第２図の３つの
入力アービタ２２を作動させるためのステート図のフロ
ーチャートであり、すべて使用されていないステートと
なっている。ブロック１５は、ステート変数Ｗ３
（Ｈ）、Ｗ２（Ｈ），Ｗ１（Ｈ）がそれぞれ現在値０、
０、０となっているステートＡを示す。

【００２１】第１プロセッサ１２がブロック１７（Ｙｅ
ｓ）の示すように共用メモリ１８へのアクセスのための
リクエスト信号Ｒ１（Ｌ）を発生すると、同期アクセス
リクエスト信号ＲＳ１（Ｌ）は、低くなり、ブロック１
９の示すようにアービタ２２は、ステートＢに変わる。
ブロック１９では、ステート変数Ｗ３（Ｈ），Ｗ２
（Ｈ）およびＷ１（Ｈ）の値は、それぞれ０、０、１と
なる。

【００２２】第１プロセッサ１２が共用メモリ１８への
アクセスのためのリクエスト信号ＲＳ１（Ｌ）を発生し
続ける限りアービタ２２はステートＢのままである。同
期アクセスリクエスト信号ＲＳ１（Ｌ）の発生が停止す
ると、ブロック２１により示されるステートＣ、ブロッ
ク２３により示されるステートＤまたは再びステートＡ
（ブロック１８）に変わる。アービタ２２が変わるステ
ートは、第２プロセッサ１４または第３プロセッサ１６
がリクエスト信号Ｒ２（Ｌ）またはＲ３（Ｌ）を発生し
たか否かによって決まる。

【００２３】ステートＣでは、ステート変数Ｗ３
（Ｈ），Ｗ２（Ｈ），１（Ｈ）の値はそれぞれ０、１，
０であり、ステートＤではそれぞれ１，０，０となる。
ブロック１７、２５および２７に示すように同期アクセ
スリクエスト信号ＲＳ１（Ｌ），ＲＳ２（Ｌ），ＲＳ３
（Ｌ）が一つも発生しないと、アービタ２２はステート
Ａ（ブロック１５）に変わり、リクエスト信号ＲＳ１
（Ｌ），ＲＳ２（Ｌ）またはＲＳ３（Ｌ）のいずれかが
生じるまでこのままである。

【００２４】共用メモリ１８へのアクセスのため、第１
プロセッサ１２がリクエスト信号Ｒ１（Ｌ）を発生せ
ず、第２プロセッサ１４がリクエスト信号Ｒ２（Ｌ）を
発生しない場合、同期信号ＲＳ２（Ｌ）はローであり、
アービタ２２は、ブロック１７の示すステートＣ（ブロ
ック１７はＮＯを示し、ブロック２５はＹｅｓを示す）
に変わる。一旦ブロック１７の示すステートＣになる
と、第２プロセッサ１４が共用メモリ１８へのアクセス
のためのアクセスリクエスト信号Ｒ２（Ｌ）を発生し続
ける限り、アービタ２２はこのステートのままである。
第２プロセッサ１４が、アクセスリクエストＲ２（Ｌ）
を発生しなく、第３プロセッサ１６がアクセスリクエス
ト信号ＲＳ３（Ｌ）（ブロック２７のＹｅｓ）を発生す
ればアービタ２２はステートＤ（ブロック２３）に変わ
る。それ以外（ブロック２７のＮｏ）ではアービタ２２
はブロック１５の示すステートへ戻る。

【００２５】第１プロセッサ１２も、第２プロセッサ１
４もリクエスト信号を発生せず、第３プロセッサ１６が
共用メモリ１８へのアクセスのためのリクエスト信号Ｒ
３（Ｌ）を発生している解く、同期信号ＲＳ３（Ｌ）は
ローであり、アービタ２２はブロック２３（ブロック内
はＮｏ，ブロック２５はＮｏ，ブロック２７はＹｅｓ）
の示すステートＤへ変わる。一旦ステートＤになると、
同期アクセスリクエスト信号ＲＳ３（Ｌ）が発生する限
り、アービタ２２はこのステートのままである。第３プ
ロセッサ１６がアクセスリクエスト信号の発生を停止す
ると、ＲＳ３（Ｌ）はハイとなり、アービタ２２はブロ
ック１５のステートＡに変わる。

【００２６】プロセッサ１２、１４、１６のいずれも共
用メモリ１８へのアクセスのためのリクエスト信号を発
生しないと、リクエスト信号ＲＳ１（Ｌ）、ＲＳ２
（Ｌ）、またはＲＳ３（Ｌ）のいずれかが発生するまで
（ブロック１７、２５、２７）、ステートＡ（ブロック
１５）のままである。

【００２７】４つのステートが無効であり、アービタ２
２は、これらのステートになることは認められていな
い。ステート変数は、共用リソースへのアクセスが許可
されリクエスト中のデバイスの一つを示す。これらの４
つの無効ステートは、ステート変数のうちの２つ以上が
発生している各々の可能なステートから成り、値（ステ
ートＥ：０、１、１）、（ステートＦ：１、１、０）ま
たは（ステートＧ：１、１、１）を有するステート変数
Ｗ３（Ｈ），Ｗ２（Ｈ），Ｗ１（Ｈ）により定められる
と解すべきである。第３図に示すように、ステートＥ
は、ブロック２５に変わり、ステートＦ、ＧおよびＨは
ブロック２７に変わる。

【００２８】第３図に示す無効ステートの配置により各
無効ステートはブロック２５および２７内で決まる入力
リクエスト信号のステータスに応じて有効ステータスの
うちの一つに変わる。ＮＯＲゲートで先に発生したステ
ート変数および中間仲裁勝利信号の双方を利用すると共
にこれら無効ステートを設置した結果、論理設計に対す
るコスト的に有効かつ効率的な最小解が得られる。

【００２９】第４図は、第２図のアービタ２２に対し、
第３図のステート図から得られる現在ステート／次のス
テート表である。このステート表は、ステート変数Ｗ３
（Ｈ），Ｗ２（Ｈ）およびＷ１（Ｈ）の現在ステート値
をリストアップする第１コラム５０を含む。第２コラム
５１は、３つの同期入力信号ＲＳ３（Ｌ），ＲＳ２
（Ｌ）およびＲＳ１（Ｌ）の値をリストアップする第１
コラム５０を含む。第２コラム５１は、３つの同期入力
信号ＲＳ３（Ｌ），ＲＳ２（Ｌ）およびＲＳ１（Ｌ）の
値をリストアップし、ステート表の第３コラム５２は、
第１コラム５０の現在ステート値および第２コラム５１
の入力値を前提とするステート変数Ｗ３（Ｈ），Ｗ２
（Ｈ）およびＷ１（Ｈ）に対する次のステート値をリス
トアップしている。

【００３０】第２コラム５１内のｘは、どちらでもよい
条件を示す。このことは、コラム５１内のｘにより表示
される入力信号ＲＳ３（Ｌ），ＲＳ２（Ｌ）またはＲＳ
１（Ｌ）の値は、アービタ２２の作動およびアービタ２
２が入る次のステートに影響を与えることなく１または
０（ハイまたはロー）のいずれかの値をとることができ
ることを意味する。

【００３１】上記のように、第２図のアービタ２２は中
間仲裁勝利信号ＲＷ１（Ｈ），ＲＷ２（Ｈ）およびＲＷ
３（Ｈ）を発生するのに３入力ＮＯＲゲート３６、３
８、４０の組を利用している。これらの信号ＲＷ１
（Ｈ），ＲＷ２（Ｈ），ＲＷ３（Ｈ）は、ステート変数
Ｗ１（Ｈ），Ｗ２（Ｈ），Ｗ３（Ｈ）を発生するために
フリップフロップの第２組のうちの対応するフリップフ
ロップ３０、３２、３４に対し一連の入力信号を発生
し、かつＮＯＲゲートの組のうちの比較的後方のＮＯＲ
ゲート３８、４０に対し一連の入力信号を発生する。更
に、これらのステート変数Ｗ１（Ｈ），Ｗ２（Ｈ）およ
びＷ３（Ｈ）は、それぞれのプロセッサ１２、１４、１
６に対し仲裁の勝利を表示し、ＮＯＲゲートの組のうち
の比較的先のＮＯＲゲート３６、３８に一連の入力信号
を発生する。このようなアービタ２２の設計により、３
つの入力ＮＯＲゲートと、リクエスト信号周期化ステー
ジの論理回路で仲裁方法を実施できるようになった。

【００３２】次の説明は、アービタ２２内で具現化され
る論理を解析し、アービタ２２の３入力ＮＯＲゲートア
レイを提供する本発明の新規な設計および原理を述べた
ものである。第２図に示した３入力アービタ２２を構成
するため、フリップフロップの第２ステージに対し、Ｄ
形のフリップフロップ３０、３２、３４を利用してい
る。Ｄ形のフリップフロップの利用により、各フリップ
フロップの入力がハイステートすなわち１になっている
と定める必要が生じた。ステート変数Ｗ１（Ｈ）への入
力信号は、ＲＷ１（Ｈ）であり、ステート変数Ｗ２
（Ｈ）への入力信号はＲＷ２（Ｈ）であり、ステート変
数Ｗ３（Ｈ）への入力信号はＲＷ３（Ｈ）である。信号
名の前の符号「−」は否定（ＮＯＴ）関数を示す。

【００３３】第４図のステート表の信号ＲＷ１（Ｈ），
ＲＷ２（Ｈ）およびＲＷ３（Ｈ）は、従来どおり、入力
信号（ＲＳ１（Ｌ），ＲＳ２（Ｌ），ＲＳ３（Ｌ））お
よびステート変数（Ｗ１（Ｈ），Ｗ２（Ｈ），Ｗ３
（Ｈ）により表された次の最小の標準論理和により表さ
れる。ここでＲＷＮ（Ｈ）は、符号「＝」の後のステー
トメントが真のときハイで、「ａ」は、論理ＡＮＤ関数
を示し、「ａ＋」は論理ＯＲ関数を示す。１．ＲＷ１（Ｈ）＝Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ −ＲＳ１（Ｌ）＋−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・Ｗ１（Ｈ）・−ＲＳ１（Ｌ）＝−（Ｗ３（Ｈ）＋Ｗ２（Ｈ）＋ＲＳ１（Ｌ）＋−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・Ｗ１（Ｈ）・ −ＲＳ１（Ｌ）したがって、ＲＷ１（Ｈ）＝−（Ｗ３（Ｈ）＋Ｗ２
（Ｈ）＋ＲＳ１（Ｌ））であり、これは３入力ＮＯＲゲ
ートの使用により実行できる。２．ＲＷ２（Ｈ）＝−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ −ＲＳ２（Ｌ）・ＲＳ１（Ｌ）＝−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−ＲＳ２（Ｌ）・ −ＲＳ１（Ｌ）＋−Ｗ３（Ｈ）・Ｗ２（Ｈ）・ −ＲＳ２（Ｌ）＝−Ｗ３（Ｈ）・−ＲＳ２（Ｌ）・（ＲＳ１（Ｌ）＋Ｗ２（Ｈ））＋−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・Ｗ１（Ｈ）・−ＲＳ２（Ｌ）・ＲＳ１（Ｌ）＝−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−ＲＳ２（Ｌ）・ −ＲＳ１（Ｌ）＋−Ｗ３（Ｈ）・Ｗ２（Ｈ）・ＲＳ２（Ｌ）＝−Ｗ３（Ｈ）・−ＲＳ２（Ｌ）・（−Ｗ２（Ｈ）・ＲＳ１（Ｌ）＋Ｗ２（Ｈ）＝−Ｗ３（Ｈ）・−ＲＳ２（Ｌ）・（ＲＳ１（Ｌ）＋Ｗ２（Ｈ））

【００３４】従って、ＲＷ２（Ｈ）に対する標準最小和
の解は、ＲＷ２（Ｈ）＝−Ｗ３（Ｈ）−ＲＳ２（Ｌ）
（ＲＳ１（Ｌ）＋２（Ｈ））となる。この解は、入力信
号およびステート変数だけで表すとき４つの項（Ｗ３
（Ｈ），ＲＳ２（Ｌ），ＲＳ１（Ｌ）およびＷ２
（Ｈ））に対する論理を必要とし、３入力ＮＯＲゲート
には適当でない。３．ＲＷ３（Ｈ）＝−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＳ２（Ｌ）＋−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＳ２（Ｌ）＋−Ｗ３（Ｈ）・Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ＲＳ３（Ｌ）・ＲＳ２（Ｌ）＋Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）＋−Ｗ３（Ｈ）・Ｗ２（Ｈ）・Ｗ１（Ｈ）・ −ＲＳ２（Ｌ）・ＲＳ３（Ｌ）＋Ｗ３（Ｈ）・Ｗ２（Ｈ）・Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）＋Ｗ３（Ｈ）・Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）＋Ｗ３（Ｈ）・−Ｗ２（Ｈ）・Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）＝−Ｗ３（Ｈ）・−Ｗ２（Ｈ）・−ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＳ２（Ｌ）＋−Ｗ３（Ｈ）・Ｗ２（Ｈ）・−Ｗ１（Ｈ）・ −ＲＳ３（Ｌ）・ＲＳ２（Ｌ）＋Ｗ３（Ｈ）・−ＲＳ３（Ｌ）従って、ＲＷ３（Ｈ）に対する標準最小和の解は、ＲＷ３（Ｈ）＝−ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＳ２（Ｌ）＋Ｗ２（Ｈ） −ＲＳ３（Ｌ）・ＲＳ２（Ｌ）＋Ｗ３（Ｈ）−ＲＳ３（Ｌ）となる。この解は、５つの項（ＲＳ３（Ｌ），ＲＳ２
（Ｌ），ＲＳ１（Ｌ），Ｗ３（Ｈ）およびＷ２（Ｈ））
に対する論理を必要とするので、３入力ＮＯＲゲートに
は適当でない。

【００３５】ＲＷ１（Ｈ）．ＲＷ２（Ｈ）およびＲＷ３
（Ｈ）にたいする上記解は、入力信号およびステート変
数により表現され、従来の論理回路で使用される積形式
の標準最小和である。ＲＷ２（Ｈ）およびＲＷ３（Ｈ）
に対する従来の最小和の解は、３入力ＮＯＲゲートで演
算できることは理解できよう。この第２図に示した新し
い効率的な実施法は、上記積形式の公知の最小和に基づ
く。

【００３６】本発明の設計原理による下記の論理誘導式
はド・モルガンの論理学の理論を適用したもので、Ａ．
−Ａ＝０という事実を利用してアービタ２２全体で３入
力ＮＯＲゲートアレイを使用できる点まで従来の最小解
を簡略化している。ウィリアム・ジェイ・フレッチャ著
「デジタルデザインに対する工学的アプローチ」にはド
・モルガンの論理学理論が完全に解説されている。ＲＷ
１（Ｈ）に対しては、ＲＷ１（Ｈ）＝−（Ｗ３（Ｈ）＋Ｗ２（Ｈ）＋ＲＳ１（Ｌ））ＲＷ１（Ｈ）に対する既知の最小解では、３入力ＮＯＲ
ゲートで得られるので、変更は不要である。ＲＷ２
（Ｈ）に対しては、ＲＷ２（Ｈ）＝−Ｗ３（Ｈ）−ＲＳ２（Ｌ）・（ＲＳ１
（Ｈ）＋Ｗ２（Ｈ））

【００３７】これは、上記より、着にの最小解であり、
現在の開始点となる。上記式に冗長度を加えると、ＲＷ２（Ｈ）＝−Ｗ３（Ｈ）・１ＲＳ２（Ｌ）・（Ｗ３（Ｈ）＋ＲＳ１（Ｌ）＋Ｗ２（Ｈ））Ｗ３（Ｈ）＋ＲＳ１（Ｌ）＋Ｗ２（Ｈ）をＲＷ１（Ｈ）
と置換すると、ＲＷ２（Ｈ）＝−Ｗ３（Ｈ）・−ＲＳ２（Ｌ）・−ＲＷ１（Ｈ）ド・モルガンの論理学の理論を適用すると、ＲＷ２
（Ｈ）＝−（Ｗ３（Ｈ）＋ＲＳ２（Ｌ）＋ＲＷ１
（Ｈ））このＲＷ２（Ｈ）の解は、３入力ＮＯＲゲート
の使用により演算できる。ＲＷ３（Ｈ）に対しては、上
記誘導式からＲＷ３（Ｈ）＝−ＲＳ３（Ｌ）・ＲＳ２（Ｌ）・ＲＳ２（Ｌ）＋Ｗ２（Ｈ）・−ＲＳ３（Ｌ）・ＲＳ２（Ｌ）＋Ｗ３（Ｈ）・−ＲＳ３（Ｌ）この式に冗長度を加えると、ＲＷ３（Ｈ）＝−ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＳ２（Ｌ）＋Ｗ２（Ｈ）・−ＲＳ３（Ｌ）・ＲＳ２（Ｌ）＋Ｗ３（Ｈ）・−ＲＳ３（Ｌ）＋Ｗ２（Ｈ）・３（Ｈ）・ −ＲＳ３（Ｌ）＋Ｗ３（Ｈ）・ＲＳ１（Ｌ）・−ＲＳ３（Ｌ）となる。

【００３８】ＲＷ１（Ｈ）＝−Ｗ３（Ｈ）・−２（Ｈ）
・−ＲＳ１（Ｌ）、ＲＷ２（Ｈ）＝−Ｗ３（Ｈ）・−Ｒ
Ｓ２（Ｌ）・−ＲＷ１（Ｈ）であること、Ａ（Ｈ）・−
Ａ（Ｈ）＝０であることを認めることによりＲＷ３
（Ｈ）の式により大きい冗長度を加えることができる。
すなわち、ＲＷ３（Ｈ）＝−ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＳ２（Ｌ）＋Ｗ２（Ｈ）・Ｗ３（Ｈ）・−ＲＳ３（Ｌ）・ＲＳ２（Ｌ）＋Ｗ３（Ｈ）・−ＲＳ３（Ｌ）＋Ｗ２（Ｈ）・Ｗ３（Ｈ）・ −ＲＳ３（Ｌ）＋Ｗ３（Ｈ）・ＲＳ１（Ｌ）・−ＲＳ３（Ｌ）＋−ＲＳ３（Ｌ）・Ｗ２（Ｈ）・ＲＷ１（Ｈ）＋−ＲＳ３（Ｌ）・ＲＳ１（Ｌ）・ＲＷ１（Ｈ）

【００３９】更に大きい冗長度を加えると、ＲＷ３（Ｈ）＝−ＲＳ３（Ｌ）・（Ｗ３（Ｈ）＋Ｗ２（Ｈ）＋ＲＳ１（Ｌ））・（Ｗ３（Ｈ）＋ＲＳ２（Ｌ）＋ＲＷ１（Ｈ）ＲＷ３（Ｈ）＝−ＲＳ３（Ｌ）・−ＲＷ１（Ｈ）・−ＲＷ２（Ｈ）となる。

【００４０】従って、ＲＷ３（Ｈ）＝−（ＲＳ３（Ｌ）
＋ＲＷ１（Ｈ）＋ＲＷ２（Ｈ）となり、これは３入力Ｎ
ＯＲゲートを使用することにより演算できる。上記の設
計法をＮ個のデバイスが一つの共用メモへのアクセスを
リクエストするアービタに拡張することは可能である。
上記設計法に従えば、Ｎ個の入力端を有するアービタに
対する一般解は、次のとおりである。ＲＷ１（Ｈ）＝−（ＲＳ１（Ｌ）＋Ｗ２（Ｈ）＋．．．＋Ｗ（Ｎ−１）（Ｈ）＋ＷＮ（Ｈ））ＲＷ２（Ｈ）＝−（ＲＳ２（Ｌ）＋ＲＷ１（Ｈ）＋Ｗ３（Ｈ）＋．．．＋Ｗ（Ｎ−１）（Ｈ）＋ＷＮ（Ｈ））：：ＲＷ（Ｎ−１）（Ｈ）＝−（（ＲＳ（Ｎ−１）（Ｌ）＋ＲＷ１（Ｈ）＋ＲＷ２（Ｈ）＋．．．ＲＷ（Ｎ−２）（Ｈ）＋ＲＷＮ２（Ｈ））ＲＷＮ（Ｈ）＝−（ＲＳＮ（Ｌ）＋ＲＷ１（Ｈ）＋ＲＷ２（Ｈ）＋．．．＋ＲＷ（Ｎ−１）（Ｈ））

【００４１】従って、本発明の設計原理に従えば、Ｄ形
フリップフロップおよびＮ個の入力ＮＯＲゲートを使用
することによりＮ個の入力端を備えたアービタを構成で
きる。

【００４２】第５図は、本発明の設計原理に従って構成
したＮ個の入力端を有するアービタを示す。ＦＳ１
（１），ＦＳ１（２），．．．，ＦＳ１（Ｎ−１），Ｆ
Ｓ１（Ｎ）と示される第１ステージのＮ個のフリップフ
ロップ１２６、１２７、１２８、１２９の入力端には、
非同期のアクセスリクエスト信号Ｒ１（Ｌ），Ｒ２
（Ｌ），．．．Ｒ（Ｎ）（Ｌ）が印加される。ＦＳ１
（ｎ）なる項はアービタの第１ステージ内のｎ番目のフ
リップフロップを表示し、ＦＳ２（ｎ）なる項は、アー
ビタのフリップフロップの第２ステージのｎ番目のフリ
ップフロップを示す。ＮＯＲゲート１３０、１３１、１
３２、１３３は、同様にＮＲ１１３０〜ＮＲ（Ｎ）
１３３とする。

【００４３】共用リソースへのアクセスのための同期し
たリクエストＲＳ１（Ｌ），ＲＳ２（Ｌ），．．．ＲＳ
Ｎ（Ｌ）は、第１ステージのフリップフロップＦＳ１
１，ＦＳ１２，．．．，ＦＳ１Ｎ１２６〜１２９のそれ
ぞれの出力信号である。

【００４４】第１ステージのフリップフロップＦＳ１１
１２６への入力信号は、共用リソースへのアクセスを
リクエストする第１デバイスから出力される非同期アク
セスリクエスト信号Ｒ１（Ｌ）であり、第１ステージの
フリップフロップＦＳ１１１２６の出力信号はＲＳ１
（Ｌ）は、ＮＲ１と表示されているＮ入力のＮＯＲゲー
トの入力端へ送られる。ＮＯＲゲートＮＲ１１３０の
他のＮ−１個の入力端は、ＦＳ２（２）〜ＦＳ２（Ｎ）
と表示されている第２ステージのフリップフロップ１３
５、１３６、１３７の出力端に結合されている。このよ
うにして、ステート変数Ｗ２（Ｈ）〜ＷＮ（Ｈ）は、入
力信号としてＮＯＲゲートＮＲ１１３０に印加され
る。

【００４５】ＮＯＲゲートＮＲ１１３０の出力端は、
第２ステージのフリップフロップＦＳ２１１３４の入
力端およびＮＯＲゲートＮＲ２１３１〜ＮＲＮ１３
３の各々の入力端に結合されている。従って、ＮＯＲゲ
ートＮＲ１１３０の出力信号ＲＷ１（Ｈ）は、フリッ
プフロップＦＳ２（１）１３４の入力端およびＮＯＲゲ
ートＮＲ２１３１〜ＮＲ（Ｎ）１３３に入力信号とし
て印加される。フリップフロップＦＳ２（１）１３４の
出力信号は、ステート変数Ｗ１（Ｈ）である。

【００４６】第１ステージのフリップフロップＦＳ１
（２）１２７への入力信号は、第２デバイスからの非同
期アクセスリクエスト信号ＲＳ（Ｌ）である。フリップ
フロップＦＳ１（２）１２７の出力端ＲＳ２（Ｌ）は、
ＮＯＲゲートＮＲ２１３１の入力端に結合されてい
る。ＮＯＲゲートＮＲ２１３１の一方の入力端はＮＯ
ＲゲートＮＲ１１３０ＮＯ出力端に結合されており、
ＮＯＲゲートＮＲ２１３１への他のＮ−２個の入力端
は、第３ステージのフリップフロップＦＳ２（３）〜Ｆ
Ｓ２（Ｎ）１３７のそれぞれの出力端に結合されてい
る。ＮＯＲゲートＮＲ２１３１の出力端ＲＷ２（Ｈ）
はＦＳ２（２）１３５の入力端およびＮＯＲゲートＮＲ
３〜ＮＲ（Ｎ）３３の各々の入力端に結合されている。
従って、ＦＳ２２３５およびそれぞれのＮＯＲゲート
ＮＲ３〜ＮＲ（Ｎ）３３のすべては、ＮＲ２３１の出
力信号ＲＷ２（Ｈ）を入力信号として受ける。

【００４７】第２ステージのフリップフロップＦＳ２
（２）１３５の出力端Ｗ２（Ｈ）は、ＮＯＲゲートＮＲ
１１３０の入力端に結合されている。

【００４８】（Ｎ−１）個のデバイスまで続けると、非
同期のアクセスリクエスト信号Ｒ（Ｎ−１）（Ｌ）は、
第１ステージの（Ｎ−１）フリップフロップＦＳ１（Ｎ
−１）１２８への入力信号として機能する。ＦＳ１（Ｎ
−１）１２８の出力端ＲＳ（Ｎ−１）（Ｌ）は、ＮＯＲ
ゲートＮＲ（Ｎ−１）１３２の入力端に結合されてお
り、ＮＯＲゲートＮＲ１３０〜ＮＲ（Ｎ−２）の出力端
もＮＲ（Ｎ−１）１３２のそれぞれの入力端に結合され
ており、ＮＯＲゲートの出力信号ＲＷ１（Ｈ）〜ＲＷ
（Ｎ−２）（Ｈ）をＮＲ（Ｎ−１）１３２への入力信号
として印加する。ＮＲ（Ｎ−１）１３２の他の入力端
は、フリップフロップＦＳ２（Ｎ）１３７の出力端に結
合されている。従って、ＦＳ２（Ｎ）１３７により出力
されるステート変数ＷＮ（Ｈ）は、ＮＯＲゲートＮＲ
（Ｎ−１）１３２への入力信号となる。

【００４９】ＮＯＲゲートＮＲ（Ｎ−１）１３２の出力
端は、フリップフロップＦＳ２（Ｎ−１）１３６の入力
端およびＮＯＲゲートＮＲ（Ｎ）１３２の入力端に結合
されているので、ＮＲ（Ｎ−１）１３２からの出力信号
ＲＷ（Ｎ−１）（Ｈ）は、ＦＳ２（Ｎ−１）１３６およ
びＮＲ（Ｎ）１３３の双方への入力信号となる。フリッ
プフロップＦＳ２（Ｎ−１）１３６の出力端は、ＮＯＲ
ゲートＮＲ１３０〜ＮＲ（Ｎ−２）の各々の入力端に
結合されているので、ＦＳ２（Ｎ−１）１３６により出
力されるステート変数Ｗ（Ｎ−１）（Ｈ）は、ＮＲ１
３０〜ＮＲ（Ｎ−２）へ入力される。

【００５０】Ｎ番目のデバイスからの非同期のアクセス
リクエスト信号ＲＮ（Ｌ）はフリップフロップＦＳ１
（Ｎ）１２９へ入力される。ＦＳ１（Ｎ）１２９の出力
端ＲＳＮ（Ｌ）は、ＮＯＲゲートＮＲ（Ｎ）１３３の入
力端に結合されており、他のＮ−１個の入力端は、ＮＯ
ＲゲートＮＲ１１３０〜ＮＲ（Ｎ−１）１３２の出
力端にそれぞれ結合されているので、ＮＯＲゲート出力
信号ＲＷ１（Ｈ）〜ＲＷ（Ｎ−１）（ｈ）はすべてＮＯ
ＲゲートＮＲ（Ｎ）１３３への入力信号となる。

【００５１】ＮＲ（Ｎ）１３３の出力端は、フリップ
フロップＦＳ２（Ｎ）１３７の入力端に結合されてお
り、ＦＳ２Ｎ３７の出力端は、ＮＯＲゲートＮＲ１
３０〜ＮＲ（Ｎ−１）３２の入力端に結合されている。
従って、ステート変数ＷＮ（Ｈ）はＮＯＲゲートＮＲ１
３０〜ＮＲ（Ｎ−１）３２への入力信号である。

【００５２】上記の説明から、本発明の設計法により構
成されたＮ個の入力端を有するアービタに対する回路配
線の一般的パターンを認識できる。

【００５３】共用リソースへのアクセスをリクエストす
るｎ番目のデバイスからの非同期のアクセスリクエスト
Ｒ（ｎ）（Ｌ）は、第１ステージのフリップフロップＦ
Ｓ１（ｎ）へ入力される。

【００５４】フリップフロップＦＳ１（ｎ）の出力端
は、Ｎ個の入力端を有するＮＯＲゲートＮＲ（ｎ）の一
つの入力端に結合されている。従って、ＦＳ１（ｎ）か
ら出力される同期アクセスリクエスト信号ＲＳ（ｎ）
（Ｌ）は、ＮＯＲゲートＮＲ（ｎ）への入力信号とな
る。（ｎ＞１）のとき、ＮＯＲゲートＮＲ（ｎ）への別
の（ｎ−１）個の入力端は、先のＮＯＲゲートＮＲ１〜
ＮＲ（ｎ−１）の出力端に結合されている。このよう
に、（ｎ＞１）のとき、先のＮＯＲゲートからの出力信
号ＲＷ１（Ｈ）〜ＲＷ（ｎ−１）は、ＮＲ（ｎ）への入
力信号となる。（ｎ＜Ｎ）のとき、ＮＲ（ｎ）への他の
（Ｎ−ｎ）個の入力端は、第２ステージのフリップフロ
ップＦＳ２（ｎ＋１）〜ＦＳ２（Ｎ）の出力端に結合さ
れている。従って、（ｎ＜Ｎ）のとき、ＦＳ２（ｎ＋
１）〜ＦＳ２（Ｎ）から出力されるステート変数Ｗ（ｎ
＋１）（Ｈ）〜Ｗ（Ｎ）（Ｈ）はＮＲ（ｎ）への入力信
号となる。

【００５５】（ｎ＜Ｎ）のとき、ＮＯＲゲートＮＲ
（ｎ）の出力端は、フリップフロップＦＳ２（ｎ）の入
力端およびＮＯＲゲートＮＲ（ｎ＋１）〜ＮＲ（Ｎ）へ
の入力信号となる。

【００５６】（ｎ＞１）のとき、第２ステージのフＦＳ
２（ｎ）は、先のＮＯＲゲートＮＲ１〜ＮＲ（ｎ−１）
の入力端に結合された出力端を有する。従って、ＦＳ２
（Ｎ）の出力信号であるステート変数２（ｎ）（Ｈ）
は、ＮＯＲゲートＮＲ１〜ＮＲ（ｎ−１）への入力信号
となる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様のアービタおよび共
通リソースの各々に結合された複数のデバイスを含むコ
ンピュータシステムを示す図。

【図２】図１のアービタの略図。

【図３】図２のアービタのステート図。

【図４】図２のアービタのための現在ステート／次のス
テート表を示す図。

【図５】本発明に係わるＮ入力アービタの略図。

【符号の説明】

１２、１４、１６プロセッサ１８メモリ２２アービタ２４、２６、２８第１ステージのフリップフロップ３６、３８、４０ＮＯＲゲート３０、３２、３４第２ステージのフリップフロップ

Claims

【特許請求の範囲】

【請求項１】コンピュータシステム内のリソース割り
当ておよび仲裁装置において、一組の入力信号の関数と
して、かつこれらに応答して一組の出力信号を発生する
ための論理回路であって、各々がＮ個の入力端と一つの出力端を有し、これらＮ個
の入力端の一つは上記入力信号の組のうちの一つを印加
するのに利用されるＮ個の論理ゲートの一組と、Ｎ個の
ステート素子の一組とから成り、これらステート素子の
各々は、Ｎ個の論理ゲートの対応する一つの出力端に結
合された入力端と、出力信号の組のうちの一つを発生す
る出力端とを有し、Ｎ個の論理ゲートのうちの各ｎ番目の論理ゲートに対
し、ｎ＜Ｎのとき（Ｎ−ｎ）個の残りの入力端の各々は
Ｎ個のステート素子のうちのｎ＋１番目からＮ番目まで
のステート素子のうちの対応する一つの出力端に結合さ
れており、ｎ＞１のときｎ−１個の残りの入力端の各々
は第１番目から（ｎ−１）番目の論理ゲートのうちの対
応する一つの出力端に結合されており、出力信号の組は、入力出力信号の組およびＮ個の論理ゲ
ートの組の出力信号の関数となっている論理回路。
【請求項２】Ｎ個の論理ゲートの組のうちの各々のゲ
ートはＮＯＲゲートであり、Ｎ個のステート素子の組の
各々の素子はフリップフロップデバイスである請求項１
の論理回路。
【請求項３】入力信号の組の各々は、共用リソースへ
アクセスするためのリクエストを表示し、入力信号の組
の各々は、対応するリクエストが、許可されたことを表
示する請求項２の論理回路。
【請求項４】入力信号の組は、非同期入力信号の一組
から成り、更に本回路は、非同期入力信号を同期化するためのＮ個
の同期化ステート素子の一組から成り、同期化ステート
諸氏の各々は入力端および出力端を有し、非同期入力信号の組のうちの各入力信号は、Ｎ個の同期
化ステート素子の入力端の一つに印加され、Ｎ個の同期
化ステート素子の各々の出力端は、Ｎ個の論理ゲートの
うちの対応する一つのゲートの入力端に結合されている
請求項１の論理回路。
【請求項５】コンピュータシステム内で使用されるリ
ソース割り当ておよび仲裁用アービタであって、Ｎ個のＮＯＲゲートの一組を含み、このＮＯＲゲートの
各々は一つの出力端と、Ｎ個の入力端を有し、Ｎ個の入
力端の一つは、仲裁信号のリクエストの入力に使用さ
れ、フリップフロップデバイスの一組を含み、各々の
デバイスは、ＮＯＲゲートの対応する一つのゲートのう
ちの出力端に結合された入力端と、仲裁リクエスト許可
情報を出力するための一つの出力端を有し、Ｎ個のＮＯＲゲートのｎ番目の各々のＮＯＲゲートに関
し、ｎ＜Ｎのとき（Ｎ−ｎ）個の他の入力端の各々は
（ｎ＋１）番目からＮ番目のフリップフロップデバイス
の対応する一つの出力端に結合され、ｎ＞１のときｎ−
１個の他の入力端の各々は１番目から（ｎ−１）番目の
ＮＯＲゲートの対応する一つの出力端に結合され、Ｎ個
のＮＯＲゲートの組へ入力される仲裁信号のリクエスト
信号の組に対し、ある時刻にはフリップフロップデバイ
スの一つの出力しか発生されないようになっているアー
ビタ。
【請求項６】Ｎ個のフリップフロップデバイスの各々
はＤ形フリップフロップデバイスから成る請求項５のア
ービタ。
【請求項７】Ｎ＝３である請求項５のアービタ。
【請求項８】仲裁信号のリクエスト信号は、非同期信
号であり、更に仲裁信号の非同期リクエストを同期化す
るためのＮ個の同期化フリップフロップであるの一組を
含み、これら同期化フリップフロップの各々は一つの入
力端と一つの出力端を有し、仲裁信号のリクエスト信号
の各々はＮ個の同期化フリップフロップの入力端の対応
する一つに送られ、Ｎ個の同期化フリップフロップの各
々の出力端は、ＮＯＲゲートのうちの対応するゲートの
一つの入力端に結合されている請求項５のアービタ。