JP3194060B2 - 論理回路装置およびそのテスト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路装置およびそ
のテスト方法に係り、特に、論理回路のテストを容易に
する手段に関する。仕様通りの論理機能が論理回路に正
しく実現されているかどうかを判別する目的で、論理回
路装置は、選別テストを受ける。本発明は、選別テスト
の際に必要となるテストパターンの生成を容易にするた
めに、論理回路に付加する手段および論理回路装置のテ
スト方法に関する。

【０００２】なお、本明細書において、「論理回路装
置」とは、論理回路を少なくとも１個搭載した装置また
は含む装置をいう。

【０００３】

【従来の技術】Proceedings of 1986 International Co
nference on Computer Aided Design,(1986), pp.98-10
1 において論じられているスキャンバス方式において
は、スキャン機能に加え、クロック制御機能を記憶素子
に備えさせ、クロック回路に関する論理設計制約を論理
設計者が意識することなく守れるようにしている。

【０００４】図１４は、スキャン機能およびクロック制
御機能をともに有する記憶素子を用いた従来のスキャン
バス方式に基づく論理回路の構成の一例を示す図であ
り、図１５は、図１４のスキャンバス方式で用いる従来
の記憶素子の一般的構成の一例を示す図である。図１４
の論理回路７には、スキャン機能およびクロック制御機
能をともに有する記憶素子８が用いられる。図１５にお
いて、テスト用クロック制御信号３０は、スキャン用制
御信号３１，３２，３４を用いてスキャン入力データ信
号３３を記憶素子１１の内部状態として取り込む際に、
通常入力信号２０〜２３の機能を抑止する。また、こう
して設定された初期状態のもとで、記憶素子１１の通常
入力信号２０〜２３まで伝播された故障の影響を記憶素
子１１の内部状態として取り込む際に、通常入力信号２
０〜２３の機能を動作させる。

【０００５】

【発明が解決しようとする課題】スキャンバス方式で
は、例えば、図１６に示す記憶素子４１と同様の通常論
理動作を行なうには、図１７に示すスキャン機能を有す
る記憶素子６１を用いる必要がある。したがって、回路
を実現する上での工夫により、スキャン機能を有する記
憶素子６１をコンパクトに作ったとしても、スキャン機
能を持たない記憶素子４１と比べると、論理回路のサイ
ズには、かなりのオーバーヘッドがある。

【０００６】また、伝播遅延時間に関しても、スキャン
機能を持たない記憶素子４１と比べて、スキャン機能を
有する記憶素子６１では、スレーブラッチ部６３を経由
して通常信号が伝播するので、多少のオーバーヘッドが
ある。その結果、高集積が必要となる場合、または高速
動作が必要となる場合は、これらのオーバーヘッドが障
害となるという問題があった。

【０００７】本発明の目的は、高集積かつ高速動作が必
要な論理回路について、論理設計者に大きな負担をかけ
ずにテストパターンを容易に作成できる手段を備えた論
理回路装置とその論理回路装置のテスト方法を提供する
ことである。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するために、クロック信号に同期しない制御信号の変
化により内部状態が変化する非同期動作が可能な記憶素
子を含めて少なくとも１つの記憶素子を有する論理回路
装置において、非同期動作が可能な記憶素子は、制御信
号が入力される制御端子と、クロック信号が入力される
第１のクロック端子と、テスト用クロック信号が入力さ
れる第２のクロック端子とを備え、通常動作時には、非
同期動作が可能な記憶素子が、制御信号の変化に応じて
変化した内部状態を第１のクロック信号と非同期に出力
し、論理回路装置は、非同期式順序回路装置として動作
し、テスト動作時には、非同期動作が可能な記憶素子が
制御信号の変化による内部状態の変化をテスト用クロッ
ク信号に同期させ、論理回路装置は、テスト用クロック
信号に同期する同期式順序回路装置として動作する論理
回路装置を提案する。

【０００９】本発明は、また、上記目的を達成するため
に、クロック信号に同期しない制御信号の変化により内
部状態が変化する非同期動作が可能な記憶素子を含めて
少なくとも１つの記憶素子を有する論理回路装置におい
て、非同期動作が可能な記憶素子が、通常入力信号線の
他にテスト用クロック信号線を備え、テスト時にはテス
ト用クロック信号線から供給されるクロック信号に同期
して通常の記憶素子としての動作を実行し、通常動作時
にはテスト用クロック信号線を所定値に固定され通常入
力信号線から供給されるクロック信号により動作するク
ロック切換え機能付き記憶素子からなり、論理回路装置
が、クロック切換え機能付き記憶素子にテスト用クロッ
ク信号を印加するためのテスト用クロック入力端子を備
え、テスト時にテスト用クロック入力端子から供給され
るクロック信号に同期する同期式順序回路装置として動
作する論理回路装置である論理回路装置を提案する。

【００１０】本発明は、さらに、上記目的を達成するた
めに、少なくとも２つの記憶素子がデータ転送経路で接
続され、少なくとも２つの記憶素子の状態変化が同時に
発生し得る論理構成を持ち、記憶素子を含めて少なくと
も２つの記憶素子を有する論理回路装置において、デー
タ転送経路で接続された記憶素子が、通常入力信号線の
他にテスト用クロック信号線を備え、テスト時にはテス
ト用クロック信号線から供給されるクロック信号に同期
して通常の記憶素子としての動作を実行し、通常動作時
にはテスト用クロック信号線を所定値に固定され通常入
力信号線から供給されるクロック信号により動作するク
ロック切換え機能付き記憶素子からなり、論理回路装置
が、クロック切換え機能付き記憶素子にテスト用クロッ
ク信号を印加するためのテスト用クロック入力端子と、
データ転送経路で接続された記憶素子にテスト用クロッ
ク信号の位相を分けてそれぞれ供給する相分け回路とを
備え、テスト時にテスト用クロック入力端子から供給さ
れるクロック信号に同期する同期式順序回路装置として
動作する論理回路装置である論理回路装置を提案する。

【００１１】本発明は、上記目的を達成するために、ク
ロック信号に同期しない制御信号の変化により内部状態
が変化する非同期動作が可能な記憶素子を含めて少なく
とも１つの記憶素子を有する論理回路装置において、通
常入力信号線の他にテスト用クロック信号線を備え、テ
スト時にはテスト用クロック信号線から供給されるクロ
ック信号に同期して通常の記憶素子としての動作を実行
し、通常動作時にはテスト用クロック信号線を所定値に
固定され通常入力信号線から供給されるクロック信号に
より動作するクロック切換え機能付き記憶素子である非
同期動作が可能な記憶素子を提案する。

【００１２】本発明は、上記目的を達成するために、ク
ロック信号に同期せずに内部状態が変化する非同期動作
が可能な記憶素子であってテスト時にテスト用クロック
信号の値を所定値にすると通常の動作が可能になるクロ
ック切換え機能付き記憶素子を含めて少なくとも１つの
記憶素子を有する論理回路装置のテスト方法において、
テスト時に、クロック切換え機能付き記憶素子にテスト
用クロック信号を印加し、論理回路装置をクロック信号
に同期する同期式順序回路装置として動作させる論理回
路装置のテスト方法を提案する。

【００１３】本発明は、また、上記目的を達成するため
に、クロック信号に同期せずに内部状態が変化する非同
期動作が可能な記憶素子であってテスト時にテスト用ク
ロック信号の値を所定値にすると通常の動作が可能にな
るクロック切換え機能付き記憶素子を含めて少なくとも
１つの記憶素子を有する論理回路装置のテスト方法にお
いて、テスト時には、クロック切換え機能付き記憶素子
にテスト用クロック信号を印加し、論理回路装置をクロ
ック信号に同期する同期式順序回路装置として動作さ
せ、通常動作時には、テスト用クロック信号を所定値に
固定し、通常入力信号線から供給されるクロック信号に
より通常動作させる論理回路装置のテスト方法を提案す
る。

【００１４】本発明は、さらに、上記目的を達成するた
めに、クロック信号に同期せずに内部状態が変化する非
同期動作が可能な記憶素子であってテスト時にテスト用
クロック信号の値を所定値にすると通常の動作が可能に
なる少なくとも２つのクロック切換え機能付き記憶素子
がデータ転送経路で接続され、前記少なくとも２つのク
ロック切換え機能付き記憶素子の状態変化が同時に発生
し得る論理構成を持ち、記憶素子を含めて少なくとも２
つの記憶素子を有する論理回路装置のテスト方法におい
て、テスト時には、クロック切換え機能付き記憶素子に
テスト用クロック信号の位相を分けてそれぞれ供給し、
クロック信号に同期する同期式順序回路装置として動作
させ、通常動作時には、テスト用クロック信号線を所定
値に固定し、通常入力信号線から供給されるクロック信
号により通常動作させる論理回路装置のテスト方法を提
案する。

【００１５】

【作用】図１３は、論理回路装置を論理テストするテス
トシステムの構成の一例を示すブロック図である。論理
回路装置の一般的な選別テストにおいては、論理テスト
装置２０２の記憶部２０３に記憶された入力パターン２
０４を選別対象である論理回路装置２０１内の論理回路
に印加する。このとき、論理回路装置２０１から出力さ
れる出力パターン２０５を論理テスト装置２０２の比較
部２０７に送り込む。比較部２０７は、その出力パター
ン２０５と記憶部２０３に記憶された期待出力パターン
２０６とを比較し、論理回路装置２０１の論理回路の良
否を判定する。論理テスト装置２０２の記憶部２０３に
記憶されるべきパターン２０９は、近年は、一般に計算
機２０８により作成される。

【００１６】論理回路の選別テスト用のテストパターン
作成は、テスト対象となる論理回路の大規模化／高機能
化とともに、困難さが増している。

【００１７】ただし、回路の内部状態を持たない組合せ
回路では、回路の内部状態を考慮する必要が無いので、
大規模回路についても高品質のテストパターンを容易に
生成できる。また、単一のクロックのみにより制御され
る同期式順序回路では、回路の内部状態がクロックパル
スに同期して変化するから、かなり高品質のテストパタ
ーンを比較的容易に生成できる場合もある。

【００１８】しかし、非同期式順序回路等の一般の順序
回路については、複雑に変化する回路の内部状態を考慮
してテストパターンを作成する必要があり、高品質のテ
ストパターンを短期間かつ容易に作成することは望めな
い。

【００１９】したがって、このような回路については、
テストを容易にする工夫が不可欠である。

【００２０】論理回路のテストを容易にする方法の代表
的なものとして、スキャン設計方式がある。論理回路
は、一般に組合せ回路部と記憶素子部とからなる順序回
路として構成される。スキャン設計方式では、この論理
回路に対して記憶素子部の内部状態を論理回路の外部端
子から直接的に設定し観測するためのスキャン回路を付
加回路として設けるとともに、記憶素子としてはスキャ
ン機能を有する記憶素子すなわち前記スキャン回路を利
用して内部状態を設定し観測できる機能を持つ記憶素子
を用いる必要がある。

【００２１】スキャン機能を持たない順序回路に対する
テストパターン生成は、内部状態の設定および観測を含
めて考慮することが必要であり、かなり複雑な処理とな
る。一方、スキャン設計方式においては、これらの複雑
な処理を必要としないので、組合せ回路に対するテスト
パターン生成が利用できるようになる。

【００２２】すなわち、順序回路についてのテストパタ
ーン生成では、論理回路にある種の故障が存在する場
合、その故障の存在を顕現化できるように回路の内部状
態を設定するための初期化パターン系列と、その顕現化
された故障の影響が記憶素子に伝播した場合に、その影
響をさらに伝播して外部端子から直接観測できるように
するための故障伝播パターン系列との両方を見つけるこ
とが必要である。

【００２３】一方、組合せ回路に対するテストパターン
生成では、必要な回路の内部状態が外部端子から直接設
定できるので、初期化パターンが不必要になり、また、
記憶素子に伝播した故障の影響を外部端子から直接観測
できるため、故障伝播パターンも不必要になることか
ら、複雑な処理はなくなる。

【００２４】このように、スキャン設計方式は、テスト
を容易にする方法としては有効であるが、一般にこれを
利用するには、論理回路設計において、種々の論理設計
制約を考慮する必要がある。

【００２５】この論理設計制約は、記憶素子の状態の更
新を制御するクロック回路に関連して、多く設定されて
いる。その論理設計制約は、スキャン回路を利用して記
憶素子の状態を設定しようとする際に、クロック回路の
動作により、一旦設定した状態が更新されてしまうよう
な現象が発生することを抑止するために設定される。こ
れらの論理設計制約の存在は、論理設計者に大きな負担
となる。さらに、論理回路のサイズや伝播遅延時間に関
しても、かなりのオーバーヘッドが生じるという問題も
ある。

【００２６】これに対して、本発明の論理回路装置にお
いては、テスト時には、テスト用外部入力端子からクロ
ックパルスを印加され、このテスト用クロックパルスに
同期して動作するので、単一クロック同期式順序回路と
して論理動作する。したがって、テストパターンは、こ
の同期式順序回路を対象として容易に作成できることに
なる。

【００２７】一方、通常動作時に、テスト用外部入力端
子が所定値に固定されており、各記憶素子は通常信号線
からクロック信号を供給されるので、通常の機能で支障
無く動作できる。

【００２８】

【実施例】次に、図１〜図１２を参照して、本発明によ
る論理回路装置およびそのテスト方法の実施例を説明す
る。

【００２９】図１は、本発明によるテストを容易にする
手段を備えた論理回路装置の一実施例の構成を示すブロ
ック図である。本実施例の論理回路１においては、記憶
素子として、クロック切換え機能を有する記憶素子２を
用いる。

【００３０】図２は、図１の実施例のクロック切換え機
能を有する記憶素子２の一般的構成を示すブロック図で
ある。クロック切換え機能を有する記憶素子２は、入力
信号線として、通常入力信号線９２の他に、テスト用ク
ロック信号線９１を備えている。出力信号線としては、
通常出力信号線９３だけを備えていればよい。

【００３１】通常動作時に、テスト用クロック入力端子
１０からテスト用クロック信号線９１に供給される信号
レベルは、所定値に固定されたままである。このとき、
クロック切換え機能を有する記憶素子２は、通常入力信
号線９２から供給されるクロック信号のみに応じて動作
する。

【００３２】一方、テスト時に、クロック切換え機能を
有する記憶素子２は、テスト用クロック入力端子１０か
らテスト用クロック信号線９１に供給されるテスト用ク
ロック信号に応じて動作する。

【００３３】図３は、クロック切換え機能を有する記憶
素子２の一例として、クロック切換え機能を有するセッ
トリセット付きＤラッチ１００の等価回路を示す図であ
る。通常動作時にテスト用クロック信号線１０１は、
‘１’レベルに固定される。クロック切換え機能を有す
るセットリセット付きＤラッチ１００の通常動作時の動
作は、図４に示す一般的なＤラッチ１１０と論理的に等
価となる。

【００３４】一方、テスト時には、テスト用クロック信
号線１０１にクロック信号がパルス信号として印加され
る。この時、通常クロック信号線１０４が‘１’レベル
である場合、通常動作時に通常クロック信号が印加され
た場合と同様に、セットリセット付きＤラッチ１００
は、通常データ信号線１０３に印加されている信号を取
り込む。さらに、通常セット信号線１０２または通常リ
セット信号線１０５が‘１’レベルである場合、セット
リセット付きＤラッチ１００は、通常動作時に通常セッ
ト信号または通常リセット信号が印加された場合と同様
に、セットまたはリセットされる。

【００３５】図５は、通常動作時のセットリセット付き
Ｄラッチ１００の論理動作を示すタイムチャートであ
り、図６はテスト時のセットリセット付きＤラッチ１０
０の論理動作を示すタイムチャートである。図５の通常
動作では、セット信号１０２aやリセット信号１０５aの
印加により、セットリセット付きＤラッチ１００の出力
信号１０６a，１０７aが、クロック信号１０４aとは非
同期に変化している。これに対して、図６のテスト動作
では、セットリセット付きＤラッチ１００の出力信号１
０６a，１０７aが、必ずテスト用クロック信号１０１a
に同期して変化している。

【００３６】このように、本実施例によれば、通常動作
時には、非同期式順序回路として動作する順序回路を、
テスト時には、同期式順序回路として動作させ、テスト
できることになる。

【００３７】さて、同期式順序回路については、故障検
査用のテストパターン系列を生成する有効な方法とし
て、時間軸展開モデルを用いる方法が知られている。

【００３８】この方法は、図７に示すように、組合せ回
路部１２１と記憶素子部１２２とに分離してモデル化し
た順序回路１２０において、ある時刻の記憶素子の入力
信号線１２３の値が、その次の時刻のその記憶素子の出
力信号線１２４の値となることに着目し、図８に示すよ
うに、複数時刻分に対応する組合せ回路部１３１-０等
をつなぎ合わせた回路１３０としてモデル化する方法で
ある。

【００３９】このモデルを利用すると、展開時刻数の範
囲内でテストパターンを生成できる故障に対しては、組
合せ回路を対象とするテストパターン生成手法を拡張し
て使用できる。

【００４０】しかし、非同期式順序回路では、非同期信
号により記憶素子の内部状態が変わり得るので、ある時
刻の記憶素子の入力値がその次の時刻のその記憶素子の
出力信号であることが保証されない。したがって、この
ような時間軸展開モデルは使用できない。

【００４１】一方、本実施例の場合は、図７に対応する
モデルとして図９のモデルを採用すると、時間軸展開モ
デルを用いることが可能になる。図９は、記憶素子とし
て用いられるクロック切換え機能を有する記憶素子１４
５を入力設定部分１４６と記憶要素部分１４７とに分離
し、入力設定部分１４６は組合せ回路部１４１に含ま
せ、記憶要素部分１４７のみを取り出して記憶素子部１
４２とし、図７のモデルと等価なモデルを実現してい
る。

【００４２】図１０は、クロック切換え機能付きセット
リセット付きＤラッチ１５０における入力設定部分１５
１の等価回路モデルの真理値を示す図である。

【００４３】論理オーバーヘッドの点から考えると、例
えば２入力ＮＡＮＤゲートを１ゲートとして換算した値
は、図３のクロック切換え機能を有するセットリセット
付きＤラッチ１００の場合は９.５ゲート、図４の通常
のセットリセット付きＤラッチ１１０の場合は７.５ゲ
ートとなり、記憶素子１個あたりのゲート数の増分が約
３０％となる。記憶素子が通常論理の全ゲート数の半数
を占め、しかも、すべての記憶素子がセットリセット付
きＤラッチであると仮定した場合、本実施例使用による
ゲート数の増分は、通常論理の全ゲート数の約１５％程
度で済む。

【００４４】セットリセットなしのＤラッチの場合、記
憶素子１個あたりのゲート数の増分は、約１５％となる
ため、記憶素子が通常論理の全ゲート数の半数を占め、
しかも、すべての記憶素子がセットリセットなしのＤラ
ッチであると仮定した場合、本実施例使用によるゲート
数の増分は、通常論理の全ゲート数の約７.５％程度で
済む。

【００４５】これらを合わせて考えると、実際には１０
％程度のゲート増で済むと推定される。したがって、本
実施例によれば、少ないオーバーヘッドで、一般の順序
回路に対する故障検出用テストパターンの生成を容易に
することができる。

【００４６】図１１は、本発明によるテストを容易にす
る手段を備えた論理回路装置の他の実施例の構成を示す
ブロック図である。本実施例は、クロック相分け回路１
６４を設けた実施例である。クロック切換え機能を有す
る記憶素子２-１から他のクロック切換え機能を有する
記憶素子２-２へのデータ転送経路１６３が存在し、し
かも、その２つの記憶素子の通常クロック信号線に同時
にクロック信号を受け取り得る場合、それぞれのテスト
クロック信号線に同時にテスト用クロック信号が印加さ
れて、２つの記憶素子２−１，２−２が同時に動作し、
その結果、記憶素子２-２が記憶素子２-１の動作に影響
され、さらに動作してしまう。クロック相分け回路１６
４は、この影響を防止するために設けてあり、記憶素子
２-１には第１相のテスト用クロック信号１６５を供給
し、記憶素子２-２には第２相のテスト用クロック信号
１６６を供給する。また、テスト用クロックを相分けす
るためのテスト用クロック入力端子１６２も設けてあ
る。

【００４７】図１２は、クロック相分け回路１６４の等
価回路を示す図である。テスト用クロック信号１７１
は、クロック相分け信号１７２により、第１相クロック
信号１７３および第２相クロック信号１７４のいずれか
一方のみを供給する。

【００４８】本実施例によれば、通常動作で、図１１に
示したような同時に動作し得る記憶素子間でデータを転
送する回路を構成した場合でも、テスト時には、一方の
記憶素子の動作により他の記憶素子がさらに動作してし
まうことを抑止できるため、テスト時に誤動作を起こす
ことがない。したがって、論理設計において、上記のよ
うな回路構成を避ける必要がなくなる。この点から、本
実施例を用いると、論理設計者に負担をかけることな
く、一般の順序回路に対するテストパターンの生成を容
易にすることができる。

【００４９】

【発明の効果】本発明によれば、非同期回路を含む一般
の順序回路に対して、テストパターンの生成を容易にす
ることができる。

【図面の簡単な説明】

【図１】本発明によるテストを容易にする手段を備えた
論理回路装置の一実施例の構成を示すブロック図であ
る。

【図２】図１の実施例のクロック切換え機能を有する記
憶素子の一般的構成を示すブロック図である。

【図３】クロック切換え機能を有する記憶素子の一例と
して、クロック切換え機能を有するセットリセット付き
Ｄラッチの等価回路を示す図である。

【図４】図３のクロック切換え機能を有するセットリセ
ット付きＤラッチの通常動作における回路と論理的に等
価な回路を示す図である。

【図５】セットリセット付きＤラッチの通常動作時の論
理動作を示すタイムチャートである。

【図６】セットリセット付きＤラッチのテスト時の論理
動作を示すタイムチャートである。

【図７】組合せ回路部と記憶素子部とに分離してモデル
化した従来の同期式順序回路モデルを示す図である。

【図８】複数時刻分に対応する組合せ回路部等をつなぎ
合わせた回路としてモデル化する従来の同期式順序回路
の時間軸展開モデルを示す図である。

【図９】クロック切換え機能を有する記憶素子を入力設
定部分と記憶要素部分とに分離し、入力設定部分は組合
せ回路部に含ませ、記憶要素部分のみを取り出して記憶
素子部とし、図７のモデルと等価なモデルを実現した本
発明による順序回路モデルを示す図である。

【図１０】クロック切換え機能付きセットリセット付き
Ｄラッチにおける入力設定部分の等価回路モデルの真理
値を示す図である。

【図１１】本発明によるテストを容易にする手段を備え
た論理回路装置の他の実施例の構成を示すブロック図で
ある。

【図１２】図１１の装置に用いるクロック相分け回路の
等価回路を示す図である。

【図１３】論理回路装置を論理テストするテストシステ
ムの構成の一例を示すブロック図である。

【図１４】スキャン機能およびクロック制御機能をとも
に有する記憶素子を用いた従来のスキャンバス方式に基
づく論理回路の構成の一例を示す図である。

【図１５】図１４のスキャンバス方式で用いる従来の記
憶素子の一般的構成の一例を示す図である。

【図１６】スキャン機能を持たない従来の記憶素子の構
成の一例を示す図である。

【図１７】スキャン機能を有する従来の記憶素子の構成
の一例を示す図である。

【符号の説明】

１ 論理回路 ２ クロック切換え機能を有する記憶素子 ２−１ 記憶素子 ２−２ 記憶素子 ３ 論理回路 ７ スキャンバス方式に基づく論理回路 ８ スキャン機能およびクロック制御機能をともに有す
る記憶素子 １０ テスト用クロック入力端子 １１ 記憶素子 ２０ 通常入力信号 ２１ 通常入力信号 ２２ 通常入力信号 ２３ 通常入力信号 ３０ テスト用クロック制御信号 ３１ スキャン用制御信号 ３２ スキャン用制御信号 ３３ スキャン入力データ信号 ３４ スキャン用制御信号スキャン入力データ信号 ４１ スキャン機能を持たない記憶素子 ６１ スキャン機能を有する記憶素子 ６３ スレーブラッチ部 ９１ テスト用クロック信号線 ９２ 通常入力信号線 ９３ 通常出力信号線 １００ セットリセット付きＤラッチ １０１ テスト用クロック信号線 １０２ 通常セット信号線 １０３ 通常データ信号線 １０４ 通常クロック信号線 １０５ 通常リセット信号線 １０６ Ｄラッチの出力信号 １０７ Ｄラッチの出力信号 １１０ 通常のＤラッチ １１２ 通常セット信号線 １１３ 通常データ信号線 １１４ 通常クロック信号線 １１５ 通常リセット信号線 １１６ Ｄラッチの出力信号 １１７ Ｄラッチの出力信号 １２０ 順序回路 １２１ 組合せ回路部 １２２ 記憶素子部 １２３ 入力信号線 １２４ 出力信号線 １３０ つなぎ合わせ回路 １３１ 組合せ回路 １４１ 組合せ回路部 １４２ 記憶素子部 １４５ 記憶素子 １４６ 入力設定部分 １４７ 記憶要素部分 １５０ クロック切換え機能付きセットリセット付きＤ
ラッチ １５１ 入力設定部分 １６２ テスト用クロック入力端子 １６３ データ転送経路 １６４ クロック相分け回路 １６５ 第１相のテスト用クロック信号 １６６ 第２相のテスト用クロック信号 １７１ テスト用クロック信号 １７２ クロック相分け信号 １７３ 第１相クロック信号 １７４ 第２相クロック信号 ２０１ 論理回路装置 ２０２ 論理テスト装置 ２０３ 記憶部 ２０４ 入力パターン ２０５ 出力パターン ２０６ 期待出力パターン ２０７ 比較部 ２０８ 計算機 ２０９ 記憶部２０３に記憶されるべきパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 照峯 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平５−341016（ＪＰ，Ａ) 特開 昭62−91871（ＪＰ，Ａ) 特開 平５−333104（ＪＰ，Ａ) 特開 昭63−38182（ＪＰ，Ａ) 特開 昭61−240174（ＪＰ，Ａ) 特開 平３−285436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 クロック信号に同期しない制御信号の変
   化により内部状態が変化する非同期動作が可能な記憶素
   子を含めて少なくとも１つの記憶素子を有する論理回路
   装置において、 前記非同期動作が可能な記憶素子は、前記制御信号が入
   力される制御端子と、前記クロック信号が入力される第
   １のクロック端子と、テスト用クロック信号が入力され
   る第２のクロック端子とを備え、 通常動作時には、前記非同期動作が可能な記憶素子が、
   前記制御信号の変化に応じて変化した内部状態を前記第
   １のクロック信号と非同期に出力し、前記論理回路装置
   は、非同期式順序回路装置として動作し、 テスト動作時には、前記非同期動作が可能な記憶素子が
   前記制御信号の変化による内部状態の変化を前記テスト
   用クロック信号に同期させ、前記論理回路装置は、前記
   テスト用クロック信号に同期する同期式順序回路装置と
   して動作する ことを特徴とする論理回路装置。
2. 【請求項２】 クロック信号に同期しない制御信号の変
   化により内部状態が変化する非同期動作が可能な記憶素
   子を含めて少なくとも１つの記憶素子を有する論理回路
   装置において、 前記非同期動作が可能な記憶素子が、通常入力信号線の
   他にテスト用クロック信号線を備え、テスト時には前記
   テスト用クロック信号線から供給されるクロック信号に
   同期して通常の記憶素子としての動作を実行し、通常動
   作時には前記テスト用クロック信号線を所定値に固定さ
   れ前記通常入力信号線から供給されるクロック信号によ
   り動作するクロック切換え機能付き記憶素子からなり、 前記論理回路装置が、前記クロック切換え機能付き記憶
   素子にテスト用クロック信号を印加するためのテスト用
   クロック入力端子を備え、テスト時に前記テスト用クロ
   ック入力端子から供給されるクロック信号に同期する同
   期式順序回路装置として動作する論理回路装置であるこ
   とを特徴とする論理回路装置。
3. 【請求項３】 少なくとも２つの記憶素子がデータ転送
   経路で接続され、前記少なくとも２つの記憶素子の状態
   変化が同時に発生し得る論理構成を持ち、前記記憶素子
   を含めて少なくとも２つの記憶素子を有する論理回路装
   置において、 前記データ転送経路で接続された記憶素子が、通常入力
   信号線の他にテスト用クロック信号線を備え、テスト時
   には前記テスト用クロック信号線から供給されるクロッ
   ク信号に同期して通常の記憶素子としての動作を実行
   し、通常動作時には前記テスト用クロック信号線を所定
   値に固定され前記通常入力信号線から供給されるクロッ
   ク信号により動作するクロック切換え機能付き記憶素子
   からなり、 前記論理回路装置が、前記クロック切換え機能付き記憶
   素子にテスト用クロック信号を印加するためのテスト用
   クロック入力端子と、前記データ転送経路で接続された
   記憶素子に前記テスト用クロック信号の位相を分けてそ
   れぞれ供給する相分け回路とを備え、テスト時に前記テ
   スト用クロック入力端子から供給されるクロック信号に
   同期する同期式順序回路装置として動作する論理回路装
   置であることを特徴とする論理回路装置。
4. 【請求項４】 クロック信号に同期しない制御信号の変
   化により内部状態が変化する非同期動作が可能な記憶素
   子を含めて少なくとも１つの記憶素子を有する論理回路
   装置において、 通常入力信号線の他にテスト用クロック信号線を備え、
   テスト時には前記テスト用クロック信号線から供給され
   るクロック信号に同期して通常の記憶素子としての動作
   を実行し、通常動作時には前記テスト用クロック信号線
   を所定値に固定され前記通常入力信号線から供給される
   クロック信号により動作するクロック切換え機能付き記
   憶素子であることを特徴とする前記非同期動作が可能な
   記憶素子。
5. 【請求項５】 クロック信号に同期せずに内部状態が変
   化する非同期動作が可能な記憶素子であってテスト時に
   テスト用クロック信号の値を所定値にすると通常の動作
   が可能になるクロック切換え機能付き記憶素子を含めて
   少なくとも１つの記憶素子を有する論理回路装置のテス
   ト方法において、 テスト時に、前記クロック切換え機能付き記憶素子にテ
   スト用クロック信号を印加し、前記論理回路装置を前記
   クロック信号に同期する同期式順序回路装置として動作
   させることを特徴とする論理回路装置のテスト方法。
6. 【請求項６】 クロック信号に同期せずに内部状態が変
   化する非同期動作が可能な記憶素子であってテスト時に
   テスト用クロック信号の値を所定値にすると通常の動作
   が可能になるクロック切換え機能付き記憶素子を含めて
   少なくとも１つの記憶素子を有する論理回路装置のテス
   ト方法において、 テスト時には、前記クロック切換え機能付き記憶素子に
   テスト用クロック信号を印加し、前記論理回路装置を前
   記クロック信号に同期する同期式順序回路装置として動
   作させ、 通常動作時には、前記テスト用クロック信号を所定値に
   固定し、通常入力信号線から供給されるクロック信号に
   より通常動作させることを特徴とする論理回路装置のテ
   スト方法。
7. 【請求項７】 クロック信号に同期せずに内部状態が変
   化する非同期動作が可能な記憶素子であってテスト時に
   テスト用クロック信号の値を所定値にすると通常の動作
   が可能になる少なくとも２つのクロック切換え機能付き
   記憶素子がデータ転送経路で接続され、前記少なくとも
   ２つのクロック切換え機能付き記憶素子の状態変化が同
   時に発生し得る論理構成を持ち、前記記憶素子を含めて
   少なくとも２つの記憶素子を有する論理回路装置のテス
   ト方法において、 テスト時には、前記クロック切換え機能付き記憶素子に
   前記テスト用クロック信号の位相を分けてそれぞれ供給
   し、クロック信号に同期する同期式順序回路装置として
   動作させ、 通常動作時には、前記テスト用クロック信号線を所定値
   に固定し、通常入力信号線から供給されるクロック信号
   により通常動作させることを特徴とする論理回路装置の
   テスト方法。