JPH07167921A - バウンダリスキャンセル装置とバウンダリスキャンテスト方法 - Google Patents

バウンダリスキャンセル装置とバウンダリスキャンテスト方法

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JPH07167921A
JPH07167921A JP6191238A JP19123894A JPH07167921A JP H07167921 A JPH07167921 A JP H07167921A JP 6191238 A JP6191238 A JP 6191238A JP 19123894 A JP19123894 A JP 19123894A JP H07167921 A JPH07167921 A JP H07167921A
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flop
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flip
signal
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JP6191238A
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William E Feger
エドワード フェガー ウィリアム
Paul W Rutkowski
ウィリアム ルツコウスキー ポール
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AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
AT&T Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details

Abstract

(57)【要約】 【目的】 バウンダリスキャンに関するＡＮＳＩ／ＩＥ
ＥＥ１１４９．１標準によって規定された方式による電
子デバイスのテストモードの間のバウンダリスキャンテ
ストを可能にする回路を提供する。 【構成】 システムフリップフロップ３０’を有し、電
子デバイスのテストを容易にするバウンダリスキャンセ
ル１２’が、前記デバイスの出力バッファ１８と前記バ
ッファを駆動する内部ロジックブロック１４との間に配
置されている。システムフリップフロップは、当該フリ
ップフロップが必要に応じてクリアあるいはプリセット
されることを可能にする非同期クリア及びプリセット機
能を有している。そのため、その出力ビットはテスト期
間において当該バウンダリスキャンセルに直前にラッチ
されたビットを反映する。非テスト期間においては、シ
ステムフリップフロップ３０’のプリセット及びクリア
機能はディセーブルされており、当該フリップフロップ
が前記デバイスの前記内部ロジックと前記出力バッファ
との間でビットを不要な伝播遅延を与えずに通過でき
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バウンダリスキャンに
関するＡＮＳＩ／ＩＥＥＥ１１４９．１標準によって規
定された方式による電子デバイスのテストモードの間の
バウンダリスキャンテストを可能にし、かつ当該デバイ
スを非テスト期間における伝播遅延を低減して動作させ
ることを可能にする回路に関する。
【０００２】
【従来の技術】集積回路等のデジタル電子デバイス、あ
るいは複数個の集積回路を含む回路ボードさらには複数
個のこの種のボードからなる回路のテストを容易にする
ために、バウンダリスキャンとして知られる技法が開発
されてきている。バウンダリスキャンに関するＡＮＳＩ
／ＩＥＥＥ１１４９．１標準によって具体化されたバウ
ンダリスキャンテスト技法は、通常単一ビットシフトレ
ジスタであるバウンダリスキャンセルを、他のデバイス
の入力ノードに接続された被測定電子デバイスの各々の
出力ノード（例えばピン）に配置することによって実現
される。バウンダリスキャンセルは、出力ノードとその
ノードを駆動する内部ロジックブロックとの間に配置さ
れる。各々の個別のノードに関連する各々のバウンダリ
スキャンセルは、前の各々のセルの出力が同一チェーン
内の後段のセルの入力に供給されるように、単一のチェ
ーン内の他のセルの各々とシリーズに接続されている。
【０００３】バウンダリスキャンテスト技法に従った実
際のテストは、ある既知のビットストリング内の各々の
ビットが個別のセルにラッチされるように当該ビットス
トリングをバウンダリスキャンセルチェーンを通じてシ
フトすることによって実現される。出力ノードに接続さ
れた各々のバウンダリスキャンセルに関しては、それら
は”更新”される、すなわち直前でそのセルに対してシ
フトされたビットはそのセルに関連する出力に現れる。
その結果、入力ノードに関連するバウンダリスキャンセ
ルは、その入力ノードを駆動する他のデバイスの出力ノ
ードに現れるビットを”捕捉”する（すなわち当該ビッ
トが供給される）。よって、各々の出力ノードが”更
新”された場合には、更新された出力ノードによって駆
動される入力ノードに関連しているバウンダリスキャン
セルに対して提供される論理値も同様に変化しうる。
【０００４】入力ノードに関連するバウンダリスキャン
セルの各々が当該入力ノードを駆動する出力ノードに現
れるビットを捕捉すると、当該バウンダリスキャンセル
チェーンによって保持されていているビットストリング
がシフトされる。その後、このようにしてシフトされた
ビットストリングと、デバイス間接続（すなわちデバイ
スの出力ノードと入力ノードとの間の接続）が完全であ
る場合に得られるはずのビットストリングを表現する参
照ビットストリングとの間の比較がなされる。シフトさ
れたビットストリングとリファレンスビットストリング
との間の全ての差異はエラーを示唆している。バウンダ
リスキャンに関するＡＮＳＩ／ＩＥＥＥ１１４９．１標
準によって具体化されたバウンダリスキャンテスト技法
のさらに詳細に亘る記述は、インスティトゥート・オブ
・エレクトリカル・アンド・エレクトロニクス・エンジ
ニアーズ（Institute of Electrical and Electronics
Engineers）（ニューヨーク州ニューヨーク）によって
出版された”ＩＥＥＥ標準テストアクセスポート及びバ
ウンダリスキャンアーキテクチャ”に見い出される。こ
れは、本明細書においては参考文献として参照される。
【０００５】
【発明が解決しようとする課題】前述されているよう
に、出力ノードにバウンダリスキャンセルが関連付けら
れている場合には、当該セルはノードとそのノードを駆
動するそのデバイスの内部ロジックとの間に配置されて
いる。バウンダリスキャンセルあるいはそのデバイスの
内部ロジックのいずれかにその出力ノードを個別に駆動
させるために、バウンダリスキャンセルからの信号とデ
バイスの内部ロジックからの信号とを多重化するマルチ
プレクサがバウンダリスキャンセル内に配置されてい
る。残念なことに、マルチプレクサは、デバイスの内部
ロジックと対応する出力ノードの間を非テスト期間に通
過する信号に対して伝播遅延を引き起こす。この種の伝
播遅延は、特に電子デバイスが高速で動作する場合には
好ましくない。この理由から、高速デバイスに対しては
これまでバウンダリスキャンセルが備えられることはな
く、そのために、前述されたバウンダリスキャンテスト
技法による、デバイス間の接続をテストする可能性が排
除されてきた。
【０００６】よって、バウンダリスキャンテストを実現
する目的で、この種のバウンダリスキャンセルが高速電
子デバイスにおいて用いられうるように、バウンダリス
キャンセルにおける伝播遅延を低減する方策が求められ
ている。
【０００７】
【課題を解決するための手段】簡潔に述べれば、電子デ
バイスの内部ロジックブロックとデバイスノードとの間
に配置されるバウンダリスキャンセルが提供される。こ
のバウンダリスキャンセルは、バウンダリスキャンテス
トを実現するために、他の電子デバイスに関連している
複数個の他のバウンダリスキャンセルの各々とシリーズ
に接続されている。バウンダリスキャンセルの内部に
は、単一ビットの情報を保持するシフトフリップフロッ
プが配置されている。シフトマルチプレクサは、テスト
期間中に前記シフトフリップフロップに対して、チェー
ン内の他のバウンダリスキャンセルの出力を供給する
か、あるいは電子デバイスの内部ロジックブロックとデ
バイスノードの間を通過するビットを表すビットを供給
する。シフトフリップフロップによって保持されるビッ
トをストアするために、更新フリップフロップがシフト
フリップフロップに対して接続されている。システムフ
リップフロップが、電子デバイスの内部ロジックブロッ
クと対応するデバイスノードとの間を非テスト期間にビ
ットを通過させる、及び、更新フリップフロップ内にス
トアされたビットを表現するビットをテスト期間にデバ
イスノードに対して供給するために備えられている。さ
らに、システムフリップフロップは、シフトマルチプレ
クサに対して、非テストモードの間にデバイスの内部ロ
ジックとデバイスノードとの間を通過するビットの状態
を表すビットがシフトフリップフロップに到達するよう
に信号を印加する。
【０００８】本発明に従って、システムフリップフロッ
プは、プリセット及びクリアができるように構成されて
いる。さらに、ロジック回路が更新フリップフロップと
システムフリップフロップとの間に接続されている。こ
のロジック回路は、更新フリップフロップにストアされ
たビットと、電子デバイスがテストモードで動作してい
るかあるいは通常の（すなわち非テストの）状態で動作
しているかを表すような状態を有する外部からの単一ビ
ットのモード信号との双方に対して応答する。このロジ
ック回路は、更新フリップフロップによって保持されて
いるビットに従ってシステムフリップフロップがテスト
期間にプリセットあるいはクリアされるように機能す
る。非テスト期間においては、システムフリップフロッ
プのプリセット及びクリア機能はディセーブルされてお
り、システムフリップフロップが従来技術に係るフリッ
プフロップとして動作してデバイスの内部ロジックブロ
ックとデバイスノードとの間でビットを通過させるよう
に動作することが許可されている。
【０００９】本発明に係るバウンダリスキャンセルは”
出力”セル（すなわち、デバイスの内部ロジックと出力
ノードとの間に配置されるセル）として最も有用である
が、当該セルはデバイスの内部ロジックと制御信号を受
信するデバイスノードと間に配置される”制御”バウン
ダリスキャンセルとしても有用である。さらに、本発明
に係るバウンダリスキャンセルは、それぞれデバイスの
内部ロジックと入出力あるいは入力ピンとの間に配置さ
れる”双方向”及び”入力”バウンダリスキャンセルと
しても有用である。
【００１０】
【実施例】本発明に係るバウンダリスキャンセルの構造
及びその動作を適切に理解するために、従来技術に係る
バウンダリスキャンセルを示した図１をまず参照しなけ
ればならない。図１には、一つあるいは複数個のその他
のデバイスとの間の接続をバウンダリスキャン技法に従
ってテストすることを可能にするための少なくとも一
つ、そして望ましくは複数個の従来技術に係るバウンダ
リスキャンセル１２（ただ一つのみ図示されている）を
利用するデジタル電子デバイス１０の一部が示されてい
る。電子デバイス１０は、単一の集積回路、単一の回路
基板上で接続された一群の回路、あるいは回路基板群の
いずれかよりなる。ここでの議論のために、デバイス１
０は、各々関連するバウンダリスキャンセル１２を有す
る、少なくとも一つ、望ましくは複数個の内部ロジック
ブロック１４（図示せず）を含むものとする。議論を簡
潔にするために、出力ノードに関連しているバウンダリ
スキャンセル１２のみが記述される。
【００１１】デバイス１０内の各々のロジックブロック
１４の構造は、そのデバイスによって実行される機能に
依存している。各々のロジックブロック１４の詳細は、
それぞれが、以下ＦＲＯＭＣＫＴとして示される単一ビ
ット出力信号を生成するという観点以外においては、バ
ウンダリスキャンセル１２とは関連していない。高速動
作に関しては、各々のロジックブロック１４によって生
成される出力信号ＦＲＯＭＣＫＴがシステムフリップフ
ロップ１６を介して対応する”出力”バウンダリスキャ
ンセル１２に対して伝達される。このフリップフロップ
の出力信号は、”遅延ＦＲＯＭＣＫＴ”と呼称される。
通常、システムフリップフロップ１６は、共通のクロッ
ク信号ＳＹＳＣＬＫによってロジックブロックと同期し
てクロックがかけられる。ここでは、説明のために、シ
ステムフリップフロップ１６が内部ロジックブロック１
４とは分離されて示されている。実際には、システムフ
リップフロップ１６は内部ロジックブロックを構成する
部分となっている。
【００１２】システムフリップフロップ１６の出力信号
（すなわち遅延ＦＲＯＭＣＫＴ信号）は、デバイス１０
の通常の動作の間（すなわち非バウンダリスキャンテス
トの間）にバウンダリスキャンセル１２に対してそれを
通過して出力バッファ１８に至るように供給される。そ
の後、バッファ１８は出力ノード１８を駆動する。
【００１３】以下により良く理解されるように、バウン
ダリスキャンセル１２は、全般的には各々前掲の”ＩＥ
ＥＥ標準テストアクセスポート及びバウンダリスキャン
アーキテクチャ”に記述された様式で配置された複数個
の他のバウンダリスキャンセルの各々に対して直列に接
続されるように設計されている。その結果、デバイス１
０と他の一つあるいは複数個のデバイスとの相互接続を
テストするための単一のバウンダリスキャンセルチェー
ンが得られることになる。この目的のために、バウンダ
リスキャンセル１２は、システムフリップフロップ１６
の出力がその第一の（すなわち”０”）入力に接続され
ているシフトマルチプレクサ２２を有している。シフト
マルチプレクサ２２は、チェーン中の上流のバウンダリ
スキャンセル（図示せず）から受信した単一ビットの入
力信号ＳｃａｎＩＮが供給される第二の（すなわち”
１”）入力を有している。マルチプレクサ２２は、単一
のＳｈｉｆｔＤＲ信号によって制御されており、その信
号の状態に依存して、その第一及び第二入力に印加され
た信号のうちの個別の一つをシフトフリップフロップ２
４のＤ入力に渡す。シフトフリップフロップ２４は、Ｓ
ｈｉｆｔＤＲ信号の状態に依存して、遅延ＦＲＯＭＣＫ
Ｔ信号の状態を表わしているシステムフリップフロップ
１６の出力ビット、あるいはチェーン中の上流のバウン
ダリスキャンセルによって生成されたＳｃａｎＩＮ入力
ビット、のいずれかをストアする。
【００１４】シフトフリップフロップ２４はクロック信
号ＣｌｏｃｋＤＲによってクロックがかけられており、
それに応答して、フリップフロップ２４によってラッチ
されたビットを表わす信号をそのＱ出力に生成する。シ
フトフリップフロップ２４のＱ出力信号は”ＳｃａｎＯ
ＵＴ”信号として指し示されるものであり、下流のバウ
ンダリスキャンセル（図示せず）に対して供給されるＳ
ｃａｎＩＮ信号をなす。デバイス１０のバウンダリスキ
ャンテストの間、チェーン中の各々のバウンダリスキャ
ンセルの各々のシフトレジスタ２４を介してビットをシ
フトすることにより、既知のビットストリングがバウン
ダリスキャンセルチェーン中でシフトされる。
【００１５】シフトフリップフロップ２４のＱ出力信号
は、更新フリップフロップ２６のＤ入力に対しても供給
される。シフトフリップフロップ２４を通じてシフトさ
れるビットストリングのうちの一つのビットがバウンダ
リスキャンセル１２によって保持されるべきものである
場合には、シフトレジスタからのビットをラッチするた
めに、更新フリップフロップ２６がその入力ＣＫに対し
て供給されるクロック信号ＵｐｄａｔｅＤＲによってク
ロックがかけられる。更新フリップフロップ２６のＱ出
力は、その出力が出力バッファ１８に対して供給される
ために出力マルチプレクサと呼称されているマルチプレ
クサ２８の（”１”入力として示されている）一方の入
力に接続されている。出力マルチプレクサ２８は、シス
テムフリップフロップ１６のＱ出力が接続された（”
０”入力として示されている）他の入力を有している。
【００１６】マルチプレクサ２８は、その制御入力に供
給された（”ＭＯＤＥ”信号と呼称される）単一ビット
信号の状態に従って、その”０”あるいは”１”入力に
印加された信号を通過させる。ＭＯＤＥ信号がデバイス
１０の通常の動作状態を表わす第一の論理レベル（すな
わち、論理”０”）にある場合には、出力マルチプレク
サ２８は、システムフリップフロップ１６の出力に現れ
る遅延ＦＲＯＭＣＫＴ信号を出力バッファ１８に対して
渡す。その反対に、ＭＯＤＥ信号がデバイス１０がテス
トモードにあることを示す第二の論理レベル（すなわ
ち、論理”１”）にある場合には、出力マルチプレクサ
２８は、更新フリップフロップ２６からの信号を出力バ
ッファ１８に対して渡す。
【００１７】前述の従来技術に係るバウンダリスキャン
セル１２は、デバイス１０の通常の動作の間（すなわち
非テストモードの間）にシステムフリップフロップ１６
から出力バッファ１８へ通過する単一ビット信号（すな
わち遅延ＦＲＯＭＣＫＴ信号）が、出力マルチプレクサ
２８を介して通過する際に伝播遅延を受ける、という欠
点を有している。伝播遅延は、通常、ビットが通過しな
ければならないゲート数に関して測定される。出力マル
チプレクサ２８の場合には、信号が出力バッファ１８に
到達するまでにマルチプレクサ内で２つの内部ゲート
（図示せず）を通過しなければならない。よって、出力
マルチプレクサ２８は２ゲート分の遅延を負っているこ
とになる。この種の遅延は、デバイス１０が高速で動作
しなければならない場合に不都合である。
【００１８】図２は、本発明に従ったバウンダリスキャ
ンセル１２’のブロック図である。当該バウンダリスキ
ャンセル１２’は、デバイス１０の他のデバイスに対す
る接続のバウンダリスキャンテストを容易にしつつ、通
常の（非テストモードの）動作における伝播遅延を低減
することを可能にしている。議論を容易にするために、
プライム（’）のついた同一の参照番号が、図１におけ
るものと対応するエレメントを記述するために用いられ
ている。図１のバウンダリスキャンセル１２と同様、図
２のバウンダリスキャンセル１２’は、第一（すなわ
ち”０”）入力及び第二（すなわち”１”）入力を有す
るシフトマルチプレクサ２２’を有しており、後者に対
しては上流のバウンダリスキャンセル（図示せず）から
のＳｃａｎＩＮ信号が供給されている。入力マルチプレ
クサ２２’は、その機能に関しては図１のマルチプレク
サ２２と同一のものであり、制御信号ＳｈｉｆｔＤＲに
応答する。ＳｈｉｆｔＤＲ信号が第一の（すなわち”
０”）論理レベルにある場合には、入力マルチプレクサ
２２’はその”０”入力に供給された信号をシフトフリ
ップフロップ２４’のＤ入力宛に通過させる。反対に、
ＳｈｉｆｔＤＲ信号が第二の（すなわち”１”）論理レ
ベルにある場合には、マルチプレクサ２２’はその”
１”入力に供給された信号（すなわちＳｃａｎＩＮ信
号）をシフトフリップフロップ２４’のＤ入力に供給す
る。図１のシフトフリップフロップ２４と同様、図２の
シフトフリップフロップ２４’は、入力マルチプレクサ
２２’から受信したビットを更新フリップフロップ２
６’のＤ入力に供給する目的でラッチする。さらに、シ
フトフリップフロップ２４’は、そのＱ出力信号（Ｓｃ
ａｎＯＵＴ）を下流のバウンダリスキャンセル（図示せ
ず）にＳｃａｎＩＮ信号として供給する。図１の更新フ
リップフロップ２６と同様、図２の更新フリップフロッ
プ２６’はシフトフリップフロップ２４’において直前
にラッチされたビットをストアする。
【００１９】図２のバウンダリスキャンセル１２’は、
（例えば図１の出力マルチプレクサ２８などの）あらゆ
る出力マルチプレクサを欠いているという点で図１のバ
ウンダリスキャンセル１２とは異なっている。その代わ
りに、バウンダリスキャンセル１２’は、非同期クリア
及びプリセットが可能なシステムフリップフロップ３
０’を有している。システムフリップフロップ３０’
は、図１の内部ロジックブロック１４によって生成され
た出力信号ＦＲＯＭＣＫＴが直接供給されるＤ入力を有
している。以下の記述から明らかなように、システムフ
リップフロップ３０’は、図１のシステムフリップフロ
ップ１６と同様に、ＦＲＯＭＣＫＴ信号をラッチするよ
うに機能する。ここまでは、システムフリップフロップ
３０’は、システムフリップフロップ１６と同一の機能
を実行する。よって、バウンダリスキャンセル１２’が
デバイス１０にインプリメントされる場合には、図１の
システムフリップフロップ１６は余剰となり、よってデ
バイスの内部ロジック１４から削除される。
【００２０】システムフリップフロップ３０’のＱ出力
は出力バッファ１８に接続されている。図１のシステム
フリップフロップ１６と同様、図２のシステムフリップ
フロップ３０’は、通常図１の内部ロジックブロック１
４に対してクロックをかけるものと同一の信号であるク
ロック信号ＳＹＳＣＬＫに応答してクロックがかけられ
る。システムフリップフロップ３０’が以下に議論され
るような方式でプリセットあるいはクリアされるまで
は、当該フリップフロップはデバイス１０の出力バッフ
ァ１８に対して、デバイス１０の通常の動作モードの間
に図１の内部ロジックブロック１４から直前にラッチし
たビットを供給する。以下に記述されているように、シ
ステムフリップフロップ３０’は、図１のシステムフリ
ップフロップ１６の機能と図１のバウンダリスキャンセ
ル１２の出力マルチプレクサ２８の機能との双方を実行
する。有利な点は、図１の出力マルチプレクサ２８は２
ゲート分の遅延を負うのに対してシステムフリップフロ
ップ３０’が０ゲート伝播遅延を負うということであ
る。
【００２１】システムフリップフロップ３０’のＱＮ
（すなわちＱバー）出力はインバータ３１’に接続され
ており、インバータ３１’の出力はシフトマルチプレク
サ２２’の第一の（すなわち”０”）入力に接続されて
いる。このように、シフトマルチプレクサ２２’に対し
ては遅延ＦＲＯＭＣＫＴ信号を表わす信号がその第一入
力に供給されている。システムフリップフロップ３０’
のＱ出力を直接シフトマルチプレクサ２２’の第一入力
に接続してインバータ３１’の必要性を無くすことがよ
り効率的に思われるが、インバータ３１’を配置するに
はそれだけの理由がある。仮にインバータ３１’が省略
されてシステムフリップフロップ３０’のＱ出力が直接
シフトマルチプレクサ２２’の第一入力に接続された場
合は、システムフリップフロップ３０’の性能が、その
Ｑ出力の負荷が増大するために逆に影響されてしまう可
能性がある。
【００２２】システムフリップフロップ３０’は、ＭＯ
ＤＥ信号に応答するロジック回路３２’によってそれぞ
れフリップフロップのＰＤ及びＣＤＮ入力に印加される
プリセット及びクリア信号に従って非同期でプリセット
及びクリアされる。言い換えれば、ロジック回路３２’
によって生成されるプリセット及びクリア信号は、クロ
ック信号ＳＹＳＣＬＫに関係なくシステムフリップフロ
ップ３０’をプリセットしたりクリアしたりすることが
可能である。
【００２３】ロジック回路３２’はＡＮＤゲート３３’
を有しており、当該ＡＮＤゲートの第一及び第二入力に
それぞれ受信されるＭＯＤＥ信号と更新フリップフロッ
プ２６’のＱ出力信号とに従ってシステムフリップフロ
ップ３０’のプリセット入力ＰＤに対して供給されるプ
リセット信号を生成する。ロジック回路３２’は、さら
に、システムフリップフロップ３０’のクリア入力に供
給される（論理”０”レベルでアクティブである）クリ
ア信号ＣＤＮを生成するＮＡＮＤゲート３４’を有して
いる。このＮＡＮＤゲート３４’の出力信号は、それぞ
れ当該ＮＡＮＤゲートの第一及び第二入力にそれぞれ入
力されるＭＯＤＥ信号と更新フリップフロップ２６’の
ＱＮ出力信号に従って生成される。
【００２４】ＭＯＤＥ信号が第一の論理レベル（すなわ
ち論理”０”）にあってデバイス１０が通常の動作モー
ド（すなわち非テストモード）にある場合には、ＡＮＤ
ゲート３３’は論理”０”出力を、ＮＡＮＤゲート３
４’は論理”１”レベル出力をそれぞれ生成する。この
ような状況下では、システムフリップフロップ３０’は
非同期でクリアされたりプリセットされることはない。
このように、システムフリップフロップ３０’は、クロ
ック信号ＳＹＳＣＬＫによってクロックがかけられる
と、遅延ＦＲＯＭＣＫＴ信号の状態を反映したビットを
出力する。しかしながら、ＭＯＤＥ信号と更新フリップ
フロップ２６’のＱ出力の双方が第二の論理レベル（す
なわち論理”１”）にある場合には、システムフリップ
フロップ３０’は更新フリップフロップ２６’によって
保持されたビットの状態を表わすように強制される。
【００２５】ＭＯＤＥ信号が論理”１”レベルにある場
合には、更新フリップフロップ２６’のＱ及びＱＮ出力
はそれぞれ論理”０”及び論理”１”レベルにあり、Ａ
ＮＤゲート３３’及びＮＡＮＤゲート３４’はそれぞれ
論理”０”及び論理”１”レベルの出力信号を生成す
る。このような状況下では、ＰＤ＝０及びＣＤＮ＝０で
あり、システムフリップフロップ３０’は強制的にクリ
アされる。反対に、ＭＯＤＥ信号が論理”１”レベルに
あって更新フリップフロップ２６’のＱ及びＱＮ出力が
それぞれ論理”１”及び論理”０”レベルである場合に
は、ＡＮＤゲート３３’及びＮＡＮＤゲート３４’はそ
れぞれ論理”１”及び論理”０”レベルの出力を生成す
る。このような場合には、ＰＤ＝１かつＣＤＮ＝１であ
り、システムフリップフロップ３０’は強制的にプリセ
ットされる。容易に理解されるように、ＭＯＤＥ信号が
論理”１”レベルにある場合には、システムフリップフ
ロップ３０’は、更新フリップフロップ２６’のＱ及び
ＱＮ出力の状態に依存して、非同期でプリセットあるい
はクリアされる。
【００２６】ＭＯＤＥ信号の状態がシステムフリップフ
ロップ３０’のプリセット及びクリア可能性に影響を与
えるため、ＭＯＤＥ信号がグリッチを有さないことが重
要である。ＭＯＤＥ信号は、通常、バウンダリスキャン
セル１２’とは異なったところに配置されている個別の
論理回路によって生成されるが、その様な場合において
もグリッチを避けるためにＭＯＤＥ信号生成回路の設計
に注意が払われなければならない。
【００２７】以上の記述から明らかなように、本発明に
従ったバウンダリスキャンセル１２’のシステムフリッ
プフロップ３０’は、図１の出力マルチプレクサ２８と
比較して、より低減された伝播遅延でＦＲＯＭＣＫＴ信
号を非テスト期間に出力バッファ１８に対して伝達す
る。このことは、非テスト期間にはフリップフロップの
クリア及びプリセット機能がディセーブルされていると
いう事実による。しかしながら、テスト期間において
は、システムフリップフロップ３０’は更新フリップフ
ロップ２６’にラッチされたビットを表わすビットを出
力するように動作し、更新フリップフロップ２６’から
のビットを出力バッファ１８に対して図１の出力マルチ
プレクサと同様の方法で、しかもマルチプレクサに関連
する伝播遅延を負うことなく効率的に伝達する。
【００２８】図３は、ポジティブクロックエッジトリガ
ードＤフリップフロップの形態を有するシステムフリッ
プフロップ３０’の望ましい実施例を示したブロック図
である。図３に示されているように、システムフリップ
フロップ３０’は、第一及び第二入力を有し、その第二
入力にプリセット信号ＰＤが供給されていて、その出力
が、第二の入力に対してクリア信号ＣＤＮが接続されて
いるＮＡＮＤゲート２８’の第一の入力に対して接続さ
れている第一のＯＲゲート３６’を有している。ＮＡＮ
Ｄゲート３８’の出力は、出力が第一のトランスミッシ
ョンゲート４２’の入力に接続されたインバータ４０’
の入力に接続されており、トランスミッションゲート４
２’の出力はＯＲゲート３６’の第一の入力に接続され
ている。ＯＲゲート３６’の第一の入力に対しては、入
力がシステムフリップフロップ３０’のＤ入力を構成し
ている第二のトランスミッションゲート４４’の出力も
接続されている。
【００２９】各々のトランスミッションゲート４２’及
び４４’は、それぞれのゲートの一対の制御入力ｃ及び
ｃ’の個々に対して供給される一対の制御信号に応答す
る。各々のトランスミッションゲート４２’及び４４’
は、それぞれのｃ及びｃ’入力にそれぞれ個別に論理”
１”及び論理”０”信号を受信した場合にのみ、入力信
号をＯＲゲート３６’の第一の入力に伝達する。それ以
外の場合には、トランスミッションゲートは信号を伝達
しない。ゲート４２’の制御入力ｃ及びゲート４４’の
制御入力ｃ’は、システムフリップフロップ３０’のク
ロック入力ＣＫに対して接続されており、印加されたＳ
ＹＳＣＬＫ信号を受信する。ゲート４２’の制御入力
ｃ’及びゲート４４’の制御入力ｃは、システムフリッ
プフロップ３０’のクロック入力ＣＫに対して接続され
たインバータ４６’の出力に対して接続されている。容
易に理解されるように、ＳＹＳＣＬＫ信号が論理”１”
レベルの場合には、トランスミッションゲート４２’を
通過した信号がＯＲゲート３６’に供給される。反対
に、ＳＹＳＣＬＫ信号が論理”０”レベルにある場合に
は、トランスミッションゲート４４’が動作して信号を
ＯＲゲート３６’の入力に供給する。
【００３０】インバータ４０’の入力に接続されている
のみならず、ＮＡＮＤゲート３８’の出力は、トランス
ミッションゲート４２’及び４４’と同一の構造を有す
るトランスミッションゲート４８’の入力に対しても接
続されている。トランスミッションゲート４２’と同様
に、トランスミッションゲート４８’は、それぞれクロ
ック信号ＳＹＳＣＬＫ及びインバータ４６’の出力信号
が接続された制御入力ｃ及びｃ’を有している。トラン
スミッションゲート４８’の出力はインバータ５０’の
入力に接続されており、このインバータ５０’の出力が
システムフリップフロップ３０’のＱ出力を形成してい
る。
【００３１】システムフリップフロップ３０’のＱＮ出
力は、クリア信号ＣＤＮが供給される第一入力とＯＲゲ
ート５４’の出力が供給される第二ゲートとを有するＮ
ＡＮＤゲート５２’の出力によって構成される。ＯＲゲ
ート５４’は、プリセット信号ＰＤが供給される第一入
力とインバータ５０’の出力が供給される第二入力とを
有している。ＮＡＮＤゲート５２’の出力は、ｃ’及び
ｃ制御入力にそれぞれＳＹＳＣＬＫ及びその補信号が供
給されたトランスミッションゲート５６’の入力に供給
されている。トランスミッションゲート５６’の出力
は、トランスミッションゲート４８’の出力と共にイン
バータ５０’の入力に供給されるように接続されてい
る。
【００３２】上述されているように、システムフリップ
フロップ３０’のＱ出力は、ゲート５４’及び５２’を
介してＱ出力から導出される。このようにしてＱＮ信号
を導出することにより、ＱＮ信号をＱ信号の補信号とす
ることとＱＮ出力が負荷を駆動した場合にシステムフリ
ップフロップ３０’の動作に悪影響を与えかねない過負
荷によってＱ出力が影響を被ることを防止することとが
可能となる。
【００３３】システムフリップフロップ３０’の動作を
理解するために、プリセット信号ＰＤが論理”０”レベ
ルにあってクリア信号ＣＤＮが論理”１”にある場合の
状態を考える。このような状況下では、システムフリッ
プフロップ３０’は、従来技術に係るポジティブクロッ
クエッジトリガードＤフリップフロップとして機能す
る。
【００３４】プリセット信号ＰＤが論理”１”レベルに
あってクリア信号ＣＤＮが論理”１”レベルにある（す
なわち、プリセット条件にある）場合には、ＯＲゲート
３６’及び５４’の双方の出力信号は、Ｄ及びＣＫ入力
における入力信号の状態にかかわらずに論理”１”にな
る。ＯＲゲート３６’と５４’の出力が各々論理”１”
レベルにあってクリア信号ＣＤＮが論理”１”にある
と、ＮＡＮＤゲート３８’及び５２’はそれぞれ論理”
０”出力信号を生成する。よって、システムフリップフ
ロップ３０’のＱ出力には論理”１”信号が非同期で、
すなわちシステムフリップフロップ３０’のＣＫ入力に
おけるＳＹＳＣＬＫ信号の論理レベルに無関係に、現れ
ることになる。このことは、ＳＹＳＣＬＫ信号が論理”
１”レベルの場合には、（論理”０”レベルにある）Ｎ
ＡＮＤゲート３８’の出力信号がトランスミッションゲ
ート４８’を介してインバータ５０’に供給されてシス
テムフリップフロップ３０’のＱ出力が論理”１”レベ
ルになるためである。反対に、ＳＹＳＣＬＫ信号が論
理”０”レベルである場合には、（論理”０”レベルに
ある）ＮＡＮＤゲート５２’の出力がトランスミッショ
ンゲート５６’を介してインバータ５０’に供給されて
システムフリップフロップ３０’のＱ出力が論理”１”
レベルになるためである。
【００３５】プリセット信号ＰＤが論理”０”レベルに
あってクリア信号ＣＤＮが論理”０”にある（すなわち
クリア条件にある）場合には、ＮＡＮＤゲート３８’及
び５２’の出力は、システムフリップフロップ３０’の
Ｄ及びＣＫ入力における信号の状態に無関係に、共に論
理”１”レベルになる。このような条件においては、論
理”０”レベルの信号がシステムフリップフロップ３
０’の出力に現れる。このことは、ＳＹＳＣＬＫ信号が
論理”１”レベルの場合には、（論理”１”レベルにあ
る）ＮＡＮＤゲート３８’の出力信号がトランスミッシ
ョンゲート４８’を介してインバータ５０’に供給され
てシステムフリップフロップ３０’のＱ出力が論理”
０”レベルになるためである。反対に、ＳＹＳＣＬＫ信
号が論理”０”レベルである場合には、（論理”１”レ
ベルにある）ＮＡＮＤゲート５２’の出力がトランスミ
ッションゲート５６’を介してインバータ５０’に供給
されてシステムフリップフロップ３０’のＱ出力が論
理”０”レベルになるためである。
【００３６】以上、本発明に係る、電子デバイス１０の
バウンダリスキャンテストを可能にし、かつ非テスト期
間における信号伝播に係る遅延を低減した、バウンダリ
スキャンセル１２’が説明された。
【００３７】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。例えば、上述された本発明に係る
バウンダリスキャンセル１２’はデバイス１０の内部ロ
ジック１４と出力ノード２０を駆動する対応する出力バ
ッファ１８との間に配置されるものとして説明されてき
たが、バウンダリスキャンセル１２’は、適切な修正を
行なうことによって、入力ノード、入出力ノード、ある
いは制御ノードなどに対しても用いられうる。
【００３８】
【発明の効果】以上述べたごとく、本発明によれば、バ
ウンダリスキャンに関するＡＮＳＩ／ＩＥＥＥ１１４
９．１標準によって規定された方式による電子デバイス
のテストモードの間のバウンダリスキャンテストを可能
にし、かつ当該デバイスを非テスト期間における伝播遅
延を低減して動作させることを可能にするバウンダリス
キャンセルが提供される。
【図面の簡単な説明】
【図１】従来技術に係るバウンダリスキャンセルを示す
ブロック図。
【図２】本発明のより望ましい実施例であるところのバ
ウンダリスキャンセルを示すブロック図。
【図３】図２のバウンダリスキャンセルにおいて用いら
れるシステムフリップフロップを示すブロック図。
【符号の説明】
１０ 電子デバイス １２ バウンダリスキャンセル １４ 内部ロジックブロック １６ システムフリップフロップ １８ 出力バッファ ２０ 出力ノード ２２ シフトマルチプレクサ ２４ シフトフリップフロップ ２６ 更新フリップフロップ ２８ 出力マルチプレクサ １２’ バウンダリスキャンセル ２２’ シフトマルチプレクサ ２４’ シフトフリップフロップ ２６’ 更新フリップフロップ ３０’ システムフリップフロップ ３１’、４０’、４６’、５０’ インバータ ３２’ ロジック回路 ３３’ ＡＮＤゲート ３４’、３８’、５２’ ＮＡＮＤゲート ３６’、５４’ ＯＲゲート ４２’、４４’、４８’、５６’ トランスミッション
ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール ウィリアム ルツコウスキー アメリカ合衆国、08807 ニュージャージ ー、ブリッジウォーター、ステラ ドライ ブ 26

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電子デバイスの内部ロジックブロックと
    当該電子デバイスの出力ノードとの間に配置されたバウ
    ンダリスキャンセルにおいて、当該バウンダリスキャン
    セルは第一の期間におけるバウンダリスキャンテストを
    可能にするチェーン中の複数個のバウンダリスキャンセ
    ルの各々と直列に接続されるように適合されており、当
    該バウンダリスキャンセルが、 入力ビットをラッチして当該ラッチされた入力ビットに
    従って出力ビットを生成するシフトフリップフロップ
    （２４’）と、 入力ビットを受信する第一入力と第二の入力ビットを受
    信する第二入力とを有するシフトマルチプレクサ（２
    ２’）と、ここで、前記シフトマルチプレクサは、当該
    マルチプレクサに印加される外部制御ビットに応答し
    て、前記第一入力あるいは第二入力のいずれかの入力に
    印加された入力ビットを通過させ、 前記シフトフリップフロップに直前にロードされたビッ
    トをラッチする、前記シフトフリップフロップに接続さ
    れた更新フリップフロップ（２６’）と、 各々前記デバイスの前記内部ロジックブロックと前記デ
    バイスノードに接続されたＤ入力及びＱ出力を有し、非
    同期プリセット及びクリア機能を有するシステムフリッ
    プフロップ（３０’）と、 前記システムフリップフロップに接続され、前記更新フ
    リップフロップ中にラッチされたビットと外部ＭＯＤＥ
    ビットとの双方に応答して、前記第一の期間に前記シス
    テムフリップフロップに前記更新フリップフロップ中に
    ラッチされたビットに対応するＱ出力を生成させ、さら
    に、前記第一の期間以外の期間に前記システムフリップ
    フロップにそのＤ入力に現れたビットをそのＱ出力に通
    過させるロジック回路（３２’）と、 前記シフトマルチプレクサの第一入力に前記システムフ
    リップフロップのＱ出力に現れるビットに対応する入力
    ビットが供給されることを特徴とするバウンダリスキャ
    ンセル装置。
  2. 【請求項２】 前記ロジック回路が、 前記ＭＯＤＥビットが供給される第一入力及び前記更新
    フリップフロップによってラッチされたビットが供給さ
    れる第二入力を有するＡＮＤゲート（３３’）と、ここ
    で、当該ＡＮＤゲートは、前記第一及び第二入力に供給
    されるビットに従って前記システムフリップフロップを
    プリセットするために前記システムフリップフロップに
    対して供給されるプリセットビットを生成し、 前記ＭＯＤＥ信号が供給される第一入力及び前記更新フ
    リップフロップにラッチされたビットの補ビットが供給
    される第二入力とを有し、各々の入力に供給されるビッ
    トに従って前記システムフリップフロップをクリアする
    ために前記システムフリップフロップに対して供給され
    るクリアビットを生成するＮＡＮＤゲート（３４’）と
    を有することを特徴とする請求項第１項に記載の装置。
  3. 【請求項３】 前記システムフリップフロップが、その
    Ｑ出力に現れるビットの補ビットを出力するＱＮ出力を
    有しており、 前記システムフリップフロップのＱＮ出力と前記シフト
    マルチプレクサの前記第一入力との間に接続されたイン
    バータを更に有することを特徴とする請求項第１項に記
    載の装置。
  4. 【請求項４】 前記システムフリップフロップが、 前記システムフリップフロップのＤ入力を構成する入
    力、出力、及び前記システムフリップフロップにクロッ
    クをかけるためのクロック信号及びその補信号がそれぞ
    れ供給される一対の制御入力を有する第一のトランスミ
    ッションゲート（４４’）と、ここで、前記第一のトラ
    ンスミッションゲートは前記一対の制御入力に印加され
    た信号の所定の関係に従って前記入力に印加された信号
    を前記出力に対して通過させ、 入力、前記第一のトランスミッションゲートの出力に接
    続された出力、及び前記クロック信号及びその補信号が
    それぞれ供給される一対の制御入力を有する第二のトラ
    ンスミッションゲートと、ここで、前記第二のトランス
    ミッションゲートは前記一対の制御入力に印加された信
    号の所定の関係に従って前記入力に印加された信号を前
    記出力に対して通過させ、 前記プリセット信号が供給される第一入力及び前記第一
    及び第二トランスミッションゲートの出力に現れる信号
    が供給される第二入力とを有する第一のＯＲゲート（３
    ６’）と、ここで、前記第一ＯＲゲートはそれぞれの入
    力に供給される信号の論理和に対応する出力信号を生成
    し、 前記第一のＯＲゲートの出力が供給される第一入力及び
    前記クリア信号が供給される第二入力を有する第一のＮ
    ＡＮＤゲート（３８’）と、ここで、第一ＮＡＮＤゲー
    トはそれぞれの入力に供給される信号の否定論理積に対
    応する信号を生成し、 前記第一ＮＡＮＤゲートの出力信号が供給される入力を
    有し前記第二トランスミッションゲートの入力に接続さ
    れた出力を有して前記第二トランスミッションゲートに
    前記第一ＮＡＮＤゲートの出力信号の補信号を供給する
    インバータ（４０’）と、前記第一ＮＡＮＤゲートの出
    力に接続された入力、出力、及びクロック信号とクロッ
    ク信号の補信号とがそれぞれ供給される一対の制御入力
    とを有する第三のトランスミッションゲート（４８’）
    と、ここで、前記第三のトランスミッションゲートは前
    記一対の制御入力に印加された信号の所定の関係に従っ
    て前記入力に印加された信号を前記出力に対して通過さ
    せ、 入力、前期第三のトランスミッションゲートの出力に対
    して接続された出力、及び前記クロック信号及び前記ク
    ロック信号の前記補信号がそれぞれ供給される一対の制
    御入力とを有する第四のトランスミッションゲート（５
    ６’）と、ここで、前記第四のトランスミッションゲー
    トは前記一対の制御入力に印加された信号の所定の関係
    に従って前記入力に印加された信号を前記出力に対して
    通過させ、 前記第三及び第四のトランスミッションゲートの出力に
    接続された入力と前記システムフリップフロップのＱ出
    力を構成する出力とを有する第二のインバータ（５
    ０’）と、ここで、前記第二のインバータは前記第三及
    び第四のトランスミッションゲートの出力における信号
    を反転し、 前記第二のインバータの出力に接続された第一入力と現
    時点での信号が供給される第二入力とを有する第二のＯ
    Ｒゲート（５４’）と、ここで、前記第二のＯＲゲート
    は前記第一及び第二入力における信号の論理和に対応す
    る出力信号を生成し、 前記第二のＯＲゲートの出力信号が供給される第一入力
    及び前記クリア信号が供給される第二入力とを有し前記
    システムフリップフロップのＱＮ出力を構成して前記第
    四のトランスミッションゲートの入力に接続された出力
    を有する第二のＮＡＮＤゲート（５２’）と、ここで、
    前記第二のＮＡＮＤゲートはそれぞれの入力に供給され
    る信号の否定論理積に対応する信号を生成する有するこ
    とを特徴とする請求項第２項に記載の装置。
  5. 【請求項５】 電子デバイスの内部ロジックブロックと
    デバイスノードとの間の信号の通過を制御する方法にお
    いて、非テスト期間には前記内部ロジックブロックと前
    記デバイスノードの各々に通常現れるビットがそれらの
    間を通過し、一方テスト期間には更新ビットが前記内部
    ロジックブロックと前記デバイスノードとの間を通過さ
    せられており、当該方法が、 前記更新ビットを更新フリップフロップにラッチする段
    階と、 非同期プリセット及びクリア機能を有するシステムフリ
    ップフロップを、前記非テスト期間に前記プリセット及
    びクリア機能がディセーブルされていて、当該フリップ
    フロップが前記内部ロジックブロックと前記デバイスノ
    ードとの間で前記通常現れるビットを通過させるよう
    に、動作させる段階と、 前記テスト期間に前記フリップフロップに前記ラッチさ
    れた更新ビットに対応するビットを前記デバイスノード
    に対して通過させるように前記フリップフロッププリセ
    ット及びクリア信号の所定の組み合わせを供給する段階
    と、を有することを特徴とするバウンダリスキャンテス
    ト方法。
JP6191238A 1993-07-26 1994-07-22 バウンダリスキャンセル装置とバウンダリスキャンテスト方法 Pending JPH07167921A (ja)

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