JPH04248483A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04248483A JPH04248483A JP3011808A JP1180891A JPH04248483A JP H04248483 A JPH04248483 A JP H04248483A JP 3011808 A JP3011808 A JP 3011808A JP 1180891 A JP1180891 A JP 1180891A JP H04248483 A JPH04248483 A JP H04248483A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000872 buffer Substances 0.000 claims abstract description 86
- 238000010586 diagram Methods 0.000 description 7
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/2844—Fault-finding or characterising using test interfaces, e.g. adapters, test boxes, switches, PIN drivers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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-
- G—PHYSICS
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に、半導体集積回路の試験を効率よく行なうための
回路構成に関する。
、特に、半導体集積回路の試験を効率よく行なうための
回路構成に関する。
【０００２】
【従来の技術】半導体集積回路の試験としては各種の試
験があるが、その中の一つとして、出力バッファのＤＣ
特性の試験がある。
験があるが、その中の一つとして、出力バッファのＤＣ
特性の試験がある。
【０００３】この出力バッファのＤＣ特性の試験回路に
ついて、従来の試験回路の一例を、トライステート出力
バッファを用いた半導体集積回路を例にして説明する。
ついて、従来の試験回路の一例を、トライステート出力
バッファを用いた半導体集積回路を例にして説明する。
【０００４】図３は、従来の試験回路を示す回路図であ
る。
る。
【０００５】この試験回路では、トライステート出力バ
ッファ１のＤＣ特性を試験する場合に、テストモード（
以後ＴＳＴと記す）入力端子２に外部からＴＳＴ信号を
入力すると、内部ロジック回路（図示せず）からの論理
信号Ｑおよびコントロール信号Ｃがトライステート出力
バッファ１から切り離され、その替り、外部からテスト
データ（以後ＴＳＴＤと記す）信号及びテストバッファ
コントロール（以後ＴＳＴＣと記す）信号が、ＴＳＴＤ
入力端子３およびＴＳＴＣ入力端子４を介してトライス
テート出力バッファ１に入力される。
ッファ１のＤＣ特性を試験する場合に、テストモード（
以後ＴＳＴと記す）入力端子２に外部からＴＳＴ信号を
入力すると、内部ロジック回路（図示せず）からの論理
信号Ｑおよびコントロール信号Ｃがトライステート出力
バッファ１から切り離され、その替り、外部からテスト
データ（以後ＴＳＴＤと記す）信号及びテストバッファ
コントロール（以後ＴＳＴＣと記す）信号が、ＴＳＴＤ
入力端子３およびＴＳＴＣ入力端子４を介してトライス
テート出力バッファ１に入力される。
【０００６】そして、この２つの信号（ＴＳＴＤ信号お
よびＴＳＴＣ信号）の組み合せによって、信号出力端子
５の状態を「論理１」，「論理０」および「ＨＺ」（ハ
イインピーダンス）のいずれかに自由に設定できる。
よびＴＳＴＣ信号）の組み合せによって、信号出力端子
５の状態を「論理１」，「論理０」および「ＨＺ」（ハ
イインピーダンス）のいずれかに自由に設定できる。
【０００７】この試験回路は、図３に示すように、２ー
１マルチプレクサ６をトライステート出力バッファ１の
前段に置いている。この場合、２ー１マルチプレクサ６
は、内部ロジック回路からの論理信号ＱとＴＳＴＤ信号
のいずれか一方を、ＴＳＴ信号で選択して出力する。
１マルチプレクサ６をトライステート出力バッファ１の
前段に置いている。この場合、２ー１マルチプレクサ６
は、内部ロジック回路からの論理信号ＱとＴＳＴＤ信号
のいずれか一方を、ＴＳＴ信号で選択して出力する。
【０００８】又、２ー１マルチプレクサ７をトライステ
ート出力バッファ１のコントロール部の前段に設けてい
る。この２ー１マルチプレクサ７は、内部ロジック回路
からのコントロール信号ＣとＴＳＴＣ入力信号のいずれ
か一方を、ＴＳＴ信号で選択して出力する。
ート出力バッファ１のコントロール部の前段に設けてい
る。この２ー１マルチプレクサ７は、内部ロジック回路
からのコントロール信号ＣとＴＳＴＣ入力信号のいずれ
か一方を、ＴＳＴ信号で選択して出力する。
【０００９】尚、２ー１マルチプレクサ６及び７は、例
えば、図４に示すように、２つの２入力ＡＮＤ回路８お
よび９と２入力ＯＲ回路１０とインバータ１１とからな
っている。
えば、図４に示すように、２つの２入力ＡＮＤ回路８お
よび９と２入力ＯＲ回路１０とインバータ１１とからな
っている。
【００１０】そして、ＡＮＤ回路８の一方の入力部には
データ信号Ｄ１ が入力され、他方の入力部には制御信
号Ａが入力されている。又、もう一つのＡＮＤ回路９で
は、一方の入力部にデータ信号Ｄ２ が入力され、他方
の入力部には制御信号Ａの反転信号が入力されている。
データ信号Ｄ１ が入力され、他方の入力部には制御信
号Ａが入力されている。又、もう一つのＡＮＤ回路９で
は、一方の入力部にデータ信号Ｄ２ が入力され、他方
の入力部には制御信号Ａの反転信号が入力されている。
【００１１】２つのＡＮＤ回路８および９の出力は、２
入力ＯＲ回路１０のそれぞれの入力になっている。
入力ＯＲ回路１０のそれぞれの入力になっている。
【００１２】上記のマルチプレクサでは、制御信号Ａが
「論理１」の時、出力端子１２には入力のデータ信号Ｄ
１ が出力信号Ｏとして出力され、制御信号Ａが「論理
０」の時はデータ信号Ｄ２ が出力される。
「論理１」の時、出力端子１２には入力のデータ信号Ｄ
１ が出力信号Ｏとして出力され、制御信号Ａが「論理
０」の時はデータ信号Ｄ２ が出力される。
【００１３】ところで、一般に半導体集積回路において
は、信号出力端子５の状態を、内部ロジック回路からの
論理信号Ｑおよびコントロール信号Ｃで設定しようとす
ると非常に多数のテストパターンを走らせなければなら
ず、トライステート出力バッファ１のＤＣ特性試験には
多大の工数を要する。
は、信号出力端子５の状態を、内部ロジック回路からの
論理信号Ｑおよびコントロール信号Ｃで設定しようとす
ると非常に多数のテストパターンを走らせなければなら
ず、トライステート出力バッファ１のＤＣ特性試験には
多大の工数を要する。
【００１４】しかし、上記のような構成の試験回路によ
れば、信号出力端子５の状態をＴＳＴ信号，ＴＳＴＤ信
号およびＴＳＴＣ信号によって、下に示す真理値表に従
った状態に自由にしかも容易に設定することができるの
で、トライステート出力バッファ１のＤＣ特性を極めて
容易に試験することができる。
れば、信号出力端子５の状態をＴＳＴ信号，ＴＳＴＤ信
号およびＴＳＴＣ信号によって、下に示す真理値表に従
った状態に自由にしかも容易に設定することができるの
で、トライステート出力バッファ１のＤＣ特性を極めて
容易に試験することができる。
【００１５】
【００１６】
【発明が解決しようとする課題】上述した従来の試験回
路を持つ半導体集積回路では、出力バッファ（上述の例
ではトライステート出力バッファ１）と内部ロジック回
路との切り離しをマルチプレクサ６および７を用いて行
なっている。
路を持つ半導体集積回路では、出力バッファ（上述の例
ではトライステート出力バッファ１）と内部ロジック回
路との切り離しをマルチプレクサ６および７を用いて行
なっている。
【００１７】このため、通常のモード（ＴＳＴ信号が「
論理０」の場合）では、内部ロジック回路からの論理信
号Ｑが信号出力端子５に出力されるまでに、マルチプレ
クサ１段分のディレイが加わって信号の伝搬時間が遅く
なってしまうという問題がある。
論理０」の場合）では、内部ロジック回路からの論理信
号Ｑが信号出力端子５に出力されるまでに、マルチプレ
クサ１段分のディレイが加わって信号の伝搬時間が遅く
なってしまうという問題がある。
【００１８】
【課題を解決するための手段】本発明の半導体集積回路
は、外部の負荷を駆動する出力バッファと、この出力バ
ッファの前段に設けられて内部の論理回路からの論理信
号を前記出力バッファに出力するトライステートバッフ
ァと、前記出力バッファの前段に設けられて外部からの
テスト信号を前記出力バッファに出力するトライステー
ト入力バッファとを含み、前記出力バッファの入力部と
前記トライステートバッファの出力部と前記トライステ
ート入力バッファの出力部とが接続され、前記トライス
テートバッファは、データ信号入力部に前記論理信号が
入力され、コントロール信号入力部に外部からの制御信
号が入力され、前記トライステート入力バッファは、デ
ータ信号入力部に前記外部からのテスト信号が入力され
、コントロール信号入力部に前記外部からの制御信号が
入力され、前記トライステートバッファの出力状態と前
記トライステート入力バッファの出力状態とが前記外部
からの制御信号によって相反するように制御されること
によって、前記出力バッファの入力部に、前記内部の論
理回路からの論理信号および前記外部からのテスト信号
のいずれか一方が、前記トライステートバッファの出力
状態および前記トライステート入力バッファの出力状態
に応じて選択されて入力されることを特徴とする。
は、外部の負荷を駆動する出力バッファと、この出力バ
ッファの前段に設けられて内部の論理回路からの論理信
号を前記出力バッファに出力するトライステートバッフ
ァと、前記出力バッファの前段に設けられて外部からの
テスト信号を前記出力バッファに出力するトライステー
ト入力バッファとを含み、前記出力バッファの入力部と
前記トライステートバッファの出力部と前記トライステ
ート入力バッファの出力部とが接続され、前記トライス
テートバッファは、データ信号入力部に前記論理信号が
入力され、コントロール信号入力部に外部からの制御信
号が入力され、前記トライステート入力バッファは、デ
ータ信号入力部に前記外部からのテスト信号が入力され
、コントロール信号入力部に前記外部からの制御信号が
入力され、前記トライステートバッファの出力状態と前
記トライステート入力バッファの出力状態とが前記外部
からの制御信号によって相反するように制御されること
によって、前記出力バッファの入力部に、前記内部の論
理回路からの論理信号および前記外部からのテスト信号
のいずれか一方が、前記トライステートバッファの出力
状態および前記トライステート入力バッファの出力状態
に応じて選択されて入力されることを特徴とする。
【００１９】
【実施例】次に本発明の最適な実施例について、図面を
参照して説明する。図１は、本発明の第１の実施例の回
路構成を示す回路図である。
参照して説明する。図１は、本発明の第１の実施例の回
路構成を示す回路図である。
【００２０】本実施例においては、内部ロジック回路か
らの論理信号Ｑがトライステートバッファ１３に入力さ
れ、このトライステートバッファ１３の出力がトライス
テート出力バッファ１に入力されている。
らの論理信号Ｑがトライステートバッファ１３に入力さ
れ、このトライステートバッファ１３の出力がトライス
テート出力バッファ１に入力されている。
【００２１】トライステート出力バッファ１の入力部に
は又、ＴＳＴＤ信号がトライステート入力バッファ１４
を介して入力されている。
は又、ＴＳＴＤ信号がトライステート入力バッファ１４
を介して入力されている。
【００２２】又、内部ロジック回路からのコントロール
信号Ｃは、トライステートバッファ１５に入力され、こ
のトライステートバッファ１５の出力がトライステート
出力バッファ１のコントロール部に入力されている。
信号Ｃは、トライステートバッファ１５に入力され、こ
のトライステートバッファ１５の出力がトライステート
出力バッファ１のコントロール部に入力されている。
【００２３】トライステート出力バッファ１のコントロ
ール部には又、ＴＳＴＣ信号がトライステート入力バッ
ファ１６を介して入力されている。
ール部には又、ＴＳＴＣ信号がトライステート入力バッ
ファ１６を介して入力されている。
【００２４】そして、上記の２つのトライステート入力
バッファ１４および１６のそれぞれのコントロール部に
はＴＳＴ信号が入力バッファ１７を介して入力されてお
り、又その反転信号がトライステートバッファ１３およ
び１５のコントロール部に入力されている。
バッファ１４および１６のそれぞれのコントロール部に
はＴＳＴ信号が入力バッファ１７を介して入力されてお
り、又その反転信号がトライステートバッファ１３およ
び１５のコントロール部に入力されている。
【００２５】以下に、本実施例の動作について述べる。
【００２６】内部ロジック回路からの論理信号Ｑおよび
コントロール信号Ｃは、トライステートバッファ１３及
び１５がＴＳＴ信号によりハイインピーダンスになると
、トライステート出力バッファ１から切り離される。
コントロール信号Ｃは、トライステートバッファ１３及
び１５がＴＳＴ信号によりハイインピーダンスになると
、トライステート出力バッファ１から切り離される。
【００２７】そして、トライステート出力バッファ１が
ＴＳＴＤ信号とＴＳＴＣ信号によって制御可能となり、
ＤＣ試験を行なうことができる。
ＴＳＴＤ信号とＴＳＴＣ信号によって制御可能となり、
ＤＣ試験を行なうことができる。
【００２８】一方、２つのトライステート入力バッファ
１４及び１６がＴＳＴ信号によってハイインピーダンス
になることによって、内部ロジック回路からの論理信号
Ｑおよびコントロール信号Ｃがトライステート出力バッ
ファ１と接続されて、信号出力端子５に信号が出力され
、通常の動作モードとなる。
１４及び１６がＴＳＴ信号によってハイインピーダンス
になることによって、内部ロジック回路からの論理信号
Ｑおよびコントロール信号Ｃがトライステート出力バッ
ファ１と接続されて、信号出力端子５に信号が出力され
、通常の動作モードとなる。
【００２９】以上述べたように、本実施例では、内部ロ
ジック回路とトライステート出力バッファとの切り離し
にマルチプレクサを用いていないので、通常動作時には
内部ロジック回路からの論理信号Ｑがこのマルチプレク
サで遅延することがなく、信号伝搬時間が短縮される。
ジック回路とトライステート出力バッファとの切り離し
にマルチプレクサを用いていないので、通常動作時には
内部ロジック回路からの論理信号Ｑがこのマルチプレク
サで遅延することがなく、信号伝搬時間が短縮される。
【００３０】一例として、マルチプレクサを用いた従来
の半導体集積回路の信号伝搬時間が２．３ｎｓｅｃであ
ったものが、本実施例では１．５ｎｓｅｃであった。
の半導体集積回路の信号伝搬時間が２．３ｎｓｅｃであ
ったものが、本実施例では１．５ｎｓｅｃであった。
【００３１】次に、本発明の第２の実施例について説明
する。
する。
【００３２】図２は、本発明を、双方向の入出力バッフ
ァに適用した第２の実施例の回路図である。
ァに適用した第２の実施例の回路図である。
【００３３】この第２の実施例は、図１に示す第１の実
施例に、入力バッファ１８および３入力ＯＲ回路１９が
付加されている。
施例に、入力バッファ１８および３入力ＯＲ回路１９が
付加されている。
【００３４】本実施例では、トライステート出力バッフ
ァ１の動作に加えて、ＴＳＴ入力端子２へのテストモー
ド信号が「論理１」の時、下に示す真理値表のように、
３入力ＯＲ回路１９が「論理１」となって内部ロジック
回路への入力信号Ｙが「論理１」となる。
ァ１の動作に加えて、ＴＳＴ入力端子２へのテストモー
ド信号が「論理１」の時、下に示す真理値表のように、
３入力ＯＲ回路１９が「論理１」となって内部ロジック
回路への入力信号Ｙが「論理１」となる。
【００３５】そして、ＴＳＴＣ入力端子４への信号によ
ってトライステート出力バッファ１を「ＨＺ」（ハイイ
ンピーダンス）にすることにより、トライステート出力
バッファ１と入力バッファ１８とから構成される入出力
バッファが入力モードとなるので、入力モードでのＤＣ
試験が実施可能となる。
ってトライステート出力バッファ１を「ＨＺ」（ハイイ
ンピーダンス）にすることにより、トライステート出力
バッファ１と入力バッファ１８とから構成される入出力
バッファが入力モードとなるので、入力モードでのＤＣ
試験が実施可能となる。
【００３６】
【００３７】
【発明の効果】以上説明したように、本発明では、半導
体集積回路の出力バッファのＤＣ試験を行なう時に必要
となる内部ロジック回路と出力バッファとの切り離しを
、従来マルチプレクサによって行なっていたものをトラ
イステートバッファで行なっている。
体集積回路の出力バッファのＤＣ試験を行なう時に必要
となる内部ロジック回路と出力バッファとの切り離しを
、従来マルチプレクサによって行なっていたものをトラ
イステートバッファで行なっている。
【００３８】従って、本発明によれば、従来、通常動作
時に内部ロジック回路からの信号がマルチプレクサを通
過することによって発生していた信号伝搬の遅延を無く
することができ、外部への信号伝搬遅延時間を短縮する
ことができるという効果を有する。
時に内部ロジック回路からの信号がマルチプレクサを通
過することによって発生していた信号伝搬の遅延を無く
することができ、外部への信号伝搬遅延時間を短縮する
ことができるという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実例例の回路図である。
【図３】従来の試験回路の回路図である。
【図４】従来の試験回路のマルチプレクサの回路図であ
る。
る。
１ トライステート出力バッファ２ テス
トモード入力端子 ３ テストデータ入力端子 ４ テストバッファコントロール入力端子５
信号出力端子 ６，７ マルチプレクサ ８，９ ＡＮＤ回路 １０，１９ ＯＲ回路 １１ インバータ １２ 出力端子 １３，１５ トライステートバッファ１４，１６
トライステート入力バッファ１７，１８
入力バッファ
トモード入力端子 ３ テストデータ入力端子 ４ テストバッファコントロール入力端子５
信号出力端子 ６，７ マルチプレクサ ８，９ ＡＮＤ回路 １０，１９ ＯＲ回路 １１ インバータ １２ 出力端子 １３，１５ トライステートバッファ１４，１６
トライステート入力バッファ１７，１８
入力バッファ
Claims (1)
- 【請求項１】 外部の負荷を駆動する出力バッファと
、この出力バッファの前段に設けられて内部の論理回路
からの論理信号を前記出力バッファに出力するトライス
テートバッファと、前記出力バッファの前段に設けられ
て外部からのテスト信号を前記出力バッファに出力する
トライステート入力バッファとを含み、前記出力バッフ
ァの入力部と前記トライステートバッファの出力部と前
記トライステート入力バッファの出力部とが接続され、
前記トライステートバッファは、データ信号入力部に前
記論理信号が入力され、コントロール信号入力部に外部
からの制御信号が入力され、前記トライステート入力バ
ッファは、データ信号入力部に前記外部からのテスト信
号が入力され、コントロール信号入力部に前記外部から
の制御信号が入力され、前記トライステートバッファの
出力状態と前記トライステート入力バッファの出力状態
とが前記外部からの制御信号によって相反するように制
御されることによって、前記出力バッファの入力部に、
前記内部の論理回路からの論理信号および前記外部から
のテスト信号のいずれか一方が、前記トライステートバ
ッファの出力状態および前記トライステート入力バッフ
ァの出力状態に応じて選択されて入力されることを特徴
とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011808A JPH04248483A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路 |
| US07/824,217 US5206584A (en) | 1991-02-01 | 1992-01-22 | Test circuit for testing a three-state output buffer gate in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011808A JPH04248483A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248483A true JPH04248483A (ja) | 1992-09-03 |
Family
ID=11788133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011808A Pending JPH04248483A (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5206584A (ja) |
| JP (1) | JPH04248483A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528610A (en) * | 1992-04-30 | 1996-06-18 | Hughes Aircraft Company | Boundary test cell with self masking capability |
| JPH07175851A (ja) * | 1993-10-28 | 1995-07-14 | Mitsubishi Electric Corp | バスチェック装置及びバスチェック方法 |
| US6199182B1 (en) * | 1997-03-27 | 2001-03-06 | Texas Instruments Incorporated | Probeless testing of pad buffers on wafer |
| US7395527B2 (en) | 2003-09-30 | 2008-07-01 | International Business Machines Corporation | Method and apparatus for counting instruction execution and data accesses |
| US8381037B2 (en) | 2003-10-09 | 2013-02-19 | International Business Machines Corporation | Method and system for autonomic execution path selection in an application |
| US7415705B2 (en) | 2004-01-14 | 2008-08-19 | International Business Machines Corporation | Autonomic method and apparatus for hardware assist for patching code |
| US7895382B2 (en) | 2004-01-14 | 2011-02-22 | International Business Machines Corporation | Method and apparatus for qualifying collection of performance monitoring events by types of interrupt when interrupt occurs |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4782283A (en) * | 1986-08-22 | 1988-11-01 | Aida Corporation | Apparatus for scan testing CMOS integrated systems |
| US5084874A (en) * | 1988-09-07 | 1992-01-28 | Texas Instruments Incorporated | Enhanced test circuit |
-
1991
- 1991-02-01 JP JP3011808A patent/JPH04248483A/ja active Pending
-
1992
- 1992-01-22 US US07/824,217 patent/US5206584A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5206584A (en) | 1993-04-27 |
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