JPH0212077A - オンボードスキャンテスト装置 - Google Patents
オンボードスキャンテスト装置Info
- Publication number
- JPH0212077A JPH0212077A JP63160818A JP16081888A JPH0212077A JP H0212077 A JPH0212077 A JP H0212077A JP 63160818 A JP63160818 A JP 63160818A JP 16081888 A JP16081888 A JP 16081888A JP H0212077 A JPH0212077 A JP H0212077A
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- lsi
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- 238000012360 testing method Methods 0.000 title claims abstract description 40
- 238000010998 test method Methods 0.000 claims description 4
- 230000008685 targeting Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、外部スキャンリングによるスキャンテスト
機能をもつＬＳＩをプリントボードに実装した状態でテ
ストするのに好適なオンボードスキャンテスト方式に関
する。
機能をもつＬＳＩをプリントボードに実装した状態でテ
ストするのに好適なオンボードスキャンテスト方式に関
する。
（従来の技術）
ＬＳＩ、とりわけ超ＬＳＩのテストを容易にする手段の
１つに、スキャンテスト方式がある。
１つに、スキャンテスト方式がある。
このスキャンテスト方式は、ＬＳＩ内部のフリップフロ
ップ（Ｆ／Ｆ）を全てシフトレジスタになるように接続
し、データをシリアルでシフトインし、各Ｆ／Ｆにデー
タを設定した後、１クロック分のシステム動作を行わせ
、各Ｆ／Ｆのデータをシリアルでシフトアウトし、各Ｆ
／Ｆの動作およびＦ／Ｆ間にあるランダムロジック（組
合わせ回路）のテストを行うものである。但し、この方
式では、ＬＳＩ外部からの入力信号および外部への出力
信号については、設定および結果の観測ができないとい
う問題がある。
ップ（Ｆ／Ｆ）を全てシフトレジスタになるように接続
し、データをシリアルでシフトインし、各Ｆ／Ｆにデー
タを設定した後、１クロック分のシステム動作を行わせ
、各Ｆ／Ｆのデータをシリアルでシフトアウトし、各Ｆ
／Ｆの動作およびＦ／Ｆ間にあるランダムロジック（組
合わせ回路）のテストを行うものである。但し、この方
式では、ＬＳＩ外部からの入力信号および外部への出力
信号については、設定および結果の観測ができないとい
う問題がある。
そこで、第２図に示すように、ＬＳＩＬＩ上に各入出力
信号に対応する外部スキャン用のＦ／Ｆ１２を形成し、
これらのＦ ／ Ｆ １２をシリアルに接続して外部ス
キャンリングを設ける方式が考えられている。この方式
では、入力部は第３図に示すように構成される。第３図
の構成によれば、外部スキャンＦ ／ Ｆ １２にシフ
ト動作により設定されたデータは、トライステートバア
ッファ（３−８Ｔバアツフア） １３がイネーブルにさ
れることにより、（入力用の）パッド（ポンディングパ
ッド） １４に取出さね７る。したがって、パッド１４
に取出されたデータをシステム内部に取込むことにより
、外部から（パッド１４に）データ（システム入力デー
タ）を入力したのと同じ効果を与える。一方、出力部は
第４図に示すように構成される。第４図の構成によれば
、テスト中はセレクタ１５を（出力用の）パッド１６側
に切換えることにより、システム内部からパッドｔａへ
出力されたデータ（システム出力データ）を外部スキャ
ンＦ ／ Ｆ １２に取込むことができる。その後、セ
レクタ１５を元に戻し、シフトアウトにより外部へ取出
すことにより、システムの結果を観ｎ１することが可能
となる。
信号に対応する外部スキャン用のＦ／Ｆ１２を形成し、
これらのＦ ／ Ｆ １２をシリアルに接続して外部ス
キャンリングを設ける方式が考えられている。この方式
では、入力部は第３図に示すように構成される。第３図
の構成によれば、外部スキャンＦ ／ Ｆ １２にシフ
ト動作により設定されたデータは、トライステートバア
ッファ（３−８Ｔバアツフア） １３がイネーブルにさ
れることにより、（入力用の）パッド（ポンディングパ
ッド） １４に取出さね７る。したがって、パッド１４
に取出されたデータをシステム内部に取込むことにより
、外部から（パッド１４に）データ（システム入力デー
タ）を入力したのと同じ効果を与える。一方、出力部は
第４図に示すように構成される。第４図の構成によれば
、テスト中はセレクタ１５を（出力用の）パッド１６側
に切換えることにより、システム内部からパッドｔａへ
出力されたデータ（システム出力データ）を外部スキャ
ンＦ ／ Ｆ １２に取込むことができる。その後、セ
レクタ１５を元に戻し、シフトアウトにより外部へ取出
すことにより、システムの結果を観ｎ１することが可能
となる。
さて、上記したような外部スキャンリングによるスキャ
ンテスト機能を持つＬＳＩＩＩをプリントボード（プリ
ント基板）に実装して用いた場合、通常状態では、第５
図に示すようにＬＳＩＩＩの入力端子１７に他の回路素
子２１からアクティブな信号（システム入力信号）が与
えられている。このため、ＬＳＩＩＩを対象とするスキ
ャンテストの入力の設定のために、第３図で説明したよ
うにＬＳＩＩＩ内部から３−ＳＴバアッファ１３を通し
てデータをパッド１４へ取出してシステム内部へ取込も
うとするとデータの衝突が発生し、正しいデータの設定
が行えない。
ンテスト機能を持つＬＳＩＩＩをプリントボード（プリ
ント基板）に実装して用いた場合、通常状態では、第５
図に示すようにＬＳＩＩＩの入力端子１７に他の回路素
子２１からアクティブな信号（システム入力信号）が与
えられている。このため、ＬＳＩＩＩを対象とするスキ
ャンテストの入力の設定のために、第３図で説明したよ
うにＬＳＩＩＩ内部から３−ＳＴバアッファ１３を通し
てデータをパッド１４へ取出してシステム内部へ取込も
うとするとデータの衝突が発生し、正しいデータの設定
が行えない。
（発明が解決しようとする課題）
上記したように、外部スキャンリングによるスキャンテ
スト機能を持つＬＳＩがプリントボードに実装されたシ
ステムでは、スキャンテストのために入力の設定を行お
うとすると、その設定データとＬＳＩ外部から入力され
るシステム入力信号との衝突が発生し、結局プリントボ
ードに搭載した状態ではＬＳＩのスキャンテストを行う
ことができないという問題があった。
スト機能を持つＬＳＩがプリントボードに実装されたシ
ステムでは、スキャンテストのために入力の設定を行お
うとすると、その設定データとＬＳＩ外部から入力され
るシステム入力信号との衝突が発生し、結局プリントボ
ードに搭載した状態ではＬＳＩのスキャンテストを行う
ことができないという問題があった。
したがってこの発明は、外部スキャンリングによるスキ
ャンテスト機能を持つＬＳＩ単体のスキャンテストが、
プリントボードに実装された状態でも行うことができる
ようにすることを解決すべき課題とする。
ャンテスト機能を持つＬＳＩ単体のスキャンテストが、
プリントボードに実装された状態でも行うことができる
ようにすることを解決すべき課題とする。
［発明の構成］
（課題を解決するための手段）
この発明は、プリントボードに実装されたＬＳＩであっ
て外部スキャンリングによるスキャンテスト機能をもつ
ＬＳＩを対象とするスキャンテストの実行を制御する制
御手段と、上記ＬＳＩに入力する全ての信号（システム
入力信号）を上記制御手段から出力される所定制御信号
に応じてハイインピーダンス状態に設定するための手段
とを設け、上記全てのシステム入力信号をハイインピー
ダンス状態としてＬＳＩのスキャンテストを実行するよ
うにしたことを特徴とする。
て外部スキャンリングによるスキャンテスト機能をもつ
ＬＳＩを対象とするスキャンテストの実行を制御する制
御手段と、上記ＬＳＩに入力する全ての信号（システム
入力信号）を上記制御手段から出力される所定制御信号
に応じてハイインピーダンス状態に設定するための手段
とを設け、上記全てのシステム入力信号をハイインピー
ダンス状態としてＬＳＩのスキャンテストを実行するよ
うにしたことを特徴とする。
（作用）
上記の構成によれば、上記制御手段から上記所定制御信
号を出力することにより、通常状態（システム稼動状！
りにおいてプリントボード上のＬＳＩに入力する全ての
システム入力信号をハイインピーダンス状態に設定する
ことができる。
号を出力することにより、通常状態（システム稼動状！
りにおいてプリントボード上のＬＳＩに入力する全ての
システム入力信号をハイインピーダンス状態に設定する
ことができる。
この状態では、外部スキャンリングによるスキャンテス
トのための入力設定が、システム入力信号に影響されず
に正しく行える。したがって制御手段は、スキャンテス
トの期間、上記所定制御信号を出力することにより、上
記ＬＳＩ単独のテストを同ＬＳＩがプリントボードに実
装された状態で行うことができる。
トのための入力設定が、システム入力信号に影響されず
に正しく行える。したがって制御手段は、スキャンテス
トの期間、上記所定制御信号を出力することにより、上
記ＬＳＩ単独のテストを同ＬＳＩがプリントボードに実
装された状態で行うことができる。
（実施例）
第１図はこの発明の一実施例を示すブロック構成図であ
り、２１は外部スキャンリングによるスキャンテスト機
能を持つ第２図に示したＬＳＩＩＩと同様のＬＳＩであ
る。ＬＳＩ２１は図示せぬプリントボードに実装されて
おり、第３図に示した入力部および第４図に示した出力
部と同様の周知の構成を有している。２２．２３はシス
テム動作で生成される（ＬＳＩ２１への）システム入力
信号、２４゜２５は信号２２．２３のＬＳＩ２１への入
力を制御する３−３Ｔ （トライステート）バアッファ
、２８．２７は３−８Ｔバアッファ２４．２５の出力が
接続される（第５図の入力端子１７と同様の）ＬＳＩ２
１の入力端子である。なお、ＬＳＩ２１へのシステム入
力信号は、上記信号２２．２３以外にも存在し、それら
の信号をＬＳＩ２１の対応する入力端子（図示せず）に
それぞれ入力するための幾つかの３−ＳＴバアッファも
存在するが、第１図では省略されている。
り、２１は外部スキャンリングによるスキャンテスト機
能を持つ第２図に示したＬＳＩＩＩと同様のＬＳＩであ
る。ＬＳＩ２１は図示せぬプリントボードに実装されて
おり、第３図に示した入力部および第４図に示した出力
部と同様の周知の構成を有している。２２．２３はシス
テム動作で生成される（ＬＳＩ２１への）システム入力
信号、２４゜２５は信号２２．２３のＬＳＩ２１への入
力を制御する３−３Ｔ （トライステート）バアッファ
、２８．２７は３−８Ｔバアッファ２４．２５の出力が
接続される（第５図の入力端子１７と同様の）ＬＳＩ２
１の入力端子である。なお、ＬＳＩ２１へのシステム入
力信号は、上記信号２２．２３以外にも存在し、それら
の信号をＬＳＩ２１の対応する入力端子（図示せず）に
それぞれ入力するための幾つかの３−ＳＴバアッファも
存在するが、第１図では省略されている。
即ち本実施例では、ＬＳＩ２１への全てのシステム入力
信号に対応して、３−３Ｔバアツフアが用意される。
信号に対応して、３−３Ｔバアツフアが用意される。
３１はＬＳＩ２１などプリントボードに実装された各種
ＬＳＩのスキャンテストの実行の制御等を行う制御回路
、３２は制御回路３１によるＬＳＩ２１を対象とするス
キャンテストの実行制御に用いられるスキャンテスト信
号路、３３は制御回路３１によるＬＳＩ２１を対象とす
るスキャンテストの期間中ハイレベルとなる制御信号で
ある。この制御信号３３は、３−８Ｔバアッファ２４．
２５などを出力ディセーブル状態に設定するのに用いら
れる。３４は制御信号３３のレベルを反転するインバー
タ、３５は３−５Ｔバアツフア２５を制御するためのシ
ステム動作で生成される制御信号、３Ｂは通常状態にお
いては制御信号３５によって制御されている３−ＳＴバ
アッファ２５をスキャンテスト中インバータ３４の出力
信号に応じて強制的に出力イネーブル（出力）〜イイン
ピーダンス）状態に設定するためのゲート、例えばナン
トゲートである。
ＬＳＩのスキャンテストの実行の制御等を行う制御回路
、３２は制御回路３１によるＬＳＩ２１を対象とするス
キャンテストの実行制御に用いられるスキャンテスト信
号路、３３は制御回路３１によるＬＳＩ２１を対象とす
るスキャンテストの期間中ハイレベルとなる制御信号で
ある。この制御信号３３は、３−８Ｔバアッファ２４．
２５などを出力ディセーブル状態に設定するのに用いら
れる。３４は制御信号３３のレベルを反転するインバー
タ、３５は３−５Ｔバアツフア２５を制御するためのシ
ステム動作で生成される制御信号、３Ｂは通常状態にお
いては制御信号３５によって制御されている３−ＳＴバ
アッファ２５をスキャンテスト中インバータ３４の出力
信号に応じて強制的に出力イネーブル（出力）〜イイン
ピーダンス）状態に設定するためのゲート、例えばナン
トゲートである。
次に、゛第１図の構成の動作を説明する。
まず、通常のシステム動作の期間は、制御回路３１から
の制御信号３３はローレベル（低レベル）となっている
。この場合、３−８Ｔバアツフア２４は出力イネーブル
状態にあり、システム動作で生成されるシステム入力信
号２２が３−ＳＴバアツファ２４を介してＬＳＩ２１の
入力端子２Ｂに入力される。
の制御信号３３はローレベル（低レベル）となっている
。この場合、３−８Ｔバアツフア２４は出力イネーブル
状態にあり、システム動作で生成されるシステム入力信
号２２が３−ＳＴバアツファ２４を介してＬＳＩ２１の
入力端子２Ｂに入力される。
また、制御信号３３がローレベルにある期間は、インバ
ータ３４の出力信号がハイレベル（高レベル）となるの
で、ナントゲート３Ｇの出力信号のレベルはシステム動
作で生成される制御信号３５のレベル反転信号に一致し
、３−８Ｔバアツフア２５は制御信号３５に応じて制御
される。この結果、システム動作で生成されるシステム
人力信号２３は、制御信号３５に応じて３ ＋ ＳＴ
／（アツファ２５を介してＬＳＩ２１の入力端子２７に
入力される。即ち６本実施例では、制御回路３１からの
制御信号３３がローレベルとなっている期間は、ＬＳＩ
２１へは、信号２２゜２３を始めとする全てのシステム
入力信号が、システムの期待値通りの状態で与えられる
。
ータ３４の出力信号がハイレベル（高レベル）となるの
で、ナントゲート３Ｇの出力信号のレベルはシステム動
作で生成される制御信号３５のレベル反転信号に一致し
、３−８Ｔバアツフア２５は制御信号３５に応じて制御
される。この結果、システム動作で生成されるシステム
人力信号２３は、制御信号３５に応じて３ ＋ ＳＴ
／（アツファ２５を介してＬＳＩ２１の入力端子２７に
入力される。即ち６本実施例では、制御回路３１からの
制御信号３３がローレベルとなっている期間は、ＬＳＩ
２１へは、信号２２゜２３を始めとする全てのシステム
入力信号が、システムの期待値通りの状態で与えられる
。
次に、ＬＳＩ２１をプリントボードに実装した状態で、
同ＬＳＩ２１のスキャンテストを行う場合の動作を説明
する。この場合、まず制御回路３１からの制御信号３３
を／＼イレベルに切替える。制御信号３３がハイレベル
となると、３−９Ｔ）くア・ソファ２４は出力ディセー
ブル状態となり、システム入力信号２２はハイインピー
ダンスとなる。また制御信号３３がハイレベルとなると
、ナントゲート３Ｂの出力信号はシステム動作で生成さ
れる制御信号３５の状態に無関係に／翫イレベルとなる
。この結果、３−５Ｔバアツフア２５も強制的に出力デ
ィセーブル状態になり、システム入力信号２３はノ１イ
インピーダンスとなる。即ち本実施例では、制御回路３
１からの制御信号３３がハイレベルとなると、信号２２
゜２３を始めとするＬＳＩ２１に対する全てのシステム
入力信号がハイインピーダンスに設定される。
同ＬＳＩ２１のスキャンテストを行う場合の動作を説明
する。この場合、まず制御回路３１からの制御信号３３
を／＼イレベルに切替える。制御信号３３がハイレベル
となると、３−９Ｔ）くア・ソファ２４は出力ディセー
ブル状態となり、システム入力信号２２はハイインピー
ダンスとなる。また制御信号３３がハイレベルとなると
、ナントゲート３Ｂの出力信号はシステム動作で生成さ
れる制御信号３５の状態に無関係に／翫イレベルとなる
。この結果、３−５Ｔバアツフア２５も強制的に出力デ
ィセーブル状態になり、システム入力信号２３はノ１イ
インピーダンスとなる。即ち本実施例では、制御回路３
１からの制御信号３３がハイレベルとなると、信号２２
゜２３を始めとするＬＳＩ２１に対する全てのシステム
入力信号がハイインピーダンスに設定される。
この状態で、制御回路３１はスキャンテスト信号路３２
を介して、ＬＳＩ２１へのデータスキャン、ＬＳＩ２１
の図示せぬパッドを介した入力データの設定、単独のシ
ステム動作、パッドを介した出力データのスキャン用Ｆ
／Ｆ （図示せず）への取込み、およびＦ／Ｆに取込ん
だデータのスキャンアウト等の一連の周知の動作を行い
、ＬＳＩ２１をプリントボード上で単独にテストする。
を介して、ＬＳＩ２１へのデータスキャン、ＬＳＩ２１
の図示せぬパッドを介した入力データの設定、単独のシ
ステム動作、パッドを介した出力データのスキャン用Ｆ
／Ｆ （図示せず）への取込み、およびＦ／Ｆに取込ん
だデータのスキャンアウト等の一連の周知の動作を行い
、ＬＳＩ２１をプリントボード上で単独にテストする。
［発明の効果］
以上詳述したようにこの発明によれば、外部スキャンリ
ングによるスキャンテスト機能をもつＬＳＩをプリント
ボードに実装した状態でも、スキャンテストの期間中は
、ＬＳＩに入力される全てのシステム入力信号をシステ
ム動作とは無関係にハイインピーダンスに設定できるの
で、この状態を利用してプリントボード上でのＬＳＩ単
独のテストをシステム動作に影響されずに正しく行うこ
とができる。したがって、複数のＬＳＩが同一プリント
ボードに実装されている場合には、故障ＬＳＩを特定す
ることが可能となり、またＬ Ｓ Ｉ以外の故障と分離
することにより、故障箇所を早期に特定することができ
る。
ングによるスキャンテスト機能をもつＬＳＩをプリント
ボードに実装した状態でも、スキャンテストの期間中は
、ＬＳＩに入力される全てのシステム入力信号をシステ
ム動作とは無関係にハイインピーダンスに設定できるの
で、この状態を利用してプリントボード上でのＬＳＩ単
独のテストをシステム動作に影響されずに正しく行うこ
とができる。したがって、複数のＬＳＩが同一プリント
ボードに実装されている場合には、故障ＬＳＩを特定す
ることが可能となり、またＬ Ｓ Ｉ以外の故障と分離
することにより、故障箇所を早期に特定することができ
る。
第１図はこの発明の一実施例を示すブロック構成図、第
２図は外部スキャンリングによるスキャンテスト機能を
もつ通常のＬＳＩの概略構成図、第３図は第２図のＬＳ
Ｉの入力部の構成を示す図、第４図は第２図のＬＳＩの
出力部の構成を示す図、第５図は第２図のＬＳＩの入力
部とＬＳＩ外部とのインタフェース部分を示す図である
。 ２１・・・ＬＳ Ｉ、 ２２．２３・・・システム入力
信号、２４゜２５・・・３−ＳＴ （トライステート）
バアッファ、３１・・・制御回路、３３・・・制御信号
。 出願人代理人 弁理士 鈴江武彦
２図は外部スキャンリングによるスキャンテスト機能を
もつ通常のＬＳＩの概略構成図、第３図は第２図のＬＳ
Ｉの入力部の構成を示す図、第４図は第２図のＬＳＩの
出力部の構成を示す図、第５図は第２図のＬＳＩの入力
部とＬＳＩ外部とのインタフェース部分を示す図である
。 ２１・・・ＬＳ Ｉ、 ２２．２３・・・システム入力
信号、２４゜２５・・・３−ＳＴ （トライステート）
バアッファ、３１・・・制御回路、３３・・・制御信号
。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 外部スキャンリングによるスキャンテスト機能をもつＬ
ＳＩ（大規模集積回路）がプリントボードに実装された
システムにおいて、上記ＬＳＩを対象とするスキャンテ
ストの実行を制御する制御手段と、上記ＬＳＩに入力す
る全ての信号を上記制御手段から出力される所定制御信
号に応じてハイインピーダンス状態に設定するための手
段とを設け、上記ＬＳＩに入力する全ての信号をハイイ
ンピーダンス状態として上記ＬＳＩのスキャンテストを
実行するようにしたことを特徴とするオンボードスキャ
ンテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160818A JPH0740060B2 (ja) | 1988-06-30 | 1988-06-30 | オンボードスキャンテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160818A JPH0740060B2 (ja) | 1988-06-30 | 1988-06-30 | オンボードスキャンテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212077A true JPH0212077A (ja) | 1990-01-17 |
| JPH0740060B2 JPH0740060B2 (ja) | 1995-05-01 |
Family
ID=15723085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160818A Expired - Fee Related JPH0740060B2 (ja) | 1988-06-30 | 1988-06-30 | オンボードスキャンテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740060B2 (ja) |
-
1988
- 1988-06-30 JP JP63160818A patent/JPH0740060B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740060B2 (ja) | 1995-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |