JPH02118475A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 文良立１ 本発明は論理集積回路に関し、特にＣＰＵのような汎用
型等、大きな論理回路（以下、マクロ回路という）を複
数個含んで構成された論理集積回路に関する。

従来技術 従来、この種の論理集積回路は第４図に示されているよ
うな構成となっていた０図において、従来の論理集積回
路１は同一構成のマクロ回路２及び３と、ランダムロジ
ック部８１及び８２と、デコーダ４とを含んで構成され
ていた。なお、１１は入力端子、１２は出力端子、１３
はテストモード選択端子である。

かかる構成からなる従来の論理集積回路１は、通常時に
は入力端子１１に印加される入力信号をランダムロジッ
ク部８１を介して１つのファンクションブロックとして
使用されるマクロ回路２及び３の夫々対応する端子に入
力し、マクロ回！２及び３の夫々の出力をランダムロジ
ック部８２を介して出力端子１２へ送出していた。

また、テストモード時には制御信号をテストモード選択
端子１３に印加ずれば、デコーダ４によりテストモード
信号４０がマクロ回路２及び３や他の図示せぬ論理回路
に入力され、論理集積回路１はテスト可能状態となって
いた。そして、テスト可能状態となった上で入力端子１
１に所定の検証用テストパターン信号を入力し、論理集
積回路の各部のテストが行われていた。そして、マクロ
回路２及び３に対しても池の論理回路と同様にテストが
行われていた。

しかし、ＬＳＩの大規模化に伴い、汎用型のＬＳＩ例え
ば、図中のマクロ回路２及び３）を取込んだＬＳＩ化が
進んでいるため、従来の論理集積回路においてはマクロ
回路に入力され、その出力が送出されるまでの間に設け
られているランダムロジック部８１及び８２や池の論理
回路とを考慮して検証用テストパターンを作成しなけれ
ばならず、非常に困難であるという欠点があった。

また、マクロ回路のテスト用端子を他に設けると論理集
積回路全体の端子が増大してしまうという欠点もあった
。

九肌立且勲 本発明の目的は、テスト用端子を新たに設けずにマイク
ロ回路のみのテストを有効に行うことができる論Ｆｌ！
集積回路を提供することである。

１匪塁１メ 本発明の論理集積回路は、同一機能を有する複数の論理
回路を含む論理集積回路であって、外部指令に応答して
前記複数の論理回路の夫々の対応する入力端子へ同一の
入力信号を印加せしめる入力制御手段と、前記外部指令
に応答して前記複数の論理回路の夫々の対応する出力信
号を共通に導出せしめる出力制御手段とを有することを
特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による論理集積回路の一実施例の構成を
示すブロック図であり、第４図と同等部分は同一符号に
より示されている。

図において、本発明の一実施例による論理集積口Ｉ￥８
１は従来のそれに加えて、セレクタ（ＳＬ）５４〜５つ
と、検出回路６と、３ステートバツフア７１及び７２と
を含んで構成されている。なお、検出回ｉＩ！８６は３
ステートバツフア５０〜５３により構成されるものとし
、それらの出力段はプルアップされているものとする。

セレクタ５４〜５つには夫々制御端子が設けられており
、この制御端子にはデコーダ４からのテストモード信号
４０が入力されている。つまり、セレクタ５４〜５９は
通常時には入力端子１１に入力され、ランダムロジック
部８１を経由した信号を選択してマクロ回路２，３に入
力するのである。また、セレクタ５４〜５９はテストモ
ード時には入力端子１１に入力された信号を直接そのま
まマクロ回路２．３に入力するのである。

一方、デコーダ４からのテストモード信号４０は３ステ
ートバツフア５０〜５３の各制御端子にも入力されてい
る。したがって、テストモード時にはマクロ回路２，３
の出力は３ステートバツフア５０〜５３を夫々通過する
ことになる。このとき、３ステートバツフア７１及び７
２はオフ（ハイインピーダンス）状態となっている。

つまり、テストモード時には入力端子１１に印加された
信号はマクロ回路２．３の夫々の対応する端子に入力さ
れることになり、マクロ回路２３の夫々の対応する出力
が３ステートバツフγを介した後に共通の出力端子へ送
出されることになるのである。

また、通常時にはマクロ回路２．３の出力はランダムロ
ジ・・Ｉり部８２．３ステートバンフア７１及び７２を
介して出力端子１２に送出される。このとき、３ステー
トバッファ５０〜５３はオフ状態となる。

かかる構成からなる論理集積回路１のテス１へモード時
のマクロ回路２及び３のテスト方法について第２図及び
第３図を用いて説明する。第２図及び第３図はマクロ回
路２の出力２１と、マクロ回路３の出力３１と、出力端
子１２に送出される３スデー１〜バツフア５０及び５２
の共通の出力５００とを示すタイムチャートである。

マクロ回路２及び３かともに正常であれは、第２図に示
されているように出力２１と出力３１との波形の変化は
一致する。したがって、出力端子１２に送出される３ス
テートバンフア５０及び５２の共通の出力５００と両出
力２１及び３１とがずべて一致し、期待値どおりとなる
。

一方、マクロ回路２，３のどちらが一方に不良が発生す
れば°出力２１と出力３１とは一致せず、共通の出力５
００は中間レベルとなるため、不良発生を検出すること
ができるのである４例えば、第３図の時刻１゛１におい
てマクロ回路３に不良が発生しなとすれば、出力３１は
ロウレベルとなり、出力２１とは一致しなくなる。する
と、共通の出力５００は図に示されているように中間レ
ベルとなる。これにより、出力５００は期待値どおりに
ならず、マクロ回路か不良であることを検出できること
になる。

なお、本実施例においては、各マクロ回路の入力が３つ
、出力か２つの場合について説明したが、池の場合につ
いても応用できることは明白である。

その場合には入力の数に応じてセレクタを設け、出力の
数に応じて３ステートバツフアを設ければ良い。

発明の詳細 な説明したように本発明は、検出回路を設け、マクロ回
路の出力を共通化することにより、マクロ回路のみのテ
ストを容易に実現でき、端子数も増加しないという効果
がある。

【図面の簡単な説明】

第１図は本発明の実施例による論理集積回路の構成を示
すブロック図、第２図は正常時のタイムチャート、第３
図は不良発生時のタイムチャー１〜、第４図は従来の論
理集積回路の構成を示すブロック図である。 主要部分の符号の説明 ２３・・・・・・マクロ回路 ４・・・・・・デコーダ ５０〜５３，７１．７２・・・・・・３ステードパ・ン
フγ ５４〜５９・・・・・・セレクタ

Claims (1)

【特許請求の範囲】
1. （１）同一機能を有する複数の論理回路を含む論理集積
   回路であって、外部指令に応答して前記複数の論理回路
   の夫々の対応する入力端子へ同一の入力信号を印加せし
   める入力制御手段と、前記外部指令に応答して前記複数
   の論理回路の夫々の対応する出力信号を共通に導出せし
   める出力制御手段とを有することを特徴とする論理集積
   回路。