JPS6088371A - 論理回路 - Google Patents
論理回路Info
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- JPS6088371A JPS6088371A JP58196769A JP19676983A JPS6088371A JP S6088371 A JPS6088371 A JP S6088371A JP 58196769 A JP58196769 A JP 58196769A JP 19676983 A JP19676983 A JP 19676983A JP S6088371 A JPS6088371 A JP S6088371A
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- Japan
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- circuit
- input
- values
- value
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- Pending
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は内部機能試験の容易化を図った論理回路に関
する。
する。
所定の論理機能を有する論理回路の機能試験を行なう場
合、従来ではたとえば第１図に示すように論理回路１０
の複数の入力端子１１からテストパターンを入力し、こ
れが論理回路１０内を伝播され複数の出力端子１２から
出力されたものを、予め用意されている期待値と比較す
ることによって行なっている。ところが、この従来方法
によれば、論理回路内部の構成が複雑になるに２れ入力
テストパターンの数が増加し、これによシ試験時間が長
くかかるという不都合が生じる。
合、従来ではたとえば第１図に示すように論理回路１０
の複数の入力端子１１からテストパターンを入力し、こ
れが論理回路１０内を伝播され複数の出力端子１２から
出力されたものを、予め用意されている期待値と比較す
ることによって行なっている。ところが、この従来方法
によれば、論理回路内部の構成が複雑になるに２れ入力
テストパターンの数が増加し、これによシ試験時間が長
くかかるという不都合が生じる。
さらに論理回路のうちの順序回路は、第２図の、ように
複数のレジスタ１３と各種ダート回路等からなる組合わ
せ回路１４との紹み合わせの形で表現でき、このような
順序回路の機能試験は従来、次のような方法で行なわれ
ている。すなわち、この方法は一般にスキャンパワ法等
と呼ばれているものであり、切替信号ＳＷに応じて、前
段の内容が後段のものに入力されるように土”ａ；’
ａ ｉｆ ｔｎ ｌ／ ：り ｘ Ａ ｔ ２ １１−
ソ ７ ｋ ｌ／ 、、り フ 、り Ｃ太ｕ＋ ＦＪ
するようにしておき、機能試験時にはこれらのレジスタ
１３に並列的に転送用パルスφを入力して各レジスタ１
３の内容を最終段のレジスタ出力として順次取シ出し、
この値を観測するようにしている。この方法によれば、
外部から観測できる値が第１図のものよシも増加するの
で、入カテス） ｉ９ターン数を減らすことができる。
複数のレジスタ１３と各種ダート回路等からなる組合わ
せ回路１４との紹み合わせの形で表現でき、このような
順序回路の機能試験は従来、次のような方法で行なわれ
ている。すなわち、この方法は一般にスキャンパワ法等
と呼ばれているものであり、切替信号ＳＷに応じて、前
段の内容が後段のものに入力されるように土”ａ；’
ａ ｉｆ ｔｎ ｌ／ ：り ｘ Ａ ｔ ２ １１−
ソ ７ ｋ ｌ／ 、、り フ 、り Ｃ太ｕ＋ ＦＪ
するようにしておき、機能試験時にはこれらのレジスタ
１３に並列的に転送用パルスφを入力して各レジスタ１
３の内容を最終段のレジスタ出力として順次取シ出し、
この値を観測するようにしている。この方法によれば、
外部から観測できる値が第１図のものよシも増加するの
で、入カテス） ｉ９ターン数を減らすことができる。
しかしながらこの方法では、レジスタ１３の数が多くな
ると、これらの内容を外部に取り出すだめの時間が長く
なシ、この結果、試験時間が長くなるという不都合が生
じる。
ると、これらの内容を外部に取り出すだめの時間が長く
なシ、この結果、試験時間が長くなるという不都合が生
じる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、高機能化され回路構成
が複雑化されたものに対しても、その機能試験を短時間
で行なうことができる論理回路を提供することにある。
あり、その目的とするところは、高機能化され回路構成
が複雑化されたものに対しても、その機能試験を短時間
で行なうことができる論理回路を提供することにある。
この発明による論理回路は、入出力端子および内部にレ
ジスタを備え所定の論理梼能を有する論理部の機能試験
動作の途中に、上記レジスタのとるべき論理値の期待値
を上記入出力端子から入力し、この期待値を上記レジス
タ内の値と比較することによって論理部内部の値の観測
。
ジスタを備え所定の論理梼能を有する論理部の機能試験
動作の途中に、上記レジスタのとるべき論理値の期待値
を上記入出力端子から入力し、この期待値を上記レジス
タ内の値と比較することによって論理部内部の値の観測
。
試験も行なうようにしたものである。
以下図面を参照してこの発明の詳細な説明する。第３図
はこの発明に係る論理回路の一実施例による構成を示す
回路図である。図において２１は、複数のレジスタ２２
と各種ダート回路等からなる組合わせ回路２３が組み合
わされて構成されている論理部である。また２４は上記
論理部２ノに入力を供給するだめの複数の入力端子であ
り、２５は論理部２ノからの信号が出力される複数の出
力端子である。上記複数のレジスタ２２の値は上記組合
わせ回路２３に入力されているとともに比較回路２６に
も入力されている。この比較回路２６は上記各レジスタ
２２の値と期待値との一致比較検出を行なうものであシ
、両値の一致、不一致状態に対応して誤シ信号ＥＲを発
生する。上記比較回路２６には前記レジスタ２２に対応
したビット数の期待値が入力されるものでアシ、この期
待値は前記入力端子２４と論理部２１との間に設けられ
ている選択回路２７および論理部２１と前記出力端子２
５との間に設けられている選択回路２８を介して、入力
端子２４および出力端子２５から入力されるようになっ
ている。また、上記両選択回路２７．２８の選択動作は
制御信号ＳＬに基づいて行なわれる。たとえばこの信号
ＳＬが” ｏ ”に設定されているとき、一方の選択回
路２７は入力端子２４における信号を論理部２１に選択
出力しかつ他方の選択回路２８は論理部２１からの信号
を選択して出力端子２５に出力する。信号ＳＬが°′１
″に設定されているときには、一方の選択回路２７は入
力端子２４における信号を比較回路２６に選択出力しか
つ他方の選択回路２８は出力端子２５から入力される信
号を比較回路２６に出力する。しだがっィ ｌ−ζ−ノ
出 １； σ）二彎 出マ 丘■ 銭タ ９ ｐ ＩＦ
ｋ十 イ貢会σ）ヌＶ づキイ１伝達特性が要求され
る。
はこの発明に係る論理回路の一実施例による構成を示す
回路図である。図において２１は、複数のレジスタ２２
と各種ダート回路等からなる組合わせ回路２３が組み合
わされて構成されている論理部である。また２４は上記
論理部２ノに入力を供給するだめの複数の入力端子であ
り、２５は論理部２ノからの信号が出力される複数の出
力端子である。上記複数のレジスタ２２の値は上記組合
わせ回路２３に入力されているとともに比較回路２６に
も入力されている。この比較回路２６は上記各レジスタ
２２の値と期待値との一致比較検出を行なうものであシ
、両値の一致、不一致状態に対応して誤シ信号ＥＲを発
生する。上記比較回路２６には前記レジスタ２２に対応
したビット数の期待値が入力されるものでアシ、この期
待値は前記入力端子２４と論理部２１との間に設けられ
ている選択回路２７および論理部２１と前記出力端子２
５との間に設けられている選択回路２８を介して、入力
端子２４および出力端子２５から入力されるようになっ
ている。また、上記両選択回路２７．２８の選択動作は
制御信号ＳＬに基づいて行なわれる。たとえばこの信号
ＳＬが” ｏ ”に設定されているとき、一方の選択回
路２７は入力端子２４における信号を論理部２１に選択
出力しかつ他方の選択回路２８は論理部２１からの信号
を選択して出力端子２５に出力する。信号ＳＬが°′１
″に設定されているときには、一方の選択回路２７は入
力端子２４における信号を比較回路２６に選択出力しか
つ他方の選択回路２８は出力端子２５から入力される信
号を比較回路２６に出力する。しだがっィ ｌ−ζ−ノ
出 １； σ）二彎 出マ 丘■ 銭タ ９ ｐ ＩＦ
ｋ十 イ貢会σ）ヌＶ づキイ１伝達特性が要求され
る。
次に上記構成でなる回路の作用を説明する。
まず、この回路の機能試験を行なう場合には、制御信号
ＳＬをパ０″に設定した上で入力端子２４から所足のテ
ストパターンを入力する。このテストパターンは選択回
路２７を介して論理部２１に入力され、このときにこの
論理部２１からは入カテス） ノ４ターンに応じた信号
が出力される。そしてこの論理部２１からの出力信号は
選択回路２８を介して出力端子２５に出力され、この出
力値は通常のテスタ等で期待値と比較される。入力端子
２４から所定のテストパター／を入力した後、新たなテ
ストパターンを入力する゛までは、各レジスタ２２には
ある値が保持されている。そこで次に、今度は制御信号
ＳＬを“１″に設定して選択回路２７．２８のする。こ
の期待値は両選択回路２７．２８を介して比較回路２６
に入力し、この後、この比較回路２６は期待値と各レジ
スタ２２内の値との一欽比較検出を行なう。ここで両値
が不一致の場合、比較回路２６は誤シ信号ＥＲを′ｌ″
に設定し、一致の場合にはＩＩ ＯＩＴに設定する。し
たがって、この誤り信号ＥＲの論理レベルを観測するこ
とにょシ、内部レジスタ２２の値も観測、試験すること
ができる。
ＳＬをパ０″に設定した上で入力端子２４から所足のテ
ストパターンを入力する。このテストパターンは選択回
路２７を介して論理部２１に入力され、このときにこの
論理部２１からは入カテス） ノ４ターンに応じた信号
が出力される。そしてこの論理部２１からの出力信号は
選択回路２８を介して出力端子２５に出力され、この出
力値は通常のテスタ等で期待値と比較される。入力端子
２４から所定のテストパター／を入力した後、新たなテ
ストパターンを入力する゛までは、各レジスタ２２には
ある値が保持されている。そこで次に、今度は制御信号
ＳＬを“１″に設定して選択回路２７．２８のする。こ
の期待値は両選択回路２７．２８を介して比較回路２６
に入力し、この後、この比較回路２６は期待値と各レジ
スタ２２内の値との一欽比較検出を行なう。ここで両値
が不一致の場合、比較回路２６は誤シ信号ＥＲを′ｌ″
に設定し、一致の場合にはＩＩ ＯＩＴに設定する。し
たがって、この誤り信号ＥＲの論理レベルを観測するこ
とにょシ、内部レジスタ２２の値も観測、試験すること
ができる。
ところで、論理部２Ｊの機能試験は、外部で観測できる
信号の数が多い程、テストパターンの人力回数を減らず
ことができる。上記実施例では出力ψＭｉ子２５がらの
信号だけでなく、内部レジスタ２２の１直も観測するこ
とができるので、テスト・ぐターンの人力回数を第１図
の従来のものよシも著しく減らすことができる。しかも
従来のスキャンノ９ス法と比べると、従来ではレジスタ
の自答を取シ出すときにシフトレジスタとして動作させ
るために転送用／やルスφを入力する必要があり、すべ
てのレジスタの値を外部に取シ出す時間が長くなってし
まうのに対し、上記実施例のものでは比較回路２６に、
各レジスタの値に対する期待値を並列的に入力すること
ができるので、試験時間の大幅な短縮が実現できる。
信号の数が多い程、テストパターンの人力回数を減らず
ことができる。上記実施例では出力ψＭｉ子２５がらの
信号だけでなく、内部レジスタ２２の１直も観測するこ
とができるので、テスト・ぐターンの人力回数を第１図
の従来のものよシも著しく減らすことができる。しかも
従来のスキャンノ９ス法と比べると、従来ではレジスタ
の自答を取シ出すときにシフトレジスタとして動作させ
るために転送用／やルスφを入力する必要があり、すべ
てのレジスタの値を外部に取シ出す時間が長くなってし
まうのに対し、上記実施例のものでは比較回路２６に、
各レジスタの値に対する期待値を並列的に入力すること
ができるので、試験時間の大幅な短縮が実現できる。
なお、上記実施例において、レジスタ２２の数が比較的
少なく、比較回路２６に入力すべきル」待値のビット数
が少ない場合には、２つの選択回路２７．２８のいずれ
か一方を介してこの期待値を入力すればよい。したがっ
て、この場合には他方の選択回路は省略できる。
少なく、比較回路２６に入力すべきル」待値のビット数
が少ない場合には、２つの選択回路２７．２８のいずれ
か一方を介してこの期待値を入力すればよい。したがっ
て、この場合には他方の選択回路は省略できる。
第４図はこの発明に係る論理回路の他の実施例による構
成を示す回路図である。上記第３図の実施例回路は、レ
ジスタ２２の数が比較的少なく、比較回路２６に入力す
べき期待値のビット数が入力端子２４の数と出力端子２
５の数の和よりも少ない場合に実施が可能であシ、これ
よシもレジスタ２２の数が多くなるとすべてのレジスタ
２２に対する期待値を入力することができない。
成を示す回路図である。上記第３図の実施例回路は、レ
ジスタ２２の数が比較的少なく、比較回路２６に入力す
べき期待値のビット数が入力端子２４の数と出力端子２
５の数の和よりも少ない場合に実施が可能であシ、これ
よシもレジスタ２２の数が多くなるとすべてのレジスタ
２２に対する期待値を入力することができない。
これに対してこの第４図のものでは、図示するように２
個のレジスタ２２の出力が排他的論理和回路（以下ＥＸ
−ＯＲ回路と略称する）３ノに並列的に人力されている
ものを２組設け、各ＥＸ−ＯＲ回路３ノでそれぞれ２個
のレジスタ２２の値の・ヤリティ信号を形成し、このパ
リティ（ｉ号を他のレジスタ２２の値とともに比較回路
２６で期待値と比較するようにしている。このような構
成によれば、信頼性は第３図の場合よシも多少低下する
が、一応すべてのレジスタ２２の値を観測することがで
きる。なお、レジスタ２２ＣＤ数がよシ多い場合には、
上記のような組を増加してもよいし、１つのＥＸ−ＯＲ
回路３）に２つ以上のレジスタ２２の値を入力するよう
にしてもよい。またＥＸ−ＯＲ回路３ノに入力される値
は必ずしも隣合ったレジスタのものでなくてもよい。
個のレジスタ２２の出力が排他的論理和回路（以下ＥＸ
−ＯＲ回路と略称する）３ノに並列的に人力されている
ものを２組設け、各ＥＸ−ＯＲ回路３ノでそれぞれ２個
のレジスタ２２の値の・ヤリティ信号を形成し、このパ
リティ（ｉ号を他のレジスタ２２の値とともに比較回路
２６で期待値と比較するようにしている。このような構
成によれば、信頼性は第３図の場合よシも多少低下する
が、一応すべてのレジスタ２２の値を観測することがで
きる。なお、レジスタ２２ＣＤ数がよシ多い場合には、
上記のような組を増加してもよいし、１つのＥＸ−ＯＲ
回路３）に２つ以上のレジスタ２２の値を入力するよう
にしてもよい。またＥＸ−ＯＲ回路３ノに入力される値
は必ずしも隣合ったレジスタのものでなくてもよい。
第５図は上記各実施例で用いられる比較回路２６の具体
的な構成を示す回路図である。この比較回路２６は、一
方入方とじて前記レジスタ２２の値もしくはＥＸ−ＯＲ
回路３ノの出力が入″Ｉ］づｈｈノ暑り一量：１−＋Ｌ
Ｌｌ−ｒ□、ｖ＠コア４’、、４１＋４５１１．硬−・
１・値が入力される複数のＥＸ−ＯＲ回路４ノと、これ
ら複数のＥＸ−ＯＲ回路４ノからの出力が並列的に入力
されるＯＲダート４２とから構成され、このＯＲゲート
４２から前記誤シ信号ＥＲが出力される。すなわち、こ
の比較回路２６では、１つのレジスタ２２もしくはＥＸ
−ＯＲ回路３１の値が対応する期待値と不一致のとき、
対応するＥＸ−ＯＲ回路４１の出力が′１″にされ、こ
れによって誤り信号ＥＲが１＃に設定される。
的な構成を示す回路図である。この比較回路２６は、一
方入方とじて前記レジスタ２２の値もしくはＥＸ−ＯＲ
回路３ノの出力が入″Ｉ］づｈｈノ暑り一量：１−＋Ｌ
Ｌｌ−ｒ□、ｖ＠コア４’、、４１＋４５１１．硬−・
１・値が入力される複数のＥＸ−ＯＲ回路４ノと、これ
ら複数のＥＸ−ＯＲ回路４ノからの出力が並列的に入力
されるＯＲダート４２とから構成され、このＯＲゲート
４２から前記誤シ信号ＥＲが出力される。すなわち、こ
の比較回路２６では、１つのレジスタ２２もしくはＥＸ
−ＯＲ回路３１の値が対応する期待値と不一致のとき、
対応するＥＸ−ＯＲ回路４１の出力が′１″にされ、こ
れによって誤り信号ＥＲが１＃に設定される。
第６図は上記各実施例で用いられる選択回路２７の１ビ
ット分の具体的な構成を示す回路図である。この回路は
１つの入力端子２４の信号を各一方入力とし、前記制御
信号ＳＬあるいはインバータ４３によるその反転信号を
他方入力とする２個のＡＮＤダート４４．４５で構成さ
れ、一方のＡＮＤダート４４の出力は前記比較回路２６
に、他方のＡＮＤグー］・４５の出力は前記論理部２ノ
にそれぞれ入力される。そしてこのような回路が、入力
端子２４に対応した数だけ設げ 戯−ｈ 入 − 第７図は上記各実施例で用いられる選択回路２８０１ビ
ット分の具体的な構成を示す回路図である。この回路は
各一端が１つの出力端子２５に共通に接続され、ダート
に前記制御信号ＳＬが並列的に入力されるｎチャネルお
よびｐチャネルのＭＯＳＦＥＴ ４６ 、４７によって
構成されている。そして制御信号ＳＬが０＃に設定され
るときにはｐチャネルＭＯ８ＦＥＴ ４７がオン状態に
され、論理部２ノからの信号はこのＭＯ８ＦＥＴ４７を
介して出力端子２５に出力される。このとき、ｎチャネ
ルＭＯ８ＦＫＴ ４６は両端間が高インピーダンス状態
にされているので、このＭＯ８ＦＥ’Ｉ’４６は上記信
号出力動作に影響を及はさない。
ット分の具体的な構成を示す回路図である。この回路は
１つの入力端子２４の信号を各一方入力とし、前記制御
信号ＳＬあるいはインバータ４３によるその反転信号を
他方入力とする２個のＡＮＤダート４４．４５で構成さ
れ、一方のＡＮＤダート４４の出力は前記比較回路２６
に、他方のＡＮＤグー］・４５の出力は前記論理部２ノ
にそれぞれ入力される。そしてこのような回路が、入力
端子２４に対応した数だけ設げ 戯−ｈ 入 − 第７図は上記各実施例で用いられる選択回路２８０１ビ
ット分の具体的な構成を示す回路図である。この回路は
各一端が１つの出力端子２５に共通に接続され、ダート
に前記制御信号ＳＬが並列的に入力されるｎチャネルお
よびｐチャネルのＭＯＳＦＥＴ ４６ 、４７によって
構成されている。そして制御信号ＳＬが０＃に設定され
るときにはｐチャネルＭＯ８ＦＥＴ ４７がオン状態に
され、論理部２ノからの信号はこのＭＯ８ＦＥＴ４７を
介して出力端子２５に出力される。このとき、ｎチャネ
ルＭＯ８ＦＫＴ ４６は両端間が高インピーダンス状態
にされているので、このＭＯ８ＦＥ’Ｉ’４６は上記信
号出力動作に影響を及はさない。
一方、制御信号ＳＬがパ１＃に設定されるときにはｎチ
ャネルＭＯ８ＦＥＴ ４６がオン状態にされ、出力端子
２５の信号はこのＭＯＳＦＥＴ ４６を介して比較回路
２６に入力される。このとき、ｐチャネルＭＯ８ＦＥＴ
４７は両端間が高インピーダンス状態にされているの
で、このＭＯＳＦＥＴ ４７は上記信号入力動作に影響
を及はさない。そしてこの第７図のような回路が、出力
端子２５に対応した数だけ設けられる。
ャネルＭＯ８ＦＥＴ ４６がオン状態にされ、出力端子
２５の信号はこのＭＯＳＦＥＴ ４６を介して比較回路
２６に入力される。このとき、ｐチャネルＭＯ８ＦＥＴ
４７は両端間が高インピーダンス状態にされているの
で、このＭＯＳＦＥＴ ４７は上記信号入力動作に影響
を及はさない。そしてこの第７図のような回路が、出力
端子２５に対応した数だけ設けられる。
なお、この発明は上記の各実施例に限定されるものでは
なく種々の変形が可能でｈることはいうまでもない。た
とえば比較回路２６および選択回路２７．２８は必ずし
も図示のような構成でなくともよい。
なく種々の変形が可能でｈることはいうまでもない。た
とえば比較回路２６および選択回路２７．２８は必ずし
も図示のような構成でなくともよい。
以上説明したようにこの発明によれば、入出力端子およ
び内部にレジスタを備え所定の論理機能を有する論理部
の機能試験動作の途中に、上記レジスタのとるべき論理
値の期待値を上記入力端子から入力し、この期待値を上
記レジスタ内の値と比較することによって論理部内部の
値の観測、試験も行なうようにしたので、高機能化され
回路構成が複雑化されたものに対しても、その機能試験
を短時間で行なうことができる論理回路が提供できる。
び内部にレジスタを備え所定の論理機能を有する論理部
の機能試験動作の途中に、上記レジスタのとるべき論理
値の期待値を上記入力端子から入力し、この期待値を上
記レジスタ内の値と比較することによって論理部内部の
値の観測、試験も行なうようにしたので、高機能化され
回路構成が複雑化されたものに対しても、その機能試験
を短時間で行なうことができる論理回路が提供できる。
第１図および第２図はそれぞれ従来の論理回路の機能試
験を説明するための回路図、第３図はこの発明の一実施
例による構成を示す回路図、第４図はこの発明の他の実
施例による構成を示す回路図、第５図、第６図および第
７図はそれぞれ、第３図および第４図の実施例回路の一
部を具体的に示す回路図である。 ２１・・・論理部、２２・・・レジスタ、２３・・・組
合わせ回路、２４・・・入力端子、２５・・・出力端子
、２６・・・比較回路、２７．２８・・・選択回路、３
１゜４ノ・・・排他的論理和回路（ＥＸ−ＯＲ回路）、
４２・・・ＯＲダート、４３・・・インバータ、４４．
４５・ＡＮＤダート、 ４６．４７・・・ＭＯＳＦＥＴ
０出願人代理人 弁理士 鈴 江 武 彦第６図 Ｑｌ 第７図 １−
験を説明するための回路図、第３図はこの発明の一実施
例による構成を示す回路図、第４図はこの発明の他の実
施例による構成を示す回路図、第５図、第６図および第
７図はそれぞれ、第３図および第４図の実施例回路の一
部を具体的に示す回路図である。 ２１・・・論理部、２２・・・レジスタ、２３・・・組
合わせ回路、２４・・・入力端子、２５・・・出力端子
、２６・・・比較回路、２７．２８・・・選択回路、３
１゜４ノ・・・排他的論理和回路（ＥＸ−ＯＲ回路）、
４２・・・ＯＲダート、４３・・・インバータ、４４．
４５・ＡＮＤダート、 ４６．４７・・・ＭＯＳＦＥＴ
０出願人代理人 弁理士 鈴 江 武 彦第６図 Ｑｌ 第７図 １−
Claims (2)
- （１）入出力端子および内部にレジスタを備え、所定の
論理機能を有する論理部と、上記論理部のｔａ能試験動
作の途中に、上記レジスタのとるべき論理値の期待値を
上記入出力端子から入力する入力手段と、上記入力手段
にょシ入力された期待値を上記レジスタ内の値と比較す
る比較手段とを具備したことを特徴とする論理回路。 - （２）前記レジスタのうちいくつかのものの値がこれら
の値の・ぐリティを得る手段を介して前記期待値と比較
されるように構成されている特許請求の範力（第１項に
記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196769A JPS6088371A (ja) | 1983-10-20 | 1983-10-20 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196769A JPS6088371A (ja) | 1983-10-20 | 1983-10-20 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6088371A true JPS6088371A (ja) | 1985-05-18 |
Family
ID=16363315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196769A Pending JPS6088371A (ja) | 1983-10-20 | 1983-10-20 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6088371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622306A (ja) * | 1985-06-27 | 1987-01-08 | Nippon Denso Co Ltd | 電子的制御ユニツトの異常検出装置 |
| JPH04270976A (ja) * | 1991-02-27 | 1992-09-28 | Nec Corp | 半導体集積回路の試験回路 |
-
1983
- 1983-10-20 JP JP58196769A patent/JPS6088371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622306A (ja) * | 1985-06-27 | 1987-01-08 | Nippon Denso Co Ltd | 電子的制御ユニツトの異常検出装置 |
| JPH04270976A (ja) * | 1991-02-27 | 1992-09-28 | Nec Corp | 半導体集積回路の試験回路 |
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