JPH01228322A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH01228322A JPH01228322A JP63056728A JP5672888A JPH01228322A JP H01228322 A JPH01228322 A JP H01228322A JP 63056728 A JP63056728 A JP 63056728A JP 5672888 A JP5672888 A JP 5672888A JP H01228322 A JPH01228322 A JP H01228322A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- buffers
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 46
- 238000012360 testing method Methods 0.000 claims abstract description 18
- 238000005259 measurement Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ、特に偶数個の入出力両用バッフ
ァから成るゲートアレイに関する。
ァから成るゲートアレイに関する。
一般に、ゲートアレイは、LSI論理設計者もしくはユ
ーザが任意の位置に入力信号、出力信号又は入出力両用
信号を配置できる様に、また論理設計の自由度を落とさ
ない為に、入力バッファでと も出力バッファでも構成できる様トランジスタノ作り込
んで入出力両用バッファで構成することがよく行われる
。
ーザが任意の位置に入力信号、出力信号又は入出力両用
信号を配置できる様に、また論理設計の自由度を落とさ
ない為に、入力バッファでと も出力バッファでも構成できる様トランジスタノ作り込
んで入出力両用バッファで構成することがよく行われる
。
係もなく、内部論理回路(図示省略)にて決定される出
力イネーブル信号51〜5nにより入出力両用バッファ
13.〜13n の入力動作と出力動作が決定される。
力イネーブル信号51〜5nにより入出力両用バッファ
13.〜13n の入力動作と出力動作が決定される。
すなわち、出力イネーブル信号51〜5nが有効な場合
には、入出力両用バッファ回路13.〜13n一方、出
力イネーブル信号51〜5nが無効の場合には、入出力
両用バッファ13s〜13n は入力動作となり、入出
力両用信号131〜13n に印加された信号が内部論
理回路への出力信号71〜7nにあられれる。
には、入出力両用バッファ回路13.〜13n一方、出
力イネーブル信号51〜5nが無効の場合には、入出力
両用バッファ13s〜13n は入力動作となり、入出
力両用信号131〜13n に印加された信号が内部論
理回路への出力信号71〜7nにあられれる。
このようなゲートアレイの出力電圧や出力電流を測定す
るIこは、内部論理回路を動作させ、出力イネーブル信
号51〜5nを有効状態とし、かつ内部論理回路からの
入力信号61〜6nを所定の高レベル又は低レベルにな
る棟内部論理回路と動作させる必要がある。しかも、こ
の−ような動作は、各入出力両用信号31〜3nに対し
て実行することになる。
るIこは、内部論理回路を動作させ、出力イネーブル信
号51〜5nを有効状態とし、かつ内部論理回路からの
入力信号61〜6nを所定の高レベル又は低レベルにな
る棟内部論理回路と動作させる必要がある。しかも、こ
の−ような動作は、各入出力両用信号31〜3nに対し
て実行することになる。
上述した従来のゲートアレイでは、入出力両用バッファ
には、何の電気的関係もないため、ゲートアレイの検査
や評価時に各バッファの入力信号や出力イネーブル信号
を個別に変化させる必要があるので、使用するテストパ
ターンが膨大化し、テスト時間も長くなり、さらにテス
トプログラムにも誤りが発生し易くなるという欠点があ
る。
には、何の電気的関係もないため、ゲートアレイの検査
や評価時に各バッファの入力信号や出力イネーブル信号
を個別に変化させる必要があるので、使用するテストパ
ターンが膨大化し、テスト時間も長くなり、さらにテス
トプログラムにも誤りが発生し易くなるという欠点があ
る。
本発明のゲートアレイは、複数個の入出力両用バッファ
を備えたゲートアレイにおいて、前記入出力両用バッフ
ァ毎に、該入出力両用バッファに対する内部論理回路か
らの出力イネーブル信号。
を備えたゲートアレイにおいて、前記入出力両用バッフ
ァ毎に、該入出力両用バッファに対する内部論理回路か
らの出力イネーブル信号。
入力信号と、全入出力両用バッファに対する外部からの
簡易イネーブル信号、外部からのテスト信号又は1つだ
け前段の入出力両用バッファの入力部からの出力信号を
それぞれ切り換えて、該入出力両用バッファの出力部の
イネーブル信号、入力信号とする第1セレクタ、第2セ
レクタを設け、前記テスト信号は初段の入出力両用バッ
ファ対応の第2セレクタのみJこ入力させて、順次Iこ
全入出力両用バッファを直列に通過可能とし、テストを
簡単に行えるようにしたことを特徴とする。
簡易イネーブル信号、外部からのテスト信号又は1つだ
け前段の入出力両用バッファの入力部からの出力信号を
それぞれ切り換えて、該入出力両用バッファの出力部の
イネーブル信号、入力信号とする第1セレクタ、第2セ
レクタを設け、前記テスト信号は初段の入出力両用バッ
ファ対応の第2セレクタのみJこ入力させて、順次Iこ
全入出力両用バッファを直列に通過可能とし、テストを
簡単に行えるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の回路図であり、n個の入出
力両用バッファ13.〜13n と、これに対するn組
のセレクタ141,151〜141.15fiと、反転
回路16とから成る。 、 奇数番目の入出力両用バッファ(例えば131)の入力
部の出力(出力信号71)は、次の偶数番目の入出力両
用バッファ(1:h)対応のセレクタ(152)に入力
し、偶数番目の入出力両用ノくソファ(13g)の入力
部の出力(出力信号72)は、次の奇数番目の入出力両
用バッファ(13g 、図示省略)対応のセレクタ(1
53%図示省略)に入力している。
力両用バッファ13.〜13n と、これに対するn組
のセレクタ141,151〜141.15fiと、反転
回路16とから成る。 、 奇数番目の入出力両用バッファ(例えば131)の入力
部の出力(出力信号71)は、次の偶数番目の入出力両
用バッファ(1:h)対応のセレクタ(152)に入力
し、偶数番目の入出力両用ノくソファ(13g)の入力
部の出力(出力信号72)は、次の奇数番目の入出力両
用バッファ(13g 、図示省略)対応のセレクタ(1
53%図示省略)に入力している。
セレクタ141〜14nは、外部からのモード切替信号
2が′″0@であるか”1″であるかに応答して、内部
論理回路からの出力イネーブル信号51〜5nか、外部
からの簡易イネーブル信号4を受入れてイネーブル信号
91〜9nとする。
2が′″0@であるか”1″であるかに応答して、内部
論理回路からの出力イネーブル信号51〜5nか、外部
からの簡易イネーブル信号4を受入れてイネーブル信号
91〜9nとする。
セレクタ151〜15n は、モード切換信号2が10
”であるか11”であるかに応答して、内部論理回路か
らの入力信号61〜6nか、外部からのテスト信号1を
受入・れて中間信号8.〜8nとする。
”であるか11”であるかに応答して、内部論理回路か
らの入力信号61〜6nか、外部からのテスト信号1を
受入・れて中間信号8.〜8nとする。
先ず、モード切換信号2が”0”の場合には、各セレク
タ141〜14nおよび151〜15nは上述のように
、内部論理回路からの信号を受入れるので通常動作が行
われる。
タ141〜14nおよび151〜15nは上述のように
、内部論理回路からの信号を受入れるので通常動作が行
われる。
この場合に、入出力両用バッファを出力バッファとして
使用するのであれば、出力イネーブル信号51〜5nの
うちの対応するものを“1°とじ、出力信号71〜7n
のうちの対応するものについ、ては内部論理回路に接続
しないようにする。また、入出力両用バッファを入力バ
ッファとして使用するのであれば、出力イネーブル信号
51〜5nのうちの対応するものを”0゛とし、入力信
号61〜6nのうちI対応するものを高レベル又は低レ
ベルに固定して訃くようにする。
使用するのであれば、出力イネーブル信号51〜5nの
うちの対応するものを“1°とじ、出力信号71〜7n
のうちの対応するものについ、ては内部論理回路に接続
しないようにする。また、入出力両用バッファを入力バ
ッファとして使用するのであれば、出力イネーブル信号
51〜5nのうちの対応するものを”0゛とし、入力信
号61〜6nのうちI対応するものを高レベル又は低レ
ベルに固定して訃くようにする。
次に、本ゲートアレイのテストを行う場合には、モード
切換信号2を@1”とする。この状態で簡易イネーブル
信号4を′″O″lこすると、イネープル信号91〜9
nは、すべて10°となるので全入出力両用バッファ1
3.〜13n が高インピーダンス状態となり、本ゲー
トアレイのリーク電流の測定が可能となる。
切換信号2を@1”とする。この状態で簡易イネーブル
信号4を′″O″lこすると、イネープル信号91〜9
nは、すべて10°となるので全入出力両用バッファ1
3.〜13n が高インピーダンス状態となり、本ゲー
トアレイのリーク電流の測定が可能となる。
また、部品イネーブル信号4を1”にすると、イネーブ
ル信号91〜9nは、すべて“l”となるので全入出力
両用バッファ131〜13n は出力動作状態となる。
ル信号91〜9nは、すべて“l”となるので全入出力
両用バッファ131〜13n は出力動作状態となる。
このとき、外部からのテスト信号1は、前述のような入
出力両用バッファ間接続により、全ての入出力両用信号
3□〜3nIこ現われ、その内容に応じて”0”又は@
1”とする。この結果、全入出力両用バッファ131〜
13n の出力電圧、出力電流の測定が可能となる。
出力両用バッファ間接続により、全ての入出力両用信号
3□〜3nIこ現われ、その内容に応じて”0”又は@
1”とする。この結果、全入出力両用バッファ131〜
13n の出力電圧、出力電流の測定が可能となる。
以上説明したようlこ本発明は、1個の入出力両用バッ
ファに対して2個のセレクタヲ配シ、モード切換信号が
無効の時は出力信号・イネーブル信号及び出力信号をセ
レクタを介して入出力両用バッフyJ(接続し、モード
切換信号が有効な場合には入出力両用バッファを出力動
作とする様に固定し、かつ入出力両用バッファの入力側
の出方信号をセレクタを介して隣の入出力バッファの出
方信号に順々に接続することで、わずかのテストパター
ンで、短時間のうちに出力電圧、出力電流を測定でき、
かつテストプ四グラム作成にも誤りを犯しにくいという
効果がある。
ファに対して2個のセレクタヲ配シ、モード切換信号が
無効の時は出力信号・イネーブル信号及び出力信号をセ
レクタを介して入出力両用バッフyJ(接続し、モード
切換信号が有効な場合には入出力両用バッファを出力動
作とする様に固定し、かつ入出力両用バッファの入力側
の出方信号をセレクタを介して隣の入出力バッファの出
方信号に順々に接続することで、わずかのテストパター
ンで、短時間のうちに出力電圧、出力電流を測定でき、
かつテストプ四グラム作成にも誤りを犯しにくいという
効果がある。
更にテスト信号を入力後に、入出力両用信号の遅れ時間
を測定することで、ゲートアレイの性能を容易に測定で
きるし、入出力両用信号に種々の負荷をつなげば、負荷
特性を容易lこ測定できるという効果もある。
を測定することで、ゲートアレイの性能を容易に測定で
きるし、入出力両用信号に種々の負荷をつなげば、負荷
特性を容易lこ測定できるという効果もある。
第1図は本発明の一実施例の回路図、第2図は従来例の
回路図である。 l・・・・・・テスト信号、2・・・・・・モード切換
信号、31〜3n・・・・・・入出力両用信号、4・・
・・・・イネーブル信号、51〜5n・・・・・・出力
イネーブル信号、61〜6n・・・・・・入力信号、7
1〜7n・・・・・・出力信号、81〜8n・・・・・
・中間信号、91〜9o・・・・・・イネーブル信号、
131〜13n・・・・・・入出力両用バッファ、14
.〜14n。 151〜15n・・・・・・セレクタ、]6・・・・・
・反転回路。 代理人 弁理士 内 原 晋 ¥51 図
回路図である。 l・・・・・・テスト信号、2・・・・・・モード切換
信号、31〜3n・・・・・・入出力両用信号、4・・
・・・・イネーブル信号、51〜5n・・・・・・出力
イネーブル信号、61〜6n・・・・・・入力信号、7
1〜7n・・・・・・出力信号、81〜8n・・・・・
・中間信号、91〜9o・・・・・・イネーブル信号、
131〜13n・・・・・・入出力両用バッファ、14
.〜14n。 151〜15n・・・・・・セレクタ、]6・・・・・
・反転回路。 代理人 弁理士 内 原 晋 ¥51 図
Claims (1)
- 【特許請求の範囲】 複数個の入出力両用バッファを備えたゲートアレイにお
いて、前記入出力両用バッファ毎に、該入出力両用バッ
ファに対する内部論理回路からの出力イネーブル信号、
入力信号と、全入出力両用バッファに対する外部からの
簡易イネーブル信号、外部からのテスト信号又は1つだ
け前段の入出力両用バッファの入力部からの出力信号を
それぞれ切り換えて、該入出力両用バッファの出力部の
イネーブル信号、入力信号とする第1セレクタ、第2セ
レクタを設け、 前記テスト信号は初段の入出力両用バッファ対応の第2
セレクタのみに入力させて、順次に全入出力両用バッフ
ァを直列に通過可能とし、テストを簡単に行えるように
したことを特徴とするゲートアレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63056728A JPH01228322A (ja) | 1988-03-09 | 1988-03-09 | ゲートアレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63056728A JPH01228322A (ja) | 1988-03-09 | 1988-03-09 | ゲートアレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01228322A true JPH01228322A (ja) | 1989-09-12 |
Family
ID=13035562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63056728A Pending JPH01228322A (ja) | 1988-03-09 | 1988-03-09 | ゲートアレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01228322A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0442614A (ja) * | 1990-06-08 | 1992-02-13 | Fujitsu Ten Ltd | オプション可変ロジックic |
JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
WO2009157134A1 (ja) * | 2008-06-25 | 2009-12-30 | パナソニック株式会社 | 半導体集積回路およびi/oドライブ能力調整方法 |
-
1988
- 1988-03-09 JP JP63056728A patent/JPH01228322A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0442614A (ja) * | 1990-06-08 | 1992-02-13 | Fujitsu Ten Ltd | オプション可変ロジックic |
JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
WO2009157134A1 (ja) * | 2008-06-25 | 2009-12-30 | パナソニック株式会社 | 半導体集積回路およびi/oドライブ能力調整方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Jain et al. | Modeling and test generation algorithms for MOS circuits | |
JPH0481147B2 (ja) | ||
US4625310A (en) | Universally testable logic elements and method for structural testing of logic circuits formed of such logic elements | |
JPH01228322A (ja) | ゲートアレイ | |
JPS6088370A (ja) | 論理回路 | |
JPH01239486A (ja) | 出力応答圧縮器 | |
JP2002236145A (ja) | テストセル回路 | |
JPS6082871A (ja) | 論理集積回路 | |
JP2008026074A (ja) | Icテスト方法及びic | |
JP3395773B2 (ja) | 半導体装置 | |
JP2972515B2 (ja) | 入出力バッファテスト回路 | |
JPS6088371A (ja) | 論理回路 | |
JPH09257877A (ja) | 集積回路及び集積回路テスト方法 | |
JP3104739B2 (ja) | Lsiの不良解析に用いるlsiテスター | |
JPH01228220A (ja) | ゲートアレイ | |
JP2723676B2 (ja) | 半導体集積回路 | |
JPH0526981A (ja) | 半導体集積回路のテスト用回路 | |
JPS63255672A (ja) | 回路ブロツクテスト回路 | |
JP3107061B2 (ja) | テスト回路 | |
JPS63301553A (ja) | 半導体集積回路装置 | |
JPH012346A (ja) | 半導体集積回路 | |
JPH01221686A (ja) | 半導体集積回路 | |
JPH0259967A (ja) | テスト容易化回路設計方法 | |
JPH02232577A (ja) | 出力回路 | |
JPH01196158A (ja) | 半導体集積回路 |