JPH0259967A - テスト容易化回路設計方法 - Google Patents
テスト容易化回路設計方法Info
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- JPH0259967A JPH0259967A JP63213109A JP21310988A JPH0259967A JP H0259967 A JPH0259967 A JP H0259967A JP 63213109 A JP63213109 A JP 63213109A JP 21310988 A JP21310988 A JP 21310988A JP H0259967 A JPH0259967 A JP H0259967A
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- 238000000034 method Methods 0.000 title claims description 17
- 230000000644 propagated effect Effects 0.000 claims abstract description 11
- 238000004088 simulation Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の設計方法に関し、特にテスト容易
化設計方法に関する。
化設計方法に関する。
製造された集積回路化論理回路に於て、不良品を除くた
めには、入力端子にテストパタンを印加し出力端子上の
バタンを観測するテストを行う。
めには、入力端子にテストパタンを印加し出力端子上の
バタンを観測するテストを行う。
特に、大規模な集積回路に於いては、入力バタンの選択
だけで回路内部の故障を高い確率で出力バタンより検出
するのは困難な場合が多い。このために、テスト容易化
設計方法が用いられる。
だけで回路内部の故障を高い確率で出力バタンより検出
するのは困難な場合が多い。このために、テスト容易化
設計方法が用いられる。
テスト容易化設計方法には、回路内部の出力を観測でき
るように回路を追加して出力端子に導く回路分割方式や
、フリップフロップ回路の出力を観測できる様な回路を
追加するスキャン構成方式がある。これらの設計方法に
於いては追加回路による回路規模の増加が問題となる。
るように回路を追加して出力端子に導く回路分割方式や
、フリップフロップ回路の出力を観測できる様な回路を
追加するスキャン構成方式がある。これらの設計方法に
於いては追加回路による回路規模の増加が問題となる。
従って、できるだけ少ない回路で必要な故障検出率を達
成する設計方法が重要になる。このために、従来用いら
れている設計方式は故障シミュレーションにより故障検
出率を調べながら試行錯誤で回路を追加するものである
。
成する設計方法が重要になる。このために、従来用いら
れている設計方式は故障シミュレーションにより故障検
出率を調べながら試行錯誤で回路を追加するものである
。
上述した従来の設計方式では、
（１） 故障シミュレーションによって未検出トナっ
た故障を調べる工程 （２）該故障をもとに検出するための回路付加を行う工
程 とを高い故障検出率が得られるまで繰り返さなければな
らず、大きな手間がかかるという問題がある。
た故障を調べる工程 （２）該故障をもとに検出するための回路付加を行う工
程 とを高い故障検出率が得られるまで繰り返さなければな
らず、大きな手間がかかるという問題がある。
本発明によれば、１個または複数の基本論理素子からな
る論理ゲートから構成される論理回路設計方法に於いて
、骸論理回路に対し故障シミュレーションを行い、全ゲ
ートまたは特定機能について該論理ゲートまで伝搬した
故障であってかつ出力端子まで伝搬しないものの数を記
録し、その数が一定以上の論理ゲートの出力を外部より
観測可能にする回路を追加するテスト容易化回路設計方
法を得る。
る論理ゲートから構成される論理回路設計方法に於いて
、骸論理回路に対し故障シミュレーションを行い、全ゲ
ートまたは特定機能について該論理ゲートまで伝搬した
故障であってかつ出力端子まで伝搬しないものの数を記
録し、その数が一定以上の論理ゲートの出力を外部より
観測可能にする回路を追加するテスト容易化回路設計方
法を得る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のフローチャートである。回
路１とテストバタン２を故障シミュレーション３に入力
して故障シミュレーションを行い、この際１つまたは複
数の基本論理素子からなる各論理ゲート毎にそこに伝搬
する故障を伝搬故障メモリ５に、また外部出力端子で検
出される故障を保持する検出故障メモリ４に出力する。
路１とテストバタン２を故障シミュレーション３に入力
して故障シミュレーションを行い、この際１つまたは複
数の基本論理素子からなる各論理ゲート毎にそこに伝搬
する故障を伝搬故障メモリ５に、また外部出力端子で検
出される故障を保持する検出故障メモリ４に出力する。
伝搬故障メモリ４と検出故障メモリ５の内容を入力して
、分割ゲート選択手段６で各ゲート毎に伝搬故障メモリ
５に含まれる検出故障メモリ４に含まれないものの数を
求め、判定値７を越えるゲートを抽出して、回路分割手
段８で回路１を入力して回路１内の該ゲートの出力を外
部より直接観測可能とする回路を追加した分割回路９を
出力する。
、分割ゲート選択手段６で各ゲート毎に伝搬故障メモリ
５に含まれる検出故障メモリ４に含まれないものの数を
求め、判定値７を越えるゲートを抽出して、回路分割手
段８で回路１を入力して回路１内の該ゲートの出力を外
部より直接観測可能とする回路を追加した分割回路９を
出力する。
第２図は分割ゲート選択手段６の詳細を示すフローチャ
ートである。回路内の各ゲート毎に伝搬故障メモリ及び
検出故障メモリを参照し、伝搬故障メモリに含まれかつ
検出故障メモリに含まれない故障の数、すなわち該ゲー
トまで伝搬して未検出となった故障の数を求め、判定値
と比較して判定値よりも大きければ回路分割手段の対象
ゲートとする。
ートである。回路内の各ゲート毎に伝搬故障メモリ及び
検出故障メモリを参照し、伝搬故障メモリに含まれかつ
検出故障メモリに含まれない故障の数、すなわち該ゲー
トまで伝搬して未検出となった故障の数を求め、判定値
と比較して判定値よりも大きければ回路分割手段の対象
ゲートとする。
第３９図は、本発明の一実施例を実施するための回路の
回路図である。
回路図である。
第３図に於いて部分回路２０．２１及び論理ゲート３０
〜３２は本発明の適用前の論理回路５０を構成する。論
理回路５０に入力端子１５゜１６からテストバタンを入
力して故障シミュレーションを行う。その結果、３０〜
３２にｆｎ（ｎ＝１〜９）で示す故障が伝搬し、これら
の故障のうちｆｌ、ｆ２．ｆ４．ｆ５．ｆ８が出力端子
４０〜４１で検出されたとする。
〜３２は本発明の適用前の論理回路５０を構成する。論
理回路５０に入力端子１５゜１６からテストバタンを入
力して故障シミュレーションを行う。その結果、３０〜
３２にｆｎ（ｎ＝１〜９）で示す故障が伝搬し、これら
の故障のうちｆｌ、ｆ２．ｆ４．ｆ５．ｆ８が出力端子
４０〜４１で検出されたとする。
さて、論理ゲート３０〜３２まで伝搬しかつ未検出とな
った故障の数はそれぞれ１，１，２個であるが、ここで
は適当な判定値１と比較して論理ゲート３２を選択する
。次に、出力端子４３と隨−環ゲート３２の出力から出
力端子４３へ導く配線からなるテスト回路６０を追加す
れば未検出故障はｆ３．ｆ６のみとなる。このようにし
て簡単に、テスト回路を追加すべき位置が決定できる。
った故障の数はそれぞれ１，１，２個であるが、ここで
は適当な判定値１と比較して論理ゲート３２を選択する
。次に、出力端子４３と隨−環ゲート３２の出力から出
力端子４３へ導く配線からなるテスト回路６０を追加す
れば未検出故障はｆ３．ｆ６のみとなる。このようにし
て簡単に、テスト回路を追加すべき位置が決定できる。
ここで、判定対象を一例として論理ゲート３０〜３２と
したが部分回路２０．２１内の論理ゲートも判定対象と
して差し支えない。
したが部分回路２０．２１内の論理ゲートも判定対象と
して差し支えない。
第４図は、本発明の他の実施例のフローチャートである
。
。
本実施例は本発明の手法の対象とするゲートをフリップ
フロップゲート（以下Ｆ／Ｆ）に限定するものであり、
Ｆ／Ｆの出力を観測可能にする回路としてスキャンパス
などのスキャン構成（可児賢二著、超ＬＳＩＣＡＤの基
礎、オーム社、１９８３年、１８１〜１８４頁）を実現
する回路を使用するものである。回路ｌとテストバタン
２を故障シミュレータ３に入力して故障シミュレーショ
ンを行い、この際各Ｆ／Ｆ毎にそこに伝搬する故障を伝
搬故障メモリ５にまた外部出力端子で検出される故障を
検出故障メモリ４に出力する。伝搬故障メモリ５と検出
故障メモリ４の内容を入力して、Ｆ／Ｆゲート選択手段
１０で各Ｆ／Ｆ毎に伝搬故障メモリ５に含まれ検出故障
メモリ４に含まれないものの数を求め、判定値７を越え
るＦ／Ｆを抽出して、スキャン構成手段１１で回路ｌを
入力して回路１内の該Ｆ／Ｆをスキャン構成するのに必
要な回路を追加したスキャン構成回路１２を出力する。
フロップゲート（以下Ｆ／Ｆ）に限定するものであり、
Ｆ／Ｆの出力を観測可能にする回路としてスキャンパス
などのスキャン構成（可児賢二著、超ＬＳＩＣＡＤの基
礎、オーム社、１９８３年、１８１〜１８４頁）を実現
する回路を使用するものである。回路ｌとテストバタン
２を故障シミュレータ３に入力して故障シミュレーショ
ンを行い、この際各Ｆ／Ｆ毎にそこに伝搬する故障を伝
搬故障メモリ５にまた外部出力端子で検出される故障を
検出故障メモリ４に出力する。伝搬故障メモリ５と検出
故障メモリ４の内容を入力して、Ｆ／Ｆゲート選択手段
１０で各Ｆ／Ｆ毎に伝搬故障メモリ５に含まれ検出故障
メモリ４に含まれないものの数を求め、判定値７を越え
るＦ／Ｆを抽出して、スキャン構成手段１１で回路ｌを
入力して回路１内の該Ｆ／Ｆをスキャン構成するのに必
要な回路を追加したスキャン構成回路１２を出力する。
第５図はスキャンＦ／Ｆ選択手段６の詳細を示す、フロ
ーチャートである。各Ｆ／Ｆ毎に伝搬故障メモリを参照
し、対応する伝搬故障に含まれかつ検出故障メモリに含
まれない故障数を求め、判定値と比較してスキャンＦ／
Ｆとするか決定し、スキャン構成手段１１の入力とする
。
ーチャートである。各Ｆ／Ｆ毎に伝搬故障メモリを参照
し、対応する伝搬故障に含まれかつ検出故障メモリに含
まれない故障数を求め、判定値と比較してスキャンＦ／
Ｆとするか決定し、スキャン構成手段１１の入力とする
。
第６図は、本発明のこの他の実施例を実施するための回
路の回路図である。第６図に於いて部分回路２０．２１
及び論理ゲート３０〜３２は本発明の適用前の論理回路
５０を構成する。論理回路５０に入力端子１５，１６か
らテストバタンを入力して故障シミュレーションを行う
。その結果、Ｆ／Ｆ３０〜３２にｆｎ（ｎ＝１〜９）で
示す故障が伝搬し、これらの故障のうちｆｌ、ｆ２゜ｆ
４．ｆ５．ｆ８は出力端子４０〜４１で検出されたとす
る。さて、Ｆ／Ｆ３０〜３２まで伝搬しかつ未検出とな
った故障の数はそれぞれ１，１゜２個であるが、ここで
適当な判定値１と比較してＦ／Ｆ ３２を選択する。
路の回路図である。第６図に於いて部分回路２０．２１
及び論理ゲート３０〜３２は本発明の適用前の論理回路
５０を構成する。論理回路５０に入力端子１５，１６か
らテストバタンを入力して故障シミュレーションを行う
。その結果、Ｆ／Ｆ３０〜３２にｆｎ（ｎ＝１〜９）で
示す故障が伝搬し、これらの故障のうちｆｌ、ｆ２゜ｆ
４．ｆ５．ｆ８は出力端子４０〜４１で検出されたとす
る。さて、Ｆ／Ｆ３０〜３２まで伝搬しかつ未検出とな
った故障の数はそれぞれ１，１゜２個であるが、ここで
適当な判定値１と比較してＦ／Ｆ ３２を選択する。
次に、Ｆ／Ｆ ３２をスキャン構成のための回路を追加
したスキャンＦ／Ｆ ３３に変更し入力端子１７および
出力端子４３へつなぐためのテスト回路を追加しスキャ
ン構成にすれば未検出故障はｆ３．ｆ６のみとなる。こ
のようにして簡単に、テスト回路を追加すべき位置が決
定できる。ここで、判定対象を一例としてＦ／Ｆ ３０
〜３２としたが部分回路２０．２１内のＦ／Ｆも判定対
象として差し支えない。
したスキャンＦ／Ｆ ３３に変更し入力端子１７および
出力端子４３へつなぐためのテスト回路を追加しスキャ
ン構成にすれば未検出故障はｆ３．ｆ６のみとなる。こ
のようにして簡単に、テスト回路を追加すべき位置が決
定できる。ここで、判定対象を一例としてＦ／Ｆ ３０
〜３２としたが部分回路２０．２１内のＦ／Ｆも判定対
象として差し支えない。
以上、説明したように本発明によれば、少ない手間で高
い故障検出率を持つ論理回路設計でき、特に、大規模な
集積論理回路の設計に於いて大きな効果がある。
い故障検出率を持つ論理回路設計でき、特に、大規模な
集積論理回路の設計に於いて大きな効果がある。
第１図は、本発明の一実施例のフローチャート、第２図
は、分割ゲート選択手段６の詳細を示すツーローチャー
ト、第３図は、本発明の一実施例に用いる回路の回路図
、第４図は、本発明の他の実施例のフローチャート、第
５図は、第４図のＦ／Ｆゲート選択手段１０の詳細を示
すフローチャート、第６図は、本発明の他の実施例に用
いる回路の回路図である。 １・・・・・・回路、２・・・・・・テストバタン、３
・・・・・・故障シミュレータ、４・・・・・・検出故
障メモリ、５・・・・・・伝搬故障メモリ、６・・・・
・・分割ゲート選択手段、７・・・・・・判定数、８・
・・・・・回路分割手段、９・・・・・・分割回路、１
０・・・・・・Ｆ／Ｆゲート選択手段、１１・・・・・
・スキャン構成手段、１２・・・・・・スキャン構成回
路、１５〜１７・・・・・・入力端子、２０〜２１・・
・・・・部分回路、３０〜３２・・・・・・Ｆ／Ｆゲー
ト、３３・・・・・・スキャンＦ／Ｆ、４０〜４３・・
・・・・出力端子、５０・・・・・・論理回路、６０・
・・・・・テスト回路。 代理人 弁理士 内 原 音 渠ｊ区 ・躬４区
は、分割ゲート選択手段６の詳細を示すツーローチャー
ト、第３図は、本発明の一実施例に用いる回路の回路図
、第４図は、本発明の他の実施例のフローチャート、第
５図は、第４図のＦ／Ｆゲート選択手段１０の詳細を示
すフローチャート、第６図は、本発明の他の実施例に用
いる回路の回路図である。 １・・・・・・回路、２・・・・・・テストバタン、３
・・・・・・故障シミュレータ、４・・・・・・検出故
障メモリ、５・・・・・・伝搬故障メモリ、６・・・・
・・分割ゲート選択手段、７・・・・・・判定数、８・
・・・・・回路分割手段、９・・・・・・分割回路、１
０・・・・・・Ｆ／Ｆゲート選択手段、１１・・・・・
・スキャン構成手段、１２・・・・・・スキャン構成回
路、１５〜１７・・・・・・入力端子、２０〜２１・・
・・・・部分回路、３０〜３２・・・・・・Ｆ／Ｆゲー
ト、３３・・・・・・スキャンＦ／Ｆ、４０〜４３・・
・・・・出力端子、５０・・・・・・論理回路、６０・
・・・・・テスト回路。 代理人 弁理士 内 原 音 渠ｊ区 ・躬４区
Claims (1)
- １個または複数の基本論理素子からなる論理ゲートで構
成される論理回路設計方法に於いて、該論理回路に対し
故障シミュレーションを行い、全ゲートまたは特定機能
ゲートについて該論理ゲートまで伝搬した故障であって
かつ出力端子まで伝搬しないものの数を記録し、その数
が一定以上の論理ゲートの出力を外部より観測可能にす
る回路を追加することを特徴とするテスト容易化回路設
計方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213109A JP2773148B2 (ja) | 1988-08-26 | 1988-08-26 | テスト容易化回路設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213109A JP2773148B2 (ja) | 1988-08-26 | 1988-08-26 | テスト容易化回路設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0259967A true JPH0259967A (ja) | 1990-02-28 |
| JP2773148B2 JP2773148B2 (ja) | 1998-07-09 |
Family
ID=16633730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213109A Expired - Lifetime JP2773148B2 (ja) | 1988-08-26 | 1988-08-26 | テスト容易化回路設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773148B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283207A (ja) * | 1988-05-11 | 1989-11-14 | Q P Corp | 化粧料 |
| US7467362B2 (en) | 2005-03-15 | 2008-12-16 | Fujitsu Limited | Failure detection improvement apparatus, failure detection improvement program, failure detection improvement method |
-
1988
- 1988-08-26 JP JP63213109A patent/JP2773148B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283207A (ja) * | 1988-05-11 | 1989-11-14 | Q P Corp | 化粧料 |
| US7467362B2 (en) | 2005-03-15 | 2008-12-16 | Fujitsu Limited | Failure detection improvement apparatus, failure detection improvement program, failure detection improvement method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773148B2 (ja) | 1998-07-09 |
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