JPH05172904A - テストパターン自動生成方法および故障率推定方法 - Google Patents
テストパターン自動生成方法および故障率推定方法Info
- Publication number
- JPH05172904A JPH05172904A JP3343408A JP34340891A JPH05172904A JP H05172904 A JPH05172904 A JP H05172904A JP 3343408 A JP3343408 A JP 3343408A JP 34340891 A JP34340891 A JP 34340891A JP H05172904 A JPH05172904 A JP H05172904A
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- Japan
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Abstract
(57)【要約】
【目的】 故障を所望の目標検出率に近い推定故障検出
率で検出でき、処理時間が回路規模に直接的に依存しな
いテストパターンを自動生成するテストパターン自動生
成方法を提供する。 【構成】 テストパターン自動生成方法は、全体回路に
対応する全体故障群（３１）からこの全体故障群（３
１）の一部である仮定故障群（３２）を無作為に抽出す
る工程（２）と、仮定故障群（３２）の故障を所望の目
標検出率Ｐで検出するテストパターンを自動生成する工
程（４）とを備えることを特徴とする。
率で検出でき、処理時間が回路規模に直接的に依存しな
いテストパターンを自動生成するテストパターン自動生
成方法を提供する。 【構成】 テストパターン自動生成方法は、全体回路に
対応する全体故障群（３１）からこの全体故障群（３
１）の一部である仮定故障群（３２）を無作為に抽出す
る工程（２）と、仮定故障群（３２）の故障を所望の目
標検出率Ｐで検出するテストパターンを自動生成する工
程（４）とを備えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、論理ＬＳＩの自動テス
トパターン生成方法および故障率推定方法に係る。
トパターン生成方法および故障率推定方法に係る。
【０００２】
【従来の技術】論理ＬＳＩの機能をテストするためにテ
ストパターン自動生成（ＡＴＰＧ）の手法が広く用いら
れている。このテストパターン自動生成においては、特
に組み合わせ回路に対しては完全なアルゴリズムが開発
されている。すなわち、ある故障を検出可能とするテス
トパターンが存在する場合は有限な手順でそのテストパ
ターンを必ず求めることができる（例えば、ＣＭＯＳデ
バイスハンドボック、ｐ１８８〜１９６、１９８７年、
日刊工業新聞社発行）。
ストパターン自動生成（ＡＴＰＧ）の手法が広く用いら
れている。このテストパターン自動生成においては、特
に組み合わせ回路に対しては完全なアルゴリズムが開発
されている。すなわち、ある故障を検出可能とするテス
トパターンが存在する場合は有限な手順でそのテストパ
ターンを必ず求めることができる（例えば、ＣＭＯＳデ
バイスハンドボック、ｐ１８８〜１９６、１９８７年、
日刊工業新聞社発行）。
【０００３】次に、一般的なテストパターン自動生成に
ついて説明する。
ついて説明する。
【０００４】スキャンデザイン等の手法によって順序回
路を組み合わせ回路化した場合を含め、大規模の組み合
わせ回路にテストパターン自動生成の手法を適用しよう
とする場合、乱数法とアルゴリズム法とを併用すること
が多く行われている。
路を組み合わせ回路化した場合を含め、大規模の組み合
わせ回路にテストパターン自動生成の手法を適用しよう
とする場合、乱数法とアルゴリズム法とを併用すること
が多く行われている。
【０００５】ここで、乱数法とは、対象となる回路接続
データを一定の法則、例えば、入力端子に近いゲート順
に配列するとか、ゲートの種類ごとに配列する等の法則
に従ってテーブル化し、このテーブルに格納されている
ゲート順に０、１縮退故障を仮定し故障リストを作成す
るものである。そして、この故障リストに登録されてい
る順に故障を仮定して行き、入力端子に乱数パターンを
印加することにより、ある程度の故障検出率までもって
ゆく。
データを一定の法則、例えば、入力端子に近いゲート順
に配列するとか、ゲートの種類ごとに配列する等の法則
に従ってテーブル化し、このテーブルに格納されている
ゲート順に０、１縮退故障を仮定し故障リストを作成す
るものである。そして、この故障リストに登録されてい
る順に故障を仮定して行き、入力端子に乱数パターンを
印加することにより、ある程度の故障検出率までもって
ゆく。
【０００６】上記乱数法では、ランダムな入力パターン
に対し故障シミュレーションを実施することになる。こ
の故障シミュレーションの実施においては、種々の工夫
をしたとしても、全ゲートに故障を仮定すると少なくと
も回路規模に比例する処理時間を要する。
に対し故障シミュレーションを実施することになる。こ
の故障シミュレーションの実施においては、種々の工夫
をしたとしても、全ゲートに故障を仮定すると少なくと
も回路規模に比例する処理時間を要する。
【０００７】一方、アルゴリズム法とは、乱数を入力し
たのではこれ以上の検出率の向上を望めない場合によく
用いられ、Ｄ−アルゴリズム、ＰＯＤＥＭやＦＡＮアル
ゴリズム等（例えば、ＣＭＯＳデバイスハンドボック、
ｐ１８９〜１９６、１９８７年、日刊工業新聞社発行）
により特定の未検出故障に対してのみテストパターンを
逐一的に自動発生させ、所望の故障検出率を達成するも
のである。
たのではこれ以上の検出率の向上を望めない場合によく
用いられ、Ｄ−アルゴリズム、ＰＯＤＥＭやＦＡＮアル
ゴリズム等（例えば、ＣＭＯＳデバイスハンドボック、
ｐ１８９〜１９６、１９８７年、日刊工業新聞社発行）
により特定の未検出故障に対してのみテストパターンを
逐一的に自動発生させ、所望の故障検出率を達成するも
のである。
【０００８】上記アルゴリズム法では、ひとつひとつの
故障に対し相当な処理時間を要するため、乱数法の処理
時間と合計すると、一般に、少なくとも回路規模のほぼ
３乗に比例する処理時間を要する。大規模回路の場合に
は、組み合わせ回路の特徴を生かして分割手法を利用す
ることになるが、それでも回路規模の約２乗に比例する
処理時間を要する。
故障に対し相当な処理時間を要するため、乱数法の処理
時間と合計すると、一般に、少なくとも回路規模のほぼ
３乗に比例する処理時間を要する。大規模回路の場合に
は、組み合わせ回路の特徴を生かして分割手法を利用す
ることになるが、それでも回路規模の約２乗に比例する
処理時間を要する。
【０００９】
【発明が解決しようとする課題】しかしながら、テスト
パターン自動生成のアルゴリズムは完全ではあるが回路
規模の増大に伴い計算時間が非常に要するという問題点
を有する。例えば、組み合わせ回路に限定したとしても
処理時間は回路規模のほぼ３乗に比例するといわれてい
る。また、順序回路の場合には、組み合わせ回路に比べ
てさらに問題が複雑であり、スキャンデザイン等の手法
（例えば、ＣＭＯＳデバイスハンドボック、ｐ２０２、
１９８７年、日刊工業新聞社発行）によって、テストモ
ードにおいて順序回路を組み合わせ回路に変換しない限
りテストパターン自動生成を適用することは不可能に近
い。
パターン自動生成のアルゴリズムは完全ではあるが回路
規模の増大に伴い計算時間が非常に要するという問題点
を有する。例えば、組み合わせ回路に限定したとしても
処理時間は回路規模のほぼ３乗に比例するといわれてい
る。また、順序回路の場合には、組み合わせ回路に比べ
てさらに問題が複雑であり、スキャンデザイン等の手法
（例えば、ＣＭＯＳデバイスハンドボック、ｐ２０２、
１９８７年、日刊工業新聞社発行）によって、テストモ
ードにおいて順序回路を組み合わせ回路に変換しない限
りテストパターン自動生成を適用することは不可能に近
い。
【００１０】そこで従来は、スキャンデザイン等の手法
によって順序回路を組み合わせ回路化した場合を含め、
大規模の組み合わせ回路にテストパターン自動生成の手
法を適用しようとする場合には、この回路をいくつかに
分割して対応していた。
によって順序回路を組み合わせ回路化した場合を含め、
大規模の組み合わせ回路にテストパターン自動生成の手
法を適用しようとする場合には、この回路をいくつかに
分割して対応していた。
【００１１】しかし、この場合においても今日の大規模
化した回路にテストパターン自動生成の手法を適用しよ
うとすると、たとえ分割して対応していたとしても、か
なりの処理時間を要していた。
化した回路にテストパターン自動生成の手法を適用しよ
うとすると、たとえ分割して対応していたとしても、か
なりの処理時間を要していた。
【００１２】そして、この長い処理時間を要するという
ことは、テストパターン自動生成の手法を大規模回路に
適用するうえで大きな制約となっていた。
ことは、テストパターン自動生成の手法を大規模回路に
適用するうえで大きな制約となっていた。
【００１３】そこで本発明の目的は、上記従来技術の有
する問題を解消し、故障を所望の目標検出率に近い推定
故障検出率で検出でき、処理時間が回路規模に直接的に
依存しないテストパターンを自動生成するテストパター
ン自動生成方法を提供することである。
する問題を解消し、故障を所望の目標検出率に近い推定
故障検出率で検出でき、処理時間が回路規模に直接的に
依存しないテストパターンを自動生成するテストパター
ン自動生成方法を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、全体回路に対応する全体故障群からこの
全体故障群の一部である仮定故障群を無作為に抽出する
工程と、前記仮定故障群の故障を所望の目標検出率で検
出するテストパターンを自動生成する工程とを備えるこ
とを特徴とする。
に、本発明は、全体回路に対応する全体故障群からこの
全体故障群の一部である仮定故障群を無作為に抽出する
工程と、前記仮定故障群の故障を所望の目標検出率で検
出するテストパターンを自動生成する工程とを備えるこ
とを特徴とする。
【００１５】
【作用】全体回路に対応する全体故障群からこの全体故
障群の一部である仮定故障群を無作為に抽出する。次
に、全体故障群ではなく、適当な規模のこの仮定故障群
にテストパターン自動生成の手法を適用し、故障を所望
の目標検出率で検出するテストパターンを自動生成す
る。このようにして得られた仮定故障群のテストパター
ンは、全体故障群に対しても所望の目標検出率に近い検
出率で故障を検出することができる。
障群の一部である仮定故障群を無作為に抽出する。次
に、全体故障群ではなく、適当な規模のこの仮定故障群
にテストパターン自動生成の手法を適用し、故障を所望
の目標検出率で検出するテストパターンを自動生成す
る。このようにして得られた仮定故障群のテストパター
ンは、全体故障群に対しても所望の目標検出率に近い検
出率で故障を検出することができる。
【００１６】
【実施例】以下に本発明によるテストパターン自動生成
方法の一実施例を図１乃至図３を参照して説明する。
方法の一実施例を図１乃至図３を参照して説明する。
【００１７】本実施例においては図３に示すように、テ
ストパターン自動生成の対象である全体回路に対応する
全体故障群３１から、いわゆるランダムサンプリング法
によって、全体故障群３１から無作為に故障を抽出し全
体故障群３１の一部である仮定故障群３２を形成する。
ストパターン自動生成の対象である全体回路に対応する
全体故障群３１から、いわゆるランダムサンプリング法
によって、全体故障群３１から無作為に故障を抽出し全
体故障群３１の一部である仮定故障群３２を形成する。
【００１８】このようにランダムサンプリング法によっ
て形成された仮定故障群については、次のことが証明さ
れている。すなわち、全体故障群３１の故障数をＮ、所
望の目標検出率をＰおよび仮定故障群３２の故障数をＮ
ｓとするとき、全体故障群３１の推定故障率Ｐｉは、Ｎ
ｓおよびＮ−Ｎｓが十分大きい場合には平均値をＰおよ
び標準偏差σ＝（（１−Ｎｓ／Ｎ）Ｐ（１−Ｐ）／Ｎ
ｓ）１／２を有するガウス分布に従うことが証明されて
いる（Ｖ．Ｄ．ＡＧＲＡＷＡＬ，Ｊ．Ｄｉｇｉｔａｌ
Ｓｙｓ．Ｖｏｌ．５， ｐ１８９，１９８１）。
て形成された仮定故障群については、次のことが証明さ
れている。すなわち、全体故障群３１の故障数をＮ、所
望の目標検出率をＰおよび仮定故障群３２の故障数をＮ
ｓとするとき、全体故障群３１の推定故障率Ｐｉは、Ｎ
ｓおよびＮ−Ｎｓが十分大きい場合には平均値をＰおよ
び標準偏差σ＝（（１−Ｎｓ／Ｎ）Ｐ（１−Ｐ）／Ｎ
ｓ）１／２を有するガウス分布に従うことが証明されて
いる（Ｖ．Ｄ．ＡＧＲＡＷＡＬ，Ｊ．Ｄｉｇｉｔａｌ
Ｓｙｓ．Ｖｏｌ．５， ｐ１８９，１９８１）。
【００１９】本実施例のテストパターン自動生成方法
は、上記のランダムサンプリング法による結果を踏まえ
たものであり、図１に示すように、全体回路に対応する
全体故障群３１からこの全体故障群３１の一部である仮
定故障群３２を無作為に抽出する工程２と、仮定故障群
３２の故障を所望の目標検出率Ｐで検出するテストパタ
ーンを自動生成する工程４とを備える。
は、上記のランダムサンプリング法による結果を踏まえ
たものであり、図１に示すように、全体回路に対応する
全体故障群３１からこの全体故障群３１の一部である仮
定故障群３２を無作為に抽出する工程２と、仮定故障群
３２の故障を所望の目標検出率Ｐで検出するテストパタ
ーンを自動生成する工程４とを備える。
【００２０】図１に示すように工程２では、まず工程１
１で全体故障群３１の入力ネットリストを作成し、次に
工程１２で全体故障群３１を定めるために故障リストを
作成し、次に工程１３で全体故障群３１から無作為に故
障を抽出して、すなわちランダムサンプリングして仮定
故障群３２を形成する。
１で全体故障群３１の入力ネットリストを作成し、次に
工程１２で全体故障群３１を定めるために故障リストを
作成し、次に工程１３で全体故障群３１から無作為に故
障を抽出して、すなわちランダムサンプリングして仮定
故障群３２を形成する。
【００２１】次に工程４で、従来のテストパターン自動
生成と同様の方法で、仮定故障群３２の所望の目標検出
率Ｐを有するテストパターンを自動生成する。
生成と同様の方法で、仮定故障群３２の所望の目標検出
率Ｐを有するテストパターンを自動生成する。
【００２２】また、図２においては、図１に示す工程で
得られたテストパターン自動生成をを用いて、全体故障
群３１の故障率を推定する方法が示されている。すなわ
ち、工程６において、工程２、４で作成されたテストパ
ターン自動生成を用いて、工程１３でランダムサンプリ
ングした仮定故障群３１以外の故障に対して故障シミュ
レーションを行う。
得られたテストパターン自動生成をを用いて、全体故障
群３１の故障率を推定する方法が示されている。すなわ
ち、工程６において、工程２、４で作成されたテストパ
ターン自動生成を用いて、工程１３でランダムサンプリ
ングした仮定故障群３１以外の故障に対して故障シミュ
レーションを行う。
【００２３】工程２、４により得られたテストパターン
自動生成を、全体故障群３１のテストパターン自動生成
として用いることにより、全体故障群３１の故障を目標
検出率Ｐに近い推定故障検出率Ｐｉで検出することがで
きる。
自動生成を、全体故障群３１のテストパターン自動生成
として用いることにより、全体故障群３１の故障を目標
検出率Ｐに近い推定故障検出率Ｐｉで検出することがで
きる。
【００２４】すなわち、全体故障群３１の推定故障率Ｐ
ｉは、ＮｓおよびＮ−Ｎｓが十分大きい場合には平均値
をＰおよび標準偏差σ＝（（１−Ｎｓ／Ｎ）Ｐ（１−
Ｐ）／Ｎｓ）１／２を有するガウス分布に従うので、全
体故障群３１の故障を仮定故障群３２で設定した目標検
出率Ｐに近い推定故障検出率Ｐｉで検出することができ
る。
ｉは、ＮｓおよびＮ−Ｎｓが十分大きい場合には平均値
をＰおよび標準偏差σ＝（（１−Ｎｓ／Ｎ）Ｐ（１−
Ｐ）／Ｎｓ）１／２を有するガウス分布に従うので、全
体故障群３１の故障を仮定故障群３２で設定した目標検
出率Ｐに近い推定故障検出率Ｐｉで検出することができ
る。
【００２５】そして、ガウス分布の一般論によれば、推
定故障検出率Ｐｉは９５％の信頼度でＰ−２σとＰ＋２
σの間に存在することになる。
定故障検出率Ｐｉは９５％の信頼度でＰ−２σとＰ＋２
σの間に存在することになる。
【００２６】従って、例えば、次のように誤差範囲つき
で推定故障検出率Ｐｉを得ることができる。
で推定故障検出率Ｐｉを得ることができる。
【００２７】Ｎ＝ １０００、 Ｎｓ＝１０００のと
き、Ｐｉ＝９０±１．８％ Ｎ＝１００００、 Ｎｓ＝１０００のとき、Ｐｉ＝９０
±１．９％ ここで、誤差範囲は±２σを示す。
き、Ｐｉ＝９０±１．８％ Ｎ＝１００００、 Ｎｓ＝１０００のとき、Ｐｉ＝９０
±１．９％ ここで、誤差範囲は±２σを示す。
【００２８】本実施例の構成によれば、故障を所望の目
標検出率Ｐに近い推定故障検出率Ｐｉで検出できるテス
トパターン自動生成を得ることができる。
標検出率Ｐに近い推定故障検出率Ｐｉで検出できるテス
トパターン自動生成を得ることができる。
【００２９】さらに、処理時間が回路規模に直接的に依
存しないテストパターン自動生成を得ることができる。
存しないテストパターン自動生成を得ることができる。
【００３０】従って、例えば、全体故障群３１として１
００Ｋ個の故障を有する数十Ｋゲートのような大規模の
回路に対しても、わずかに１０００個の仮定故障群をサ
ンプリングしこの仮定故障群に対して所望の目標検出率
を有するテストパターン自動生成を得るだけで、全体故
障群３１のテストパターン自動生成を得ることができ
る。この結果、故障シミュレーションに要する処理時間
は、全体故障群３１を直接扱う従来の場合に比べて、例
えば１／１０００に短縮することができる。
００Ｋ個の故障を有する数十Ｋゲートのような大規模の
回路に対しても、わずかに１０００個の仮定故障群をサ
ンプリングしこの仮定故障群に対して所望の目標検出率
を有するテストパターン自動生成を得るだけで、全体故
障群３１のテストパターン自動生成を得ることができ
る。この結果、故障シミュレーションに要する処理時間
は、全体故障群３１を直接扱う従来の場合に比べて、例
えば１／１０００に短縮することができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
故障を所望の目標検出率に近い推定故障検出率で検出で
き、処理時間が回路規模に直接的に依存しないテストパ
ターン自動生成を得ることができる。
故障を所望の目標検出率に近い推定故障検出率で検出で
き、処理時間が回路規模に直接的に依存しないテストパ
ターン自動生成を得ることができる。
【図１】本発明によるテストパターン自動生成方法を示
すフローチャート図。
すフローチャート図。
【図２】本発明による故障率推定方法を示すフローチャ
ート図。
ート図。
【図３】全体故障群と仮定故障群の関係を示す説明図。
２ 全体故障群から仮定故障群を無作為に抽出する工
程。 ４ 仮定故障群のテストパターン自動生成する工程。 ６ 仮定故障群のテストパターン自動生成を全体故障群
に適用する工程。
程。 ４ 仮定故障群のテストパターン自動生成する工程。 ６ 仮定故障群のテストパターン自動生成を全体故障群
に適用する工程。
Claims (2)
- 【請求項１】全体回路に対応する全体故障群からこの全
体故障群の一部である仮定故障群を無作為に抽出する工
程と、前記仮定故障群の故障を所望の目標検出率で検出
するテストパターンを自動生成する工程とを備えること
を特徴とするテストパターン自動生成方法。 - 【請求項２】請求項１に記載のテストパターン自動生成
方法で生成されたテストパターンを用い、全体故障群の
故障数をＮ、前記所望の目標検出率をＰおよび仮定故障
群の故障数をＮｓとするとき全体故障群の推定故障率Ｐ
ｉが、平均値をＰおよび標準偏差σ＝（（１−Ｎｓ／
Ｎ）Ｐ（１−Ｐ）／Ｎｓ）１／２を有するガウス分布に
従うと推定する故障率推定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343408A JPH05172904A (ja) | 1991-12-25 | 1991-12-25 | テストパターン自動生成方法および故障率推定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343408A JPH05172904A (ja) | 1991-12-25 | 1991-12-25 | テストパターン自動生成方法および故障率推定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05172904A true JPH05172904A (ja) | 1993-07-13 |
Family
ID=18361286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343408A Pending JPH05172904A (ja) | 1991-12-25 | 1991-12-25 | テストパターン自動生成方法および故障率推定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05172904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804803B2 (en) | 2001-04-05 | 2004-10-12 | International Business Machines Corporation | Method for testing integrated logic circuits |
| US8898602B2 (en) | 2012-10-05 | 2014-11-25 | Fujitsu Limited | Apparatus for design assist and method for selecting signal line onto which test point for test controlling is to be inserted in circuit to be designed |
-
1991
- 1991-12-25 JP JP3343408A patent/JPH05172904A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804803B2 (en) | 2001-04-05 | 2004-10-12 | International Business Machines Corporation | Method for testing integrated logic circuits |
| US8898602B2 (en) | 2012-10-05 | 2014-11-25 | Fujitsu Limited | Apparatus for design assist and method for selecting signal line onto which test point for test controlling is to be inserted in circuit to be designed |
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