KR20030020951A - 디지털 시스템 및 그것의 에러 탐지를 위한 방법 - Google Patents

디지털 시스템 및 그것의 에러 탐지를 위한 방법 Download PDF

Info

Publication number
KR20030020951A
KR20030020951A KR10-2003-7001414A KR20037001414A KR20030020951A KR 20030020951 A KR20030020951 A KR 20030020951A KR 20037001414 A KR20037001414 A KR 20037001414A KR 20030020951 A KR20030020951 A KR 20030020951A
Authority
KR
South Korea
Prior art keywords
digital
signal
parity
vector
inv
Prior art date
Application number
KR10-2003-7001414A
Other languages
English (en)
Other versions
KR100962858B1 (ko
Inventor
클레이호르스트리차드피
데니센아드리아누스제이엠
니에울란드안드레케이
벤쵸프니코에프
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20030020951A publication Critical patent/KR20030020951A/ko
Application granted granted Critical
Publication of KR100962858B1 publication Critical patent/KR100962858B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Hardware Redundancy (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Investigating Or Analyzing Materials By The Use Of Magnetic Means (AREA)
  • Communication Control (AREA)

Abstract

본 발명은 디지털 시스템(1) 및 그것의 에러 탐지를 위한 방법에 관한 것이다. 디지털 시스템(1)은 그것의 주요 핵심으로, 디지털 프로세싱 유닛(100) 및 상태 패리티 생성기(SPG)(300)에 포함되는 테스트 중인 모듈을 포함한다. SPG(300)는 테스트(300) 중인 모듈의 패리티에 대하여 동치이다. 입력 벡터가 테스트 중인 모듈(110)의 입력 및 SPG(300) 모두에서 적용될 때, 패리티에 대한 동치는 조합 회로이고, SPG(300)의 출력은 테스트 중인 모듈(110)의 전송 함수의 패리티를 그 출력에서 생성한다. SPG(300)는 입력 벡터의 사용되지 않는 조합이 탐지될 때에 경고 신호 W도 생성하며, 경고 신호는 패리티 신호로 다루어진다.

Description

디지털 시스템 및 그것의 에러 탐지를 위한 방법{A DIGITAL SYSTEM AND A METHOD FOR ERROR DETECTION THEREOF}
이러한 방법은 Proceedings of the International Sysmposium on Fault-Tolerant Computing, 185내지 188쪽에서 나타난 논문 "Parity Prediction In Combinational Circuits"으로부터 알려져 있다. 이러한 종래의 기술에서, 조합 회로에서 패리티 예측을 위한 방법이 설명되어 있다. 이 방법은 회로 복제의 특수한 경우를 고려하며, 이는 디지털 회로에서 폴트(fault) 탐지를 위한 잘 알려져 있는 다른 방법이다. 사실상, 이상에서 언급된 논문의 결론에서 지적되어 있는 바와 같이, 이러한 방법의 주요한 이로운 점은 입력 에러 보호에 놓여있다. 상기 종래 기술에서 설명되는 특정 형태에서도 프로세스에 포함되는 면적 오버헤드 때문에 VLSI에서 회로 복제는 거의 불가능하다는 것이 여기서 언급되어야 한다.
발명의 개요
그러므로, 본 발명의 목적은 필요한 면적 오버헤드를 낮추는 VLSI 디지털 회로에서의 에러 탐지를 위한 테스팅 시스템 및 방법을 제공하는 것이다.
본 발명에 따르면, 본 목적은 입력 단자에 결합되는 제 6 입력 단자 및 제 5 입력 단자에 결합되는 제 6 출력 단자를 가지는 상태 패리티 생성기(State Parity Generator:SPG)를 추가적으로 포함하며, SPG는 테스트 중인 모듈의 패리티에 대해 동치인 다른 패리티 신호를 생성하고, 다른 패리티 신호는 디지털 입력 벡터 p_InV로부터 생성된다.
테스트 중인 모듈의 패리티에 대한 등가는 디지털 입력 벡터 p_InV 에 의해 구동되는 조합 회로이고, 테스트 중인 모듈의 전송 함수의 패리티를 그 출력에서 생성한다.
테스트 중인 모듈은 디지털 프로세싱 유닛의 일부이거나 그것과 동일할 수 있다. 동시에, 제 2 출력 벡터 T는 q_OutV와 동일할 수 있고 또는 그것들은 부분적으로 일치하거나 서로 완전히 다를 수 있다. 출력 벡터 T는 출력 벡터 q_OutV의 일부가 아닌 신호 성분을 포함할 수 있으나, 이는 프로세싱 유닛의 상태를 나타낸다. 바람직하게는, 출력 벡터 T의 성분은 입력 벡터 p_InV로부터의 출력 벡터 q_outV를 생성하는 프로세싱 동안에 발생하는 신호이어서, 어떤 불필요한 오버헤드도 유도되지 않게 된다.
본 발명에 따른 장치는 하나의 에러 탐지 회로가 제공될 때 면적 오버헤드를 낮추는 이로운 점을 가진다. 그것은 회로를 복제하지 않는데, 이는 VLSI 회로의 경우 비실용적이며, 더 나아가 프로세싱 유닛의 출력 벡터뿐만 아니라 프로세싱 유닛에 의해 출력되지 않는 상태 변수를 테스팅하기 위해서도 그것이 사용될 수 있기 때문에 그것은 매우 탄력적이다. 게다가, 디지털 프로세싱 유닛을 분할하고, 가능한 낮은 면적 오버헤드를 포함하는 패리티 회로에 대한 등가회로를 선택함으로써 면적 오버헤드는 더 최적화될 수 있다.
본 발명의 일 실시예에서, SPG는 복수 개의 조합 디지털 장치를 포함하며, 두 개의 레벨 로직 설계, 즉, 곱의 합 또는 합의 곱 항을 사용하여 구현된다. 이러한 구현은 VLSI 프로그램 가능한 로직 장치에 구현되기 매우 적합하고, SPG를 통해 낮은 지연 시간을 제공할 수 있다. VLSI 프로그램 가능한 로직 장치(PLD) 구조에 의존하여, 다른 조합 구현이 뮬러 확장(Muller expansions), 멀티플렉서 및 디멀티플렉서 등으로 고려될 수 있다는 것이 여기서 강조되어야 한다.
본 발명의 선호된 다른 실시예에서, 실제의 패리티 생성기(APG)는 디지털 함수 [수학식 1]을 실현하도록 계획된다. APG는 패리티 트리(Parity Tree:PT)라 불리는 구성으로 XOR 게이트를 이용하여 구현되지만, PLD 아키텍쳐에 의존하여, XOR, 멀티플렉서, 디멀티플렉서, 메모리가 아닌 로직 게이트를 사용하여 그것이 구현될 수 있다.
본 발명의 다른 목적은
- 디지털 프로세싱 유닛에 구현되는 목표 디지털 전송 함수(TDTF)에 의해 디지털 입력 벡터 p_InV로부터 디지털 출력 벡터 q_outV를 생성하는 단계와,
- 디지털 입력 벡터 p_InV에 응답하여 이진 벡터 T -벡터 T는 테스트 중인 모듈의 상태를 나타냄- 를 제공하는 단계와,
- 벡터 T의 패리티를 나타내는 출력 신호 AP를 생성하는 단계와,
- 디지털 입력 벡터 p_InV에 응답하여 다른 패리티 신호 CP -다른 패리티 신호 CP는 테스트 중인 모듈의 패리티에 관한 등가의 패리티를 나타냄- 를 생성하는 단계와,
- 신호 AP를 신호 CP와 비교하는 단계와,
- 이진 신호 ED -신호 ED는 신호 CP가 신호 AP와 동일한지 나타냄- 를 생성하는 단계를 포함하는 디지털 프로세싱 유닛에 포함되는 테스트 중인 모듈에서 에러 탐지를 위한 방법을 제공하는 것이다.
어떤 디지털 설계 프로세스에서, 입력 벡터 그리고 정상적으로, 테스트 중인 모듈의 다음 상태를 나타내는 원하는 상태 벡터를 특정하는 것이 필요하다. 테스트중인 모듈의 다음 상태로부터 패리티 비트가 제공된다. 상태 벡터에 짝수 개의 1을 가진 비트가 있다면, 패리티 비트는 제 1 로직 상태, 가령 로직 0 또는 로우(L)로 설정된다. 상태 벡터에 홀수의 1을 가진 비트가 있다면, 패리티 비트는 제 2 로직 상태 가령, 로직 1 또는 하이(H)로 설정된다.
입력 벡터 및 상태 벡터의 패리티 비트를 사용하여, 이러한 패리티 함수를 구현하는 조합 회로는 표준 컴퓨터 보조 설계 프로그램에 제한되지 않는 것을 사용하여 설계된다.
디지털 회로의 대다수는 완전한 특정 함수를 구현하지 않는다, 즉, 일반적으로, n 차원 입력 벡터의 모든 2n개 입력 조합이 사용되지 않는다는 것이 여기서 지적되어야 한다. 이러한 경우에, 경고 신호를 생성하거나, 사전결정된 상태를 생성하기 위하여 사용되지 않는 조합이 사용된다.
본 발명의 선호된 실시예에서, SPG는 입력으로 모든 가능한 p_InV 벡터와 출력으로, 원하는 T 벡터의 패리티 및 입력 벡터 p_InV의 사용되지 않는 상태를 특징지우는 신호(CP)를 가지는 디지털 전송 함수를 실현하도록 계획된다. 경고 회로는 사용되지 않는 조합이 탐지된다면 경고 신호 W를 생성하도록 설계된다. 경고 신호 W는 패리티 에러 탐지에 의해 생성되는 에러와 동일한 방법으로 시스템에 의해 추가적으로 다루어진다.
본 발명은 제 1 항의 서두에 따른 디지털 시스템에 관한 것이다. 본 발명은 더 나아가 디지털 시스템을 사용하는 디지털 회로에서 에러 탐지를 위한 방법에 관한 것이다.
VLSI(Very Large Scale Integrated) 디지털 회로에서 에러 탐지 및 수정은 매우 중요한 문제이며, 동시에, 그것은 매우 어려운 작업이다. 집적 회로가 매우 잘 테스트될 지라도, 과도한 온도, 방사선과 같은 환경 요인에 의해 특히 야기되는 에러는 그것의 정상적 듀티(duty) 시간 동안에 이후의 단에서 나타날 수 있다. 이러한 경우에, 회로는 적어도 이러한 에러들을 탐지하고 경고 신호를 전송해야 한다. VLSI 회로의 경우에는, 적어도 하나의 에러가 발생할 확률이 상대적으로 높으므로 적어도 하나의 에러를 탐지하기 위한 방법이 바람직하다는 것이 여기서 지적되어야 한다.
본 발명의 이상의 특징 및 이로운 점과 다른 특징 및 이로운 점은 포함하는 도면을 참조하는 본 발명의 예시적인 실시예의 다음 설명으로부터 명백해질 것이다.
도 1은 본 발명의 실시예에 따라 테스트되는 디지털 시스템(1)의 개략도를 도시한다.
도 2는 본 발명의 다른 실시예에서의 상태 패리티 생성기(State Parity Generator:SPG)를 도시한다.
도 3은 본 발명의 다른 실시예에서의 패리티 트리 생성기(parity tree generator) 및 비교기를 나타낸다.
도 1은 본 발명에 따라 테스트되는 디지털 시스템(1)의 개략도를 도시한다. q개 비트(O1, O2, ..., Oq)를 포함하는 디지털 출력 벡터(q_OutV)를 제공하기 위하여 p개 비트(I1, I2, ..., Ip)를 포함하는 디지털 입력 벡터(p_InV)를 클럭(Ck) 신호에 의해 결정되는 시간 순간에 프로세싱하도록 디지털 시스템(1)이 이루어진다. 디지털 시스템(1)은 p_InV를 수신하기 위한 제 1 입력 단자(101) 및 q_OutV를 전송하기 위한 제 1 출력 단자(102)를 추가적으로 포함하며, 디지털 시스템(1)은 테스트 중인 모듈(110)을 포함하는 디지털 프로세싱 유닛(100)과, 실제의 패리티 생성기(200)와, 비교기(400) 및 상태 패리티 생성기(SPG)(300)를 추가적으로 구비한다.단자 간의 커플링은 여러 가지 방법, 가령, 유도성적, 용량성적, 광학적 커플링 또는 무선 접속에 의한 유선 또는 무선 연결로 실현될 수 있다.
디지털 프로세싱 유닛(100)은 목표 디지털 전송 함수(TDTF)를 실현하고, 제 1 출력 단자(102)에 TDTF로 획득되는 출력 벡터 q_OutV를 제공하기 위하여 p_InV를 프로세싱 하기 위한 제 1 입력 단자(101)에 결합된다. 디지털-프로세싱 유닛(100)은 제 1 입력 단자(101)에 결합되는 제 2 입력 단자(105)와 r개 비트(Ti, T2, ..., Tr)를 가지는 디지털 벡터 T를 제공하기 위한 제 2 출력 단자(103)를 구비하는 테스트 중인 모듈(110)을 추가적으로 포함한다. 특정 구현에서, 테스트 중인 모듈(11)과 디지털-프로세싱 유닛(100)은 서로 동일할 수 있다는 것이 여기서 지적되어야 한다. 게다가, 전체는 아니더라도, 벡터 T로부터의 몇 개의 비트와 q_OutV의 몇 개의 비트가 동일할 수 있다, 즉, 출력 벡터 T는 출력 벡터 q_OutV와 부분적으로 또는 전체적으로 일치할 수 있다.
실제의 패리티 생성기(200)는 제 3 출력 단자(201)에서 벡터 T의 패리티를 나타내는 출력 신호 AP를 생성하기 위한 제 2 입력 단자(103)에 결합되는 제 3 입력 단자를 포함한다.
SPG(300)는 입력 단자(101)에 결합되는 제 6 입력 단자(106) 그리고 다른 패리티 신호 CP를 생성하기 위하여 계획되고 있는 제 5 입력 단자에 결합되는 제 6 출력 단자(301)를 포함한다.
비교기(400)는 제 3 출력 단자(201)에 결합되는 제 4 입력 단자를 포함한다. 그것의 제 5 입력 단자는 제 6 출력 단자에 결합된다. 비교기는 제 3 출력 단자에서 제공되는 입력 신호 AP가 다른 패리티 신호 CP와 동일한지를 나타내는 제 7 출력 단자(401)에서의 출력 신호 ED를 제공한다.
SPG(300)는 입력으로 q_InV를 가지는 이진 함수 또는 디지털 함수를 그것이 실현하는 것을 의미하고, T 벡터의 원하는 벡터를 생성하는 테스트 중인 모듈(110)의 패리티에 대한 등가 패리티이다.
정상적으로, 디지털 함수가 동기화될 때, 표 1과 같은 표가 사용된다. 표 1 에서 상태는 입력 벡터 p_InV에 의해 결정되는 출력 상태이고, 표 1 패리티는 벡터 T의 패리티를 나타낸다. 벡터의 패리티는 벡터 T가 로직 하이(H) 상태에서 홀수 개의 비트를 포함할 때 제 1 이진 값을 가지고, 벡터 T가 짝수 개의 비트를 로직 H 상태에서 포함할 때 듀얼 이진 값을 가지는 디지털 함수이다.
설계 프로세스는 디지털 함수 T1=T1(p_InV), T2=T2(p_Inv), ..., Tr=Tr(p_InV)와 Cp=Cp(p_InV)를 동기화하는 단계를 포함한다. 그것은 표 1을 사용하여, 상태의 패리티가 디지털 입력 벡터와 유일하게 연관되며, 상태 패리티 생성기(300)가 조합 회로인 구조로 매우 간단하다는 것이 추가적으로 관찰된다. 여하튼, 이러한 조합 회로는 테스트 중인 모듈(110)을 복제하는 회로보다 상당히 간단하다.
회로가 프로그램 가능한 로직 장치로 구현될 때, 상태 패리티 생성기(300)의실현에 기인하는 면적 오버헤드는 상대적으로 낮다.
디지털 회로의 대다수가 완전한 특정 함수를 구현하지 않는다, 즉, p 차원 입력 벡터 p_InV의 모든 2p개 입력 조합이 사용되지 않는다. 이 경우에는, 사용되지 않는 조합은 경고 신호를 생성하거나 사전결정된 상태를 생성하기 위하여 사용된다.
본 발명의 선호된 실시예에서, 입력 벡터 p_InV의 사용되지 않는 조합이 탐지될 때 경고 신호 W를 생성하기 위하여 경고 회로가 포함된다. 경고 신호 W는 패리티 에러 탐지에 의해 생성되는 에러와 같이 동일한 방법으로 시스템에 의해 다루어지며, 경고 회로는 SPG(300)에 포함된다.
표 2에 설명되어 있는 디지털 함수를 고려해 보자. 표 2에서, 입력 벡터 p_InV는 4 개의 비트[A, B, C, D]를 포함하고, 상태 비트는 벡터 T가 11개 비트[A', B', C', C', a, b, c, d, e, f, g]를 포함하는 것을 특징지운다. 벡터 q_OutV 또한 비트 [a, b, c, d, e, f, g]를 포함한다. 비트 A'B'C'D'는 벡터 T에 포함되나 디지털 출력 벡터 q_OutV에 포함되지 않는다. 'x'와 함께 표시되는 비트는 돈 케어(don't care) 비트를 나타내어, 즉, 그것들은 로직 H 또는 로직 L일 수 있다. 표 2에 도시되어 있는 회로가 완전하지 않게 정의된 로직 함수를 실현한다는 것이 추가적으로 관찰된다. 따라서, 입력에서 사용되지 않는 입력 코드가 나타날 때, 경고 신호 W를 생성하는 것이 필요하다. 이러한 상황에서, 디지털 신호 CP=ParPred+W이며, 여기서 "+"는 로직 오어(OR) 함수를 의미한다.
결과적인 디지털 함수는 다음과 같다:
ParPred 및 W 없이, 표 2에 도시되어 있는 함수 a ... g의 구현은 그것들이 로직 게이트로 구현되지 않는다면, 28개의 게이트를 포함하는데, 이에 반하여, 신호 CP를 생성하기 위한 상태 패리티 생성기(300)의 회로는 단지 8개의 게이트를 포함한다. 본 출원서에서 개시되어 있는 디지털 회로에서 에러를 탐지하기 위한 방법은 실제로 종래 기술로부터 알려져 있는 회로의 복제를 포함하는 어떤 다른 방법에 비해서도 회로 오버헤드를 감소시킨다는 것이 관찰된다. 표 2에 도시되어 있는 디지털 시스템(1)에서, 테스트 중인 모듈(110)과 디지털 프로세싱 유닛(100)은 서로 일치하지만 서로 다른 출력 벡터를 가진다는 것이 관찰된다. 출력 벡터 q_OutV=[a, b, c, d, e, f, g] 는 벡터 T=[A', B', C', D', a, b, c, d, e, f, g]에 포함된다.
완전히 정의된 함수의 세트가 실현된다면, 경고 신호 W는 불필요하다는 것이 추가적으로 관찰된다. 이러한 경우에, SPG(300)는 ParPred 함수의 회로만 포함하며, CP=ParPred이다.
게다가, 신호 W는 가령, 비교기(400)의 제 4 입력을 차단하는 것과 같은 다양한 방법으로 사용될 수 있고, 이는 실제의 패리티 생성기(200)의 제 3 출력 단자(201)에 결합된다. 바람직하게는, 사용되지 않은 입력 벡터가 나타날 때를 고려하기 위하여 계층적 결정 트리(decision tree)에서, 잘 알려져 있는 우선 순위 레벨에서 블록킹(blocking)은 신호 ED와 신호 W가 동일한 효과를 가진다.
사용되는 VLSI 프로그램 가능한 장치에 의존하여, 표 2에 도시되어 있는 함수는 로직 게이트로 또는 멀티플렉서, 디멀티플렉서, 메모리 또는 그것의 조합같은 중간 규모 회로로 최적으로 구현될 수 있다.
도 2는 본 발명의 다른 실시예에서의 SPG(300)을 도시한다. SPG(300)는 표 2에 도시되어 있는 선호된 실시예에 대응한다. SPG(300)는 신호 ParPred를 생성하는로직 게이트의 제 1 세트[302,303,304,308]와 신호 W를 생성하는 로직 게이트의 제 2 세트[305,306,309]를 포함한다. OR 게이트(310)는 에러 탐지 프로세스에 추가적으로 사용되는 신호 CP를 생성한다.
SPG(300)는 디지털 시스템(1)으로 동일한 칩 또는 분리된 칩 상에 구현될 수 있다는 것이 관찰된다. 게다가, 신호 CP는 컴퓨터 프로그램에 의해 제어되는 분리된 테스팅 시스템에 의해 생성될 수 있다.
도 3은 실제의 패리티 생성기(200) 및 비교기(400)의 실시예를 도시하고, 그 결과 모듈은 도면 부호(500)로 라벨링되어 있다. 모듈(500)은 배타적 논리합(XOR) 게이트의 세트 그리고 패리티 트리 회로라 불리는 잘 알려져 있는 구성으로 연결되어 있는 버퍼(511)를 포함한다. 패리티 트리는 그 출력 단자(401)에서 그것이 로직 값 1을 가질 때 테스트 중인 모듈에서 발생되는 에러를 나타내는 신호 ED를 생성하는 로직 함수
를 실현한다. 입력으로부터 출력으로의 어떤 입력 신호의 지연을 밸런싱하기 위하여 버퍼 회로(511)가 여기서 사용된다.
바람직하게는, 블록(500)은 테스트 중인 모듈 회로와 동일한 칩 상에 구현되며, 관계식(1)을 구현한다. 도 3에서의 구현은 유일하게 가능한 구현은 아니며, 가장 중요한 측면은 출력 신호 ED가 불리언 함수(Boolean function) [수학식1]에 의해 생성된다는 것이 이해된다.
본 발명의 보호의 범위는 본 명세서에서 설명되어 있는 실시예에 제한되지 않는다 것이 주목된다. 본 발명의 보호의 범위는 청구 범위의 참조 번호에 의해서도 제한되지 않는다. '포함하는'이라는 단어는 청구 범위에서 언급되어 있는 부분들이 아닌 다른 부분들을 배제하지 않는다. 단수로 표현된 요소는 복수의 이러한 요소를 배제하지 않는다. 본 발명의 일부를 형성하는 수단은 정교한 하드웨어의 형태 또는 프로그래밍된 범용 프로세서의 형태 모두일 수 있다. 본 발명은 각 새로운 특징 또는 특징들의 조합 내에 있다.

Claims (10)

  1. q개의 비트(O1, O2, ..., Oq)를 포함하는 디지털 출력 벡터(q_OutV)를 제공하기 위하여 p개의 비트(I1, I2, ..., Ip)를 포함하는 디지털 입력 벡터(p_InV)를 프로세싱하기 위한 디지털 시스템(1)에 있어서,
    상기 디지털 시스템(1)은
    - p_InV를 수신하기 위한 제 1 입력 단자(101)와,
    - q_OutV를 전송하기 위한 제 1 출력 단자(102)와,
    - 목표 디지털 전송 함수(targeted digital transfer function:TDTF)에 의해 디지털 출력 벡터를 생성하기 위하여 p_InV를 프로세싱하기 위한 상기 제 1입력 단자(101)에 결합되는 디지털 프로세싱 유닛(100) -상기 디지털 프로세싱 유닛은 상기 제 1 입력 단자(101)에 결합된 제 2 입력 단자(105) 및 상기 디지털 입력 벡터 p_InV에 응답하여 r개의 비트(T1, T2, ..., Tr)를 가지는 디지털 벡터(T)를 생성하기 위한 제 2 출력 단자(103)를 구비하는 테스트 중인 모듈(110)을 포함함- 과,
    - 상기 제 2 출력 단자(103)에 결합되고, 상기 벡터 T의 패리티(parity)를 나타내는 출력 신호(AP)를 제 3 출력 단자(201)에서 제공하는 제 3 입력 단자를 구비하는 실제의 패리티 생성기(Actual Parity Generator)(200)와,
    - 상기 신호 AP와 다른 패리티 신호(CP) 사이에서 디지털 비교를 실현하고, 상기 신호(AP)가 상기 신호(CP)와 동일한지의 여부를 나타내는 제 7 출력단자(401)에서의 출력 신호(ED)를 제공하는 제 6 출력 단자(301)에 결합되는 제 5 입력 단자 그리고 제 3 출력 단자에 결합되는 제 4 입력 단자를 구비하는 비교기(400)을 포함하고,
    상기 디지털 시스템(1)은
    상기 입력 단자(101)에 결합되는 제 6 입력 단자(106)와, 상기 제 5 입력 단자에 결합되는 상기 제 6 출력 단자(301)를 구비하며, 상기 SPG는 상기 모듈(110)의 패리티에 대해 등치인(equivalent) 다른 패리티 신호(CP)를 생성하고, 상기 다른 패리티 신호(CP)는 상기 디지털 입력 벡터 p_InV로부터 생성되는 것을 특징으로 하는
    디지털 시스템.
  2. 제 1 항에 있어서,
    상기 SPG(300)는 입력으로 모든 가능한 p_InV 벡터를 가지며 출력으로 상기 원하는 T 벡터의 패리티와 상기 입력 벡터 p_InV의 미사용 상태를 특징지우는 신호(CP)를 가지는 디지털 전송 함수를 실현하는
    디지털 시스템.
  3. 제 2 항에 있어서,
    상기 신호 CP는 벡터 T의 원하는 패리티를 특징지우는 신호 ParPred를 상기 입력 벡터 p_InV로부터 상기 미사용 상태를 특징지우는 다른 신호 W와 논리합(ORing) 함으로써 획득되는
    디지털 시스템.
  4. 제 2 항에 있어서,
    상기 SPG(300)는 복수 개의 조합(combinatorial) 디지털 장치를 포함하는
    디지털 시스템.
  5. 제 1 항에 있어서,
    상기 실제의 패리티 생성기(200)는 상기 디지털 함수 [수학식 1]을 실현하는
    디지털 시스템.
  6. 제 4 항에 있어서,
    상기 실제의 패리티 생성기(200)는 조합(combinatorial) 디지털 장치로 실현되는
    디지털 시스템.
  7. 제 1 항에 있어서,
    상기 ED 신호는 상기 벡터 T 및 상기 신호 CP의 성분을 배타적 논리합(XORing) 함으로써 획득되는
    디지털 시스템.
  8. 제 1 항에 있어서,
    프로그램 가능한 로직 장치로 구현되는
    디지털 시스템.
  9. 디지털 프로세싱 유닛(100)에 포함된 테스트 중인 모듈에서 에러를 탐지하는 방법에 있어서,
    -상기 디지털 프로세싱 유닛 내에서 구현되는 목표 디지털 전송 함수(TDTF)에 의해 디지털 입력 벡터 p_InV로부터 디지털 출력 벡터 q_OutV를 생성하는 단계와,
    - 상기 디지털 입력 벡터 p_InV에 응답하여 이진 벡터 T -상기 벡터 T는 상기 테스트 중인 모듈(110)의 상태를 나타냄- 를 제공하는 단계와,
    - 상기 벡터 T의 상기 패리티를 나타내는 출력 신호 AP를 생성하고, 상기 디지털 입력 벡터 p_InV에 응답하여 다른 패리티 신호 CP -상기 다른 패리티 신호 CP는 테스트 중인 상기 모듈(110)의 패리티에 대해 동치인 패리티를 나타냄- 를 생성하는 단계와,
    - 상기 신호 AP를 상기 신호 CP와 비교하는 단계와,
    - 이진 신호 ED -상기 신호 ED는 상기 신호 CP가 상기 신호 AP와 동일한지를 나타냄- 를 생성하는 단계를 포함하는
    디지털 프로세싱 유닛(100)에 포함된 테스트 중인 모듈(110)에서 에러를 탐지하는 방법.
  10. 상기 패리티 함수를 조합의 설계 프로세스로 구현하는 것.
KR1020037001414A 2001-06-01 2002-05-30 디지털 시스템, 피검사 모듈에서의 에러 탐지 방법 및 패리티 함수를 조합의 설계 프로세스로 구현하는 방법 KR100962858B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP01202090.5 2001-06-01
EP01202090 2001-06-01
PCT/IB2002/001969 WO2002097457A2 (en) 2001-06-01 2002-05-30 A digital system and a method for error detection thereof

Publications (2)

Publication Number Publication Date
KR20030020951A true KR20030020951A (ko) 2003-03-10
KR100962858B1 KR100962858B1 (ko) 2010-06-09

Family

ID=8180407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037001414A KR100962858B1 (ko) 2001-06-01 2002-05-30 디지털 시스템, 피검사 모듈에서의 에러 탐지 방법 및 패리티 함수를 조합의 설계 프로세스로 구현하는 방법

Country Status (10)

Country Link
US (1) US8560932B2 (ko)
EP (1) EP1435005B1 (ko)
JP (1) JP4090988B2 (ko)
KR (1) KR100962858B1 (ko)
CN (1) CN100421081C (ko)
AT (1) ATE313086T1 (ko)
AU (1) AU2002304317A1 (ko)
DE (1) DE60208062T2 (ko)
ES (1) ES2253534T3 (ko)
WO (1) WO2002097457A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130094249A (ko) * 2012-02-15 2013-08-23 인피니언 테크놀로지스 아게 시그너처-기반 중복 비교 시스템 및 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7234120B1 (en) * 2004-10-06 2007-06-19 Xilinx, Inc. Fault isolation in a programmable logic device
JP5179726B2 (ja) * 2006-06-27 2013-04-10 マーベル ワールド トレード リミテッド 半導体デバイス
KR101451461B1 (ko) * 2007-10-19 2014-10-15 가부시키가이샤 엘피텍스 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체
US8762818B1 (en) * 2009-03-05 2014-06-24 Marvell International Ltd. System and methods for performing decoding error detection in a storage device
US9575125B1 (en) * 2012-10-11 2017-02-21 Everspin Technologies, Inc. Memory device with reduced test time
US9722632B2 (en) * 2014-09-22 2017-08-01 Streamscale, Inc. Sliding window list decoder for error correcting codes
US10153757B2 (en) * 2015-03-06 2018-12-11 Microchip Technology Incorporated Three input comparator
US10911181B2 (en) * 2019-04-02 2021-02-02 Hangzhou Fabu Technology Co., Ltd. Method for checking address and control signal integrity in functional safety applications, related products
US10890622B2 (en) * 2019-04-29 2021-01-12 International Business Machines Corporation Integrated circuit control latch protection

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3585378A (en) * 1969-06-30 1971-06-15 Ibm Error detection scheme for memories
US3883801A (en) * 1973-11-07 1975-05-13 Bell Telephone Labor Inc Fault testing of logic circuits
JPS5283046A (en) * 1975-12-30 1977-07-11 Fujitsu Ltd Check system of error detection circuit
US4251884A (en) * 1979-02-09 1981-02-17 Bell Telephone Laboratories, Incorporated Parity circuits
US4291407A (en) * 1979-09-10 1981-09-22 Ncr Corporation Parity prediction circuitry for a multifunction register
US4312070A (en) * 1979-12-07 1982-01-19 Motorola, Inc. Digital encoder-decoder
JPS61133873A (ja) * 1984-12-03 1986-06-21 Mitsubishi Electric Corp 半導体試験装置
US4884273A (en) * 1987-02-03 1989-11-28 Siemens Aktiengesellschaft Method and apparatus for monitoring the consistency of successive binary code signal groups in data processing equipment
JPS63204170A (ja) 1987-02-18 1988-08-23 Nec Corp 試験機構付半導体集積回路
CA1296103C (en) * 1987-06-02 1992-02-18 Theodore Jay Goodlander High-speed, high capacity, fault-tolerant, error-correcting storage system
JPH01187475A (ja) 1988-01-21 1989-07-26 Nec Corp 半導体集積回路の試験装置
US4924423A (en) * 1988-04-25 1990-05-08 International Business Machines Corporation High speed parity prediction for binary adders using irregular grouping scheme
US4928280A (en) * 1988-04-29 1990-05-22 International Business Machines Corporation Fast processor for multi-bit error correction codes
JPH0447569A (ja) * 1990-06-15 1992-02-17 Canon Inc ディジタル記録再生装置
JPH04177700A (ja) * 1990-11-13 1992-06-24 Toshiba Corp メモリ不良解析装置
US5377148A (en) * 1990-11-29 1994-12-27 Case Western Reserve University Apparatus and method to test random access memories for a plurality of possible types of faults
JPH05324375A (ja) 1992-05-21 1993-12-07 Fujitsu Ltd Ｃｐｕシステムにおける故障情報通知装置
US5559506A (en) * 1994-05-04 1996-09-24 Motorola, Inc. Method and apparatus for encoding and decoding a digital radio signal
EP0684712B1 (en) * 1994-05-17 2005-05-04 Nippon Telegraph And Telephone Corporation Line terminating equipment in SDH networks, using forward error correcting codes
JPH088760A (ja) * 1994-06-16 1996-01-12 Toshiba Corp 誤り訂正装置
US5857103A (en) * 1996-06-14 1999-01-05 Sun Microsystems, Inc. Method and apparatus for addressing extended registers on a processor in a computer system
US5982681A (en) 1997-10-10 1999-11-09 Lsi Logic Corporation Reconfigurable built-in self test circuit
US6308292B1 (en) * 1998-12-08 2001-10-23 Lsi Logic Corporation File driven mask insertion for automatic test equipment test pattern generation
EP1269637A1 (en) * 2000-03-31 2003-01-02 Koninklijke Philips Electronics N.V. Error correcting integrated circuit and method
US6718494B1 (en) * 2000-12-22 2004-04-06 Intel Corporation Method and apparatus for preventing and recovering from TLB corruption by soft error
US7117463B2 (en) * 2002-11-06 2006-10-03 Synplicity, Inc. Verification of digital circuitry using range generators

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130094249A (ko) * 2012-02-15 2013-08-23 인피니언 테크놀로지스 아게 시그너처-기반 중복 비교 시스템 및 방법

Also Published As

Publication number Publication date
JP4090988B2 (ja) 2008-05-28
WO2002097457A3 (en) 2004-04-29
AU2002304317A1 (en) 2002-12-09
WO2002097457A2 (en) 2002-12-05
EP1435005A2 (en) 2004-07-07
JP2004531141A (ja) 2004-10-07
ATE313086T1 (de) 2005-12-15
US8560932B2 (en) 2013-10-15
CN1526077A (zh) 2004-09-01
ES2253534T3 (es) 2006-06-01
DE60208062T2 (de) 2006-08-03
KR100962858B1 (ko) 2010-06-09
DE60208062D1 (de) 2006-01-19
CN100421081C (zh) 2008-09-24
US20040177314A1 (en) 2004-09-09
EP1435005B1 (en) 2005-12-14

Similar Documents

Publication Publication Date Title
EP0006328B2 (en) System using integrated circuit chips with provision for error detection
US4320509A (en) LSI Circuit logic structure including data compression circuitry
US4800564A (en) High performance clock system error detection and fault isolation
US6292911B1 (en) Error detection scheme for a high-speed data channel
JPH03214083A (ja) 回路ボードテストシステムとテストベクトル供給システム及び生成方法
US20160098333A1 (en) Detection of fault injection attacks
US7447958B2 (en) Parallel input/output self-test circuit and method
KR100962858B1 (ko) 디지털 시스템, 피검사 모듈에서의 에러 탐지 방법 및 패리티 함수를 조합의 설계 프로세스로 구현하는 방법
US6615379B1 (en) Method and apparatus for testing a logic device
US7392448B2 (en) Method and apparatus for determining stuck-at fault locations in cell chains using scan chains
US10060978B2 (en) Implementing prioritized compressed failure defects for efficient scan diagnostics
US4864570A (en) Processing pulse control circuit for use in device performing signature analysis of digital circuits
US20170205463A1 (en) Scan test circuit, scan test method, and method of designing scan test circuit
US7024618B2 (en) Transmission error checking in result forwarding
US5038349A (en) Method for reducing masking of errors when using a grid-based, "cross-check" test structure
KR20010004112A (ko) 내부 롬을 효율적으로 테스트하기 위한 장치
JP2004069642A (ja) 半導体集積回路装置
JP2658857B2 (ja) 等価故障抽出方法及び装置
JPH0599987A (ja) テスト回路
Pang et al. An efficient test generation for multiple fault coverage of two-rail checkers
JPH07167918A (ja) 半導体集積回路
JPS60213874A (ja) 擬似誤り信号発生回路
JPS5983250A (ja) 情報処理装置
JPS63231540A (ja) 擬似障害発生回路
JPS59120870A (ja) 論理回路の試験方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee