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Die
Erfindung bezieht sich auf ein digitales System gemäß dem Oberbegriff
von Anspruch 1. Die Erfindung bezieht sich außerdem auf ein Verfahren zur
Fehlererkennung in digitalen Schaltungen, die das digitale System
verwenden, gemäß dem Oberbegriff
von Anspruch 7.
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Fehlererkennung
und -korrektur in höchstintegrierten
(VLSI) Digitalschaltungen ist eine sehr wichtige Angelegenheit und
gleichzeitig eine sehr schwierige Aufgabe. Aber auch wenn eine integrierte
Schaltung sehr gut getestet wird, können Fehler, die insbesondere
durch Umweltfaktoren wie übermäßige Temperatur,
Strahlung verursacht werden, zu einem späteren Zeitpunkt während ihrer
normalen Betriebszeit auftreten. In diesem Fall muss die Schaltung,
mindestens, diese Fehler erkennen und ein Warnsignal übermitteln.
Es muss hier darauf hingewiesen werden, dass im Falle einer VLSI-Schaltung
die Wahrscheinlichkeit, dass mindestens ein Fehler auftritt, relativ
hoch ist, und deshalb ist ein Verfahren zur Erkennung mindestens
eines Fehlers wünschenswert.
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E.
Fujiwara beschreibt eine neue Art von Fehlerprüfschema für kombinatorische Vielfachausgangs-Schaltungen
und dessen Verwendung für
Selbsttestverfahren in „A
SELF-TESTING GROUP-PARITY PREDICTION CHECKER AND ITS USE FOR BUILT_IN
TESTING", International
Symposium on Fault Tolerant Computing Systems (FTCS), Milan, 28.–30. Juni
1983, Silver Spring, IEEE Computer Society Press, US, Bd. SYMP.
13, 1. Juni 1983, Seiten 146–153,
XP000748595. In der eingesetzten Fehlerprüflogik wird das Ausgangsignal
der zu prüfenden
Schaltungen in verschiedene Gruppen zerlegt. Die vorausgesagte,
aus dem Eingangssignal berechnete Gruppen-Parität wird mit der in jeder Gruppe
aus dem Ausgangssignal erzeugten verglichen. Dieser Prüfer, ein
Gruppen-Paritäts-Voraussage-(GPP)-Prüfer genannt,
kann die meisten Fehler erkennen.
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EP-A-0
339 296 beschreibt eine Hochgeschwindigkeits-Paritäts-Voraussage
für binäre Addierer.
Die Parität
für jedes
Byte einer durch Addierung zweier Operanden erzeugten Summe wird
auf einer Segmentierung jedes Summen-Bytes in drei Gruppen be nachbarter
Bits beruhend vorausgesagt, was zu einem Booleschen Minterm-Schaltkreis
führt,
der ein Minimum von Exklusiv-ODER-Gattern einsetzt.
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Ein
Verfahren zur Fehlererkennung ist aus der Veröffentlichung „Parity
Prediction In Combinational Circuits", erschienen in Proceedings of the International
Symposium on Fault-Tolerant Computing, S. 185–188, 1979, bekannt. Bei diesem
Stand der Technik wird ein Verfahren für die Paritäts-Voraussage in kombinatorischen
Schaltungen beschrieben. Das Verfahren betrachtet einen speziellen
Fall der Schaltungs-Duplizierung, was ein anderes gut bekanntes
Verfahren zur Fehlererkennung in digitalen Schaltungen ist. Wie
es in den Schlussfolgerungen der oben erwähnten Veröffentlichung gezeigt ist, liegen
die Hauptvorteile dieser Methode tatsächlich in dem Verhindern von
Eingangssignalfehlern. Es sei hier bemerkt, dass die Schaltungs-Duplizierung
in VLSI wegen des in diesem Prozess involvierten Flächen-Overheads
fast unmöglich
ist, sogar in der in diesem Stand der Technik beschriebenen speziellen
Form.
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Es
ist deshalb eine Aufgabe der vorliegenden Erfindung, ein Prüfsystem
und ein Verfahren zur Fehlererkennung in digitalen VLSI-Schaltungen
zu schaffen, das den notwendigen Flächen-Overhead verringert.
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Gemäß der Erfindung
wird diese Aufgabe in einer Anordnung erreicht, die dadurch gekennzeichnet
ist, dass das andere Paritätssignal
durch ODER-Verknüpfung
eines Signals, das die Soll-Parität des Vektors 'Digitaler Soll-Vektor' kennzeichnet, mit
einem anderen Signal, das die unbenutzten Zustände von dem digitalen Eingangsvektor
kennzeichnet, erhalten wird.
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Ein Äquivalent
in Bezug auf Parität
des zu prüfenden
Moduls ist eine kombinatorische Schaltung, die von dem digitalen
Eingangsvektor getrieben wird, und als ihr Ausgangsignal die Parität der Transfer-Funktion des
zu prüfenden
Moduls erzeugt.
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Das
zu prüfende
Modul könnte
entweder ein Teil der digitalen Verarbeitungseinheit sein oder könnte dazu
identisch sein. Gleichzeitig könnte
der zweite Ausgangsvektor derselbe wie der digitale Eingangsvektor sein,
oder sie könnten
teilweise übereinstimmen
oder könnten
völlig
verschieden voneinander sein. Der Ausgangsvektor könnte Signalkomponenten
umfassen, die nicht ein Teil des digitalen Ausgangsvektors sind,
die aber für
den Zustand der Verarbeitungseinheit bezeichnend sind. Vorzugsweise
sind die Komponenten des digitalen Soll-Vektors Signale, die während der
Bearbeitung der Gene rierung des Ausgangsvektors aus dem Eingangsvektor
auftreten, sodass kein unnötiger
Overhead eingeführt
wird.
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Die
erfindungsgemäße Anordnung
hat den Vorteil, den Flächen-Overhead
zu verringern, wenn eine Ein-Fehlererkennungsschaltung geschaffen
wird. Sie dupliziert die Schaltung nicht, was im Falle von VLSI
unpraktikabel ist, und ist außerdem
sehr flexibel, weil sie nicht nur zur Prüfung der Ausgangsvektoren der
Verarbeitungseinheit, sondern auch der Zustandsvariablen, die von
der Verarbeitungseinheit nicht ausgegeben werden, verwendet werden
kann. Außerdem
kann der Flächen-Overhead
durch Partitionierung der digitalen Verarbeitungseinheit und Auswählen des Äquivalents
in Bezug auf die Paritäts-Schaltung, die so
wenig wie möglich
Flächen-Overhead
mit sich bringt, weiter optimiert werden.
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In
einer Ausführungsform
der Erfindung umfasst der Status-Paritätsgenerator
eine Vielzahl digitaler kombinatorischer Anordnungen, die durch
Verwendung eines Zweistufen-Logikdesigns, d.h. Summe von Produkt-Termen
oder Produkt von Summen-Termen, implementiert sind. Diese Implementierung
ist sehr geeignet, in programmierbaren VLSI-Logikanordnungen implementiert
zu werden und kann niedrige Verzögerungszeiten
durch den Status-Paritätsgenerator
bereitstellen. Es sei hier hervorgehoben, dass abhängig von
der Architektur der programmierbaren VLSI-Logikanordnung (PLD) andere
kombinatorische Implementierungen in Betracht gezogen werden können wie
Muller-Erweiterungen, Multiplexer und Demultiplexer usw.
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In
einer anderen bevorzugten Ausführungsform
der vorliegenden Erfindung implementiert der Aktual-Paritätsgenerator
(APG) die digitale Funktion T1 ⊕ T2 ⊕ ... ⊕ Tr. Der APG ist mit XOR-Gattern
in einer Konfiguration, die Paritäts-Baum (PT) genannt wird,
implementiert, aber abhängig
von der PLD-Architektur könnte er
implementiert werden, indem andere Logikgatter als XOR, Multiplexer,
Demultiplexer, Speicher verwendet werden.
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Eine
weitere Aufgabe der Erfindung ist, ein Verfahren zur Fehlererkennung
in einem zu prüfenden
Modul, das von einer digitalen Verarbeitungseinheit umfasst wird,
gemäß dem Oberbegriff
von Anspruch 7 zu schaffen, wobei das Verfahren dadurch gekennzeichnet
ist, dass es außerdem
den Schritt der Generierung des anderen Paritätssignals durch ODER-Verknüpfung eines
Signals, das die Soll-Parität
des Vektors 'Digitaler Soll-Vektor' kennzeichnet, mit
einem anderen Signal, das die unbenutzten Zustände von dem digitalen Eingangsvektor
kennzeichnet, umfasst.
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In
jedem digitalen Design-Prozess ist es notwendig, einen Eingangsvektor
und einen Soll-Zustandsvektor, der, normalerweise, den nächsten Zustand
der Schaltung mit dem zu prüfenden
Modul spezifiziert, zu definieren. Aus dem nächsten Zustand der Schaltung
mit dem zu prüfenden
Modul wird ein Paritätsbit
geschaffen. Das Paritätsbit
wird in einen ersten logischen Zustand, z.B. logisch „0" oder 'Low' (L) gesetzt, wenn
es in dem Zustandsvektor eine gerade Anzahl von Bits mit dem Wert „1" gibt. Das Paritätsbit wird
in einen zweiten logischen Zustand, d.h. logisch „1" oder 'High' (H) gesetzt, wenn
es eine ungerade Anzahl von Bits mit dem Wert „1" in dem Zustandsvektor gibt.
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Unter
Verwendung des Eingangsvektors und des Paritäts-Bits des Zustandsvektors
wurde eine kombinatorische Schaltung designt, die diese Paritäts-Funktion
implementiert, wobei ein standardisiertes Computer Aided Design
Programm verwendet wurde, man auf dieses aber nicht limitiert ist.
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Es
sei hier darauf hingewiesen, dass die große Mehrheit der digitalen Schaltungen
keine komplett spezifizierten Funktionen implementiert, d.h. im
Allgemeinen werden nicht alle der 2n Eingangs-Kombinationen
eines n-dimensionalen Eingangsvektors verwendet. In diesem Fall
werden die nicht verwendeten Kombinationen verwendet, um entweder
ein Warnsignal zu generieren oder einen Übergang in einen vorher festgelegten Zustand
zu generieren.
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In
einer bevorzugten Ausführungsform
der vorliegenden Erfindung ist der SPG konzipiert, eine digitale Transfer-Funktion
zu realisieren, die als Eingang alle möglichen p_InV-Vektoren und
als Ausgang ein Signal (CP) hat, das die Parität des Soll-Vektors T und alle
nicht verwendeten Zustände
des Eingangsvektors p_InV kennzeichnet. Eine Warn-Schaltung wurde
designt, um ein Warnsignal W zu generieren, wenn eine nicht verwendete
Kombination festgestellt wird. Das Warnsignal W wird von dem System
auf dieselbe Art weiter behandelt wie der von der Paritätsfehlererkennung
generierte Fehler.
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Die
obigen und andere Eigenschaften und Vorteile der Erfindung werden
aus der folgenden Beschreibung von beispielhaften Ausführungsformen
der Erfindung mit Bezug auf die begleitende Zeichnung deutlich. Es
zeigen:
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1 ein
Blockschaltbild eines digitalen Systems 1, das gemäß einer
Ausführungsform
der vorliegenden Erfindung getestet wird;
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2 eine
Status-Paritätsgenerator
(SPG)-Schaltung in einer weiteren Ausführungsform der Erfindung; und
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3 einen
Paritätsbaum-Generator
und einen Komparator in einer weiteren Ausführungsform der Erfindung.
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1 zeigt
das Blockschaltbild eines digitalen Systems 1, das gemäß der vorliegenden
Erfindung getestet wird. Das digitale System 1 ist dafür konzipiert,
zu einem durch ein Taktsignal (Ck) bestimmten Zeitpunkt einen digitalen
Eingangsvektor (p_InV) mit p Bits (I1, I2, ..., Ip) zu verarbeiten,
um einen digitalen Ausgangsvektor (q_OutV) mit q Bits (O1, O2, ...,
Oq) zu schaffen. Das digitale System 1 umfasst außerdem einen
ersten Eingangsanschluss 101 zum Empfangen des digitalen
Eingangsvektors (p_InV) und einen ersten Ausgangsanschluss 102 zum Übermitteln
von q_OutV, das digitale System 1 hat außerdem eine
digitale Verarbeitungseinheit 100 mit einem zu prüfenden Modul 110,
einen Aktual-Paritätsgenerator 200,
einen Komparator 400 und einen Status-Paritätsgenerator
(SPG) 300. Eine Kopplung zwischen den Anschlüssen könnte auf
verschiedene Arten realisiert werden, z.B. als eine verdrahtete
oder drahtlose Verbindung wie z.B. eine induktive, kapazitive, optische
Kopplung oder eine Funkverbindung.
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Die
digitale Verarbeitungseinheit 100 ist an den ersten Eingangsanschluss 101 gekoppelt,
um den p_InV zum Realisieren einer gezielten digitalen Transfer-Funktion
(TDTF) zu verarbeiten und um den mit der TDTF erhaltenen Ausgangsvektor
q_OutV an dem ersten Ausgangsanschluss 102 bereitzustellen.
Die digitale Verarbeitungseinheit 100 umfasst außerdem das
zu prüfende
Modul 110 mit einem, an den ersten Eingangsanschluss 101 gekoppelten,
zweiten Eingangsanschluss 105 und einen zweiten Ausgangsanschluss 103,
um einen digitalen Vektor T mit r Bits (T1, T2, ..., Tr) bereitzustellen.
Es sei hier darauf hingewiesen, dass in einer speziellen Implementierung
das zu prüfende
Modul 110 und die digitale Verarbeitungseinheit 100 untereinander
identisch sein können.
Außerdem
können
einige, wenn nicht alle, der Bits von Vektor T und einige der Bits von
q_OutV die gleichen sein, d.h. der Ausgangsvektor T könnte teilweise
oder komplett mit dem Ausgangsvektor q_OutV übereinstimmen.
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Der
Aktual-Paritätsgenerator 200 umfasst
einen, an den zweiten Ausgangsanschluss 103 gekoppelten,
dritten Eingangsanschluss zum Generieren eines Ausgangssignals AP,
das die Parität
des Vektors T repräsentiert,
an einem dritten Ausgangsanschluss 201.
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Der
SPG 300 umfasst einen, an den Eingangsanschluss 101 gekoppelten,
sechsten Eingangsanschluss 106 und einen, an den fünften Eingangsanschluss
gekoppelten, sechsten Ausgangsanschluss 301, der zum Generieren
eines anderen Paritätssignals
CP konzipiert ist.
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Der
Komparator 400 umfasst einen, an den dritten Ausgangsanschluss 201 gekoppelten,
vierten Eingangsanschluss. Sein fünfter Eingangsanschluss ist
an den sechsten Ausgangsanschluss gekoppelt. Der Komparator liefert
an einem siebten Ausgangsanschluss 401 ein Ausgangssignal
ED, das anzeigt, ob das an dem dritten Ausgangsanschluss bereitgestellte
Eingangssignal AP dem anderen Paritätssignal CP gleicht.
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Der
SPG 300 ist in Hinsicht auf Parität ein Äquivalent des zu prüfenden Moduls 110,
was bedeutet, dass er eine binäre
oder digitale Funktion realisiert, die q_InV als Eingang hat und
die Soll-Parität
des T-Vektor generiert.
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Normalerweise
wird, wenn eine digitale Funktion synthetisiert wird, eine Tabelle
wie Tabelle 1 verwendet.
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In
Tabelle 1 repräsentiert
Zustand einen Ausgangszustand, der durch den Eingangsvektor p_InV
bestimmt wird, und Parität
repräsentiert
die Parität
des Vektors T. Die Parität
des Vektors ist eine digitale Funktion, die einen ersten binären Wert
hat, wenn der Vektor T eine ungerade Anzahl von Bits in logischem 'High'-Zustand umfasst,
und den zweifachen binären
Wert hat, wenn der Vektor T eine gerade Anzahl von Bits in logischem
H-Zustand umfasst.
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Der
Design-Prozess umfasst Schritte des Synthetisierens digitaler Funktionen
T1 = T1(p_InV), T2 = T2(p_InV), ...,Tr = Tr(p_InV) und CP = CP(p_InV).
Es ist weiter festzustellen, dass bei Verwendung der Tabelle 1 die
Parität
des Zustands eindeutig dem digitalen Eingangsvektor zugeordnet ist,
und dass der Status-Paritätsgenerator 300 sehr
einfach in der Struktur ist, weil er eine kombinatorische Schaltung
ist. Jedenfalls ist eine solche kombinatorische Schaltung signiftkant
einfacher als eine Schaltung, die das zu prüfende Modul 110 dupliziert.
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Wenn
die Schaltung in einer programmierbaren Logik-Anordnung implementiert
wird, ist der Flächen-Overhead
auf Grund der Realisierung des Status-Paritätsgenerators 300 relativ
niedrig.
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Es
sei hier darauf hingewiesen, dass die große Mehrheit der digitalen Schaltungen
keine komplett spezifizierte Funktionen implementiert, d.h. im Allgemeinen
werden nicht alle der 2p Eingangs-Kombinationen
eines p-dimensionalen Eingangsvektors p_InV verwendet. In diesem
Fall werden die nicht verwendeten Kombinationen verwendet, um entweder
ein Warnsignal zu generieren oder einen Übergang in einen vorher festgelegten
Zustand zu generieren.
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In
einer bevorzugten Ausführungsform
der vorliegenden Erfindung wurde eine Warn-Schaltung aufgenommen,
um ein Warnsignal W zu generieren, wenn eine nicht verwendete Kombination
p_InV festgestellt wird. Das Warnsignal W wird von dem System auf
dieselbe Art weiter behandelt wie der von der Paritätsfehlererkennung
generierte Fehler, die Warn-Schaltung wird von dem SPG 300 umfasst.
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Lassen
Sie uns über
die in Tabelle 2 beschriebene digitale Funktion nachdenken. In Tabelle
2 umfasst der Eingangsvektor p_InV 4 Bits [A, B, C, D] und die Zustands-Bits,
die den Vektor T charakterisieren, umfassen 11 Bits [A', B', C', D', a, b, c, d, e,
f, g]. Der Vektor q_OutV umfasst auch die Bits [a, b, c, d, e, f
g]. Die Bits A',
B', C', D' sind in dem Vektor
T enthalten, aber nicht in dem digitalen Ausgangsvektor q_OutV.
Die mit „x" bezeichneten Bits
repräsentieren
irrelevante Bits, d.h. sie können
entweder logisch „N" oder logisch „L" sein. Es sei außerdem bemerkt,
dass die in Tabelle 2 beschriebene Schaltung eine unkomplett definierte
logische Funktion realisiert. Also ist es notwendig, ein Warnsignal
W zu generieren, wenn die nicht verwendeten Eingangs-Codes am Eingang
auftreten. In dieser Situation ist das digitale Signal CP = ParPred
+ W, wobei + die logische ODER-Funktion meint.
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Die
resultierenden Digitalfunktionen sind wie folgt: A' = BCD + DA B' = BCD + CB
+ DB C' = ACD + DC D' = D a
= DC + B + CD + A b = CD +
B + A c = C + B d = DA
+ BC + AD + CB e = BD + CD f = A + D +
C + B g = BDC
+ CB + BD + CD ParPred = ABC + BCD + AD W = A C + AB
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Es
muss hier darauf hingewiesen werden, dass die Implementierung der
in 2 beschriebenen Funktionen a ... g ohne ParPred
und W, wenn sie mit Logikgattern implementiert werden, 28 Gatter
umfasst, während
die Implementierung des Status-Paritätsgenerators 300 zur
Generierung des Signals CP nur 8 Gatter umfasst. Es ist offensichtlich,
dass das in der vorliegenden Anmeldung beschriebene Verfahren zur
Erkennung von Fehlern in digitalen Schaltungen den Schaltungs-Overhead
im Vergleich mit jedem anderen, nach dem Stand der Technik bekannten
Verfahren, das Duplizierung der Schaltung einbezieht, wesentlich
reduziert. Es sei bemerkt, dass in dem, in Tabelle 2 beschriebenen,
digitalen System 1 das zu prüfende Modul 110 und
die digitale Verarbeitungseinheit miteinander übereinstimmen, aber unterschiedliche
Ausgangsvektoren haben. Der Ausgangsvektor q_OutV = [a, b, c, d,
e, f, g] ist in dem Vektor T = [A', B',
C', D', a, b, c, d, e,
f, g] enthalten.
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Es
sei außerdem
bemerkt, dass ein Warnsignal W überflüssig ist,
wenn ein Satz von vollständig
definierten Funktionen realisiert wird. In dem Fall umfasst der
SPG 300 nur die Implementierung der ParPred-Funktion und
CP = ParPred.
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Außerdem könnte das
Signal W auf verschiede Arten verwendet werden, z.B. zum Blockieren
des vierten Eingangs des Komparators 400, der an den dritten
Ausgangsanschluss 201 des Aktual-Paritätsgenerators 200 gekoppelt
ist. Vorzugsweise hat Blockierung den Effekt, dass das Signal ED
in einem hierarchischen Entscheidungsbaum an einem gut definierten
Prioritäts-Niveau
dem Signal W gleicht, um Entscheidungen zu treffen, wenn ein nicht
verwendeter Eingangsvektor auftritt.
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Es
sei hier außerdem
bemerkt, dass, abhängig
von der verwendeten programmierbaren VLSI-Anordnung, die in Tabelle
2 beschriebenen Funktionen optimal entweder mit Logikgattern oder
mit Anordnungen mittlerer Integrationsdichte wie Multiplexer, Demultiplexer,
Speicher oder Kombinationen davon implementiert werden können.
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2 stellt
eine SPG 300-Schaltung in einer weiteren Ausführungsform
der Erfindung dar. Der SPG 300 entspricht der in Tabelle
2 beschriebenen bevorzugten Ausführungsform.
Der SPG 300 umfasst einen ersten Satz von Logikgattern
[302, 303, 304, 308], die das
Signal ParPred generieren und einen zweiten Satz von Logikgattern
[305, 306, 309], die das Signal W generieren.
Das ODER-Gatter 310 generiert das Signal CP, das in dem
Fehlererkennungsprozess weiter verwendet wird.
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Es
sei bemerkt, dass der SPG 300 entweder auf demselben Chip
wie das digitale System 1 oder auf einem separaten implementiert
werden könnte.
Außerdem
könnte
das Signal CP von einem separaten Testsystem generiert werden, das
von einem Computerprogramm gesteuert wird.
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3 stellt
eine Ausführungsform
des Aktual-Paritätsgenerators 200 und
des Komparators 400 dar, wobei das resultierende Modul
mit 500 bezeichnet ist. Das Modul 500 umfasst
einen Satz von XOR-Gattern und einen Puffer 511, die in
einer gut bekannten Konfiguration namens Paritätsbaum-Schaltung verbunden sind.
Der Paritätsbaum
realisiert die logische Funktion ED = A' ⊕ B' ⊕ C' ⊕ D' ⊕ a ⊕ b ⊕ c ⊕ d ⊕ e ⊕ f ⊕ CP (1)und generiert
dabei an seinem Ausgangsanschluss 401 das Signal ED, das,
wenn es den logischen Wert „1" hat, anzeigt, dass
in dem zu prüfenden
Modul ein Fehler aufgetreten ist. Die Pufferschaltung 511 wird
hier verwendet, um die Verzögerung
jeglichen Signals vom Eingang zum Ausgang auszugleichen.
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Vorzugsweise
wird der Block
500 auf demselben Chip implementiert wie
die zu prüfende
Modul-Schaltung und implementiert die Relation (
1). Es
wird so verstanden, dass die Implementierung von
3 nicht
die einzig mögliche
ist, der wichtigste Aspekt ist, dass das Ausgangssignal ED durch
die Boolesche Funktion ED = T ⊕ CP
generiert wird. Text
in der Zeichnung: Fig
1:
| Module
under Test – | zu
prüfendes
Modul |
| Actual
Parity Generator – | Aktual-Paritätsgenerator |
| State
Parity Generator – | Status-Paritätsgenerator |
| Comparator – | Komparator |
