KR100962858B1 - 디지털 시스템, 피검사 모듈에서의 에러 탐지 방법 및 패리티 함수를 조합의 설계 프로세스로 구현하는 방법 - Google Patents

디지털 시스템, 피검사 모듈에서의 에러 탐지 방법 및 패리티 함수를 조합의 설계 프로세스로 구현하는 방법 Download PDF

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Abstract

본 발명은 디지털 시스템(1) 및 그것의 에러 탐지를 위한 방법에 관한 것이다. 디지털 시스템(1)은 그것의 주요 핵심으로, 디지털 프로세싱 유닛(100)에 포함되는 피검사 모듈 및 상태 패리티 생성기(SPG)(300)를 포함한다. SPG(300)는 피검사 모듈(110)의 패리티에 대하여 등가이다. 입력 벡터가 피검사 모듈(110)의 입력 및 SPG(300) 모두에서 적용될 때, 패리티에 대한 등가는 조합 회로이고, SPG(300)의 출력은 피검사 모듈(110)의 전달 함수의 패리티를 그 출력에서 생성한다. SPG(300)는 입력 벡터의 비사용 조합이 탐지될 때에 경고 신호 W도 생성하며, 경고 신호는 패리티 신호로서 다루어진다.

Description

디지털 시스템, 피검사 모듈에서의 에러 탐지 방법 및 패리티 함수를 조합의 설계 프로세스로 구현하는 방법{A DIGITAL SYSTEM AND A METHOD FOR ERROR DETECTION THEREOF}
본 발명은 제 1 항의 서두에 따른 디지털 시스템에 관한 것이다. 본 발명은 더 나아가 디지털 시스템을 사용하는 디지털 회로에서 에러 탐지를 위한 방법에 관한 것이다.
VLSI(Very Large Scale Integrated) 디지털 회로에서 에러 탐지 및 수정은 매우 중요한 문제이며, 동시에, 그것은 매우 어려운 작업이다. 집적 회로가 매우 잘 테스트될 지라도, 과도한 온도, 방사선과 같은 환경 요인에 의해 특히 야기되는 에러는 그것의 정상적 듀티(duty) 시간 동안에 이후의 단에서 나타날 수 있다. 이러한 경우에, 회로는 적어도 이러한 에러들을 탐지하고 경고 신호를 전송해야 한다. VLSI 회로의 경우에는, 적어도 하나의 에러가 발생할 확률이 상대적으로 높으므로 적어도 하나의 에러를 탐지하기 위한 방법이 바람직하다는 것이 여기서 지적되어야 한다.
이러한 방법은, 1979년의 Proceedings of the International Sysmposium on Fault-Tolerant Computing, 185내지 188쪽에서 나타난 논문 "Parity Prediction In Combinational Circuits"으로부터 알려져 있다. 이러한 종래의 기술에는, 조합 회로에서의 패리티 예측 방법이 설명되어 있다. 이 방법은 회로 복제의 특수한 경우를 고려하며, 이는 디지털 회로에서 폴트(fault) 탐지용으로 잘 알려져 있는 다른 방법이다. 사실상, 이상에서 언급된 논문의 결론에서 지적되어 있는 바와 같이, 이러한 방법의 주요한 이점은 입력 에러 보호에 있다. 상기 종래 기술에서 설명되는 특정 형태에서도 프로세스에 포함되는 면적 오버헤드 때문에 VLSI에서 회로 복제는 거의 불가능하다는 것이 여기서 언급되어야 한다.
발명의 개요
그러므로, 본 발명의 목적은 필요한 면적 오버헤드를 낮추는 VLSI 디지털 회로에서의 에러 탐지를 위한 테스팅 시스템 및 방법을 제공하는 것이다.
본 발명에 따르면, 본 목적은, 디지털 시스템이 입력 단자에 결합되는 제 6 입력 단자 및 제 5 입력 단자에 결합되는 제 6 출력 단자를 가지는 상태 패리티 생성기(State Parity Generator:SPG)를 추가적으로 포함하며, SPG는 피검사 모듈의 패리티에 대해 등가인 다른 패리티 신호를 생성하고, 다른 패리티 신호는 디지털 입력 벡터 p_InV로부터 생성된다는 점에서 달성된다.
피검사 모듈의 패리티에 대한 등가는 디지털 입력 벡터 p_InV에 의해 구동되는 조합 회로이고, 피검사 모듈의 전달 함수의 패리티를 그 출력에서 생성한다.
피검사 모듈은 디지털 프로세싱 유닛의 일부이거나 그것과 동일할 수 있다. 동시에, 제 2 출력 벡터 T는 q_OutV와 동일할 수 있고, 또는 부분적으로 일치하거나 서로 완전히 다를 수 있다. 출력 벡터 T는 출력 벡터 q_OutV의 일부가 아니지만 프로세싱 유닛의 상태를 나타내는 신호 성분을 포함할 수 있다. 바람직하게는, 출력 벡터 T의 성분은 입력 벡터 p_InV로부터의 출력 벡터 q_outV를 생성하는 프로세싱 동안에 발생하는 신호이어서, 어떤 불필요한 오버헤드도 유도되지 않게 된다.
본 발명에 따른 장치는 하나의 에러 탐지 회로가 제공될 때 면적 오버헤드를 낮추는 이점을 가진다. 그것은 회로를 복제하지 않는데, 이는 VLSI 회로의 경우에 그 에러 탐지 회로가 비실용적이며, 더 나아가 그 장치는 프로세싱 유닛의 출력 벡터를 테스팅할 뿐만 아니라 프로세싱 유닛에 의해 출력되지 않는 상태 변수를 테스팅하는 데에 사용될 수 있기 때문에 매우 탄력적이다. 게다가, 면적 오버헤드는 디지털 프로세싱 유닛을 분할하고, 가능한 한 낮은 면적 오버헤드를 포함하는 패리티 회로에 대한 등가회로를 선택함으로써 더 최적화될 수 있다.
본 발명의 일 실시예에서, SPG는 두 개의 레벨 로직 설계, 즉, 곱셈 항의 합 또는 덧셈 항의 곱을 사용하여 구현되는 복수 개의 조합 디지털 장치를 포함한다. 이러한 구현은 VLSI 프로그램 가능한 로직 장치에 구현되기 매우 적합하고, SPG를 통해 낮은 지연 시간을 제공할 수 있다. VLSI 프로그램 가능한 로직 장치(PLD) 구조에 의존하여, 다른 조합 구현이 뮬러 확장(Muller expansions), 멀티플렉서 및 디멀티플렉서 등으로 간주될 수 있다는 것이 여기서 강조되어야 한다.
본 발명의 바람직한 다른 실시예에서, 실제의 패리티 생성기(APG)는 디지털 함수
Figure 112007039599590-pct00009
을 실현하도록 구성된다. APG는 패리티 트리(Parity Tree:PT)라 불리는 구성으로 XOR 게이트를 이용하여 구현되지만, PLD 아키텍쳐에 의존하여, XOR, 멀티플렉서, 디멀티플렉서, 메모리가 아닌 로직 게이트를 사용하여 그것이 구현될 수 있다.
본 발명의 다른 목적은
- 디지털 프로세싱 유닛에 구현되는 목표 디지털 전달 함수(TDTF)에 의해 디지털 입력 벡터 p_InV로부터 디지털 출력 벡터 q_outV를 생성하는 단계와,
- 디지털 입력 벡터 p_InV에 응답하여 이진 벡터 T -벡터 T는 피검사 모듈의 상태를 나타냄- 를 제공하는 단계와,
- 벡터 T의 패리티를 나타내는 출력 신호 AP를 생성하는 단계와,
- 디지털 입력 벡터 p_InV에 응답하여 다른 패리티 신호 CP -다른 패리티 신호 CP는 피검사 모듈의 패리티에 관한 등가의 패리티를 나타냄- 를 생성하는 단계와,
- 신호 AP를 신호 CP와 비교하는 단계와,
- 이진 신호 ED -신호 ED는 신호 CP가 신호 AP와 동일한지 나타냄- 를 생성하는 단계를 포함하는 디지털 프로세싱 유닛에 포함되는 피검사 모듈에서 에러 탐지를 위한 방법을 제공하는 것이다.
임의의 디지털 설계 프로세스에서, 입력 벡터, 및 일반적으로 피검사 모듈의 다음 상태를 나타내는 원하는 상태 벡터를 특정하는 것이 필요하다. 피검사 모듈의 다음 상태로부터 패리티 비트가 제공된다. 상태 벡터에 값 1을 가진 짝수 개의 비트가 있다면, 패리티 비트는 제 1 로직 상태, 가령 로직 0 또는 로우(L)로 설정된다. 상태 벡터에 값 1을 가진 홀수 개의 비트가 있다면, 패리티 비트는 제 2 로직 상태, 가령 로직 1 또는 하이(H)로 설정된다.
입력 벡터와 상태 벡터의 패리티 비트를 사용하여, 이러한 패리티 함수를 구현하는 조합 회로는 표준 컴퓨터 보조 설계 프로그램(이것으로 제한되는 것은 아님)을 사용하여 설계된다.
디지털 회로의 대다수는 완전한 특정 함수를 구현하지 않는다, 즉, 일반적으로, n 차원 입력 벡터의 모든 2n개 입력 조합이 사용되는 것은 아니라는 것이 여기서 지적되어야 한다. 이러한 경우에, 비사용 조합이 경고 신호를 생성하거나 또는 사전결정된 상태로의 천이를 생성하는 데 사용된다.
본 발명의 바람직한 실시예에서, SPG는, 모든 가능한 p_InV 벡터를 입력으로 가지고, 원하는 T 벡터의 패리티 및 입력 벡터 p_InV의 사용되지 않는 상태를 나타내는 신호(CP)를 출력으로 가지는 디지털 전달 함수를 실현하도록 구성된다. 경고 회로는 비사용 조합이 탐지된다면 경고 신호 W를 생성하도록 설계된다. 경고 신호 W는 패리티 에러 탐지에 의해 생성되는 에러와 동일한 방법으로 시스템에 의해 추가적으로 다루어진다.
본 발명의 이상의 특징 및 이로운 점과 다른 특징 및 이로운 점은 포함하는 도면을 참조하는 본 발명의 예시적인 실시예의 다음 설명으로부터 명백해질 것이다.
도 1은 본 발명의 실시예에 따라 테스트되는 디지털 시스템(1)의 개략도를 도시한다.
도 2는 본 발명의 다른 실시예에서의 상태 패리티 생성기(State Parity Generator:SPG)를 도시한다.
도 3은 본 발명의 다른 실시예에서의 패리티 트리 생성기(parity tree generator) 및 비교기를 나타낸다.
도 1은 본 발명에 따라 테스트되는 디지털 시스템(1)의 개략도를 도시한다. q개 비트(O1, O2, ..., Oq)를 포함하는 디지털 출력 벡터(q_OutV)를 제공하기 위하여 p개 비트(I1, I2, ..., Ip)를 포함하는 디지털 입력 벡터(p_InV)를 클럭(Ck) 신호에 의해 결정되는 순간에 프로세싱하는 디지털 시스템(1)이 구성된다. 디지털 시스템(1)은 p_InV를 수신하기 위한 제 1 입력 단자(101) 및 q_OutV를 전송하기 위한 제 1 출력 단자(102)를 추가적으로 포함하며, 디지털 시스템(1)은 피검사 모듈(110)을 포함하는 디지털 프로세싱 유닛(100), 실제의 패리티 생성기(200), 비교기(400) 및 상태 패리티 생성기(SPG)(300)를 추가적으로 구비한다. 단자 간의 커플링은 여러 가지 방법, 가령, 유도성적, 용량성적, 광학적 커플링 또는 무선 접속에 의한 유선 또는 무선 연결로 실현될 수 있다.
디지털 프로세싱 유닛(100)은, 목표 디지털 전달 함수(TDTF)를 실현하고, TDTF로 획득되는 출력 벡터 q_OutV를 제 1 출력 단자(102)에 제공하기 위하여 p_InV를 프로세싱 하기 위한 제 1 입력 단자(101)에 결합된다. 디지털-프로세싱 유닛(100)은 제 1 입력 단자(101)에 결합되는 제 2 입력 단자(105)와 r개 비트(T1, T2, ..., Tr)를 가지는 디지털 벡터 T를 제공하기 위한 제 2 출력 단자(103)를 구비하는 피검사 모듈(110)을 추가적으로 포함한다. 특정 구현에서, 피검사 모듈(110)과 디지털-프로세싱 유닛(100)은 서로 동일할 수 있다는 것이 여기서 지적되어야 한다. 게다가, 전체는 아니더라도, 벡터 T로부터의 몇 개의 비트와 q_OutV의 몇 개의 비트가 동일할 수 있다, 즉, 출력 벡터 T는 출력 벡터 q_OutV와 부분적으로 또는 전체적으로 일치할 수 있다.
실제의 패리티 생성기(200)는 제 3 출력 단자(201)에서 벡터 T의 패리티를 나타내는 출력 신호 AP를 생성하기 위한 제 2 입력 단자(103)에 결합되는 제 3 입력 단자를 포함한다.
SPG(300)는 입력 단자(101)에 결합되는 제 6 입력 단자(106) 그리고 다른 패리티 신호 CP를 생성하기 위하여 구성되는 제 5 입력 단자에 결합되는 제 6 출력 단자(301)를 포함한다.
비교기(400)는 제 3 출력 단자(201)에 결합되는 제 4 입력 단자를 포함한다. 그것의 제 5 입력 단자는 제 6 출력 단자에 결합된다. 비교기는 제 3 출력 단자에 서 제공되는 입력 신호 AP가 다른 패리티 신호 CP와 동일한지를 나타내는 제 7 출력 단자(401)에서의 출력 신호 ED를 제공한다.
SPG(300)는 피검사 모듈(110)의 패리티에 대한 등가이며, 이것은 입력으로서 q_InV를 가지는 이진 함수 또는 디지털 함수를 실현한다는 것을 의미하며, T 벡터의 원하는 벡터를 생성한다.
정상적으로, 디지털 함수가 합성될 때, 표 1과 같은 표가 사용된다. 표 1에서 상태는 입력 벡터 p_InV에 의해 결정되는 출력 상태를 나타내고, 패리티는 벡터 T의 패리티를 나타낸다. 벡터의 패리티는 벡터 T가 로직 하이(H) 상태에서 홀수 개의 비트를 포함할 때 제 1 이진 값을 가지고, 벡터 T가 짝수 개의 비트를 로직 H 상태에서 포함할 때 듀얼 이진 값을 가지는 디지털 함수이다.
Figure 112003003523482-pct00001
설계 프로세스는 디지털 함수 T1=T1(p_InV), T2=T2(p_Inv), ..., Tr=Tr(p_InV)와 Cp=Cp(p_InV)를 합성하는 단계를 포함한다. 그것은 표 1을 사용하여, 상태의 패리티가 디지털 입력 벡터와 유일하게 연관되며, 상태 패리티 생성기(300)가 조합 회로인 구조로 매우 간단하다는 것이 추가적으로 관찰된다. 여하튼, 이러한 조합 회로는 피검사 모듈(110)을 복제하는 회로보다 상당히 간단하다.
회로가 프로그램 가능한 로직 장치로 구현될 때, 상태 패리티 생성기(300)의 실현에 기인하는 면적 오버헤드는 상대적으로 낮다.
디지털 회로의 대다수가 완전한 특정 함수를 구현하지 않는다, 즉, p 차원 입력 벡터 p_InV의 모든 2p개 입력 조합이 사용되는 것은 아니다. 이 경우에는, 비사용 조합은 경고 신호를 생성하거나 또는 사전결정된 상태로의 천이를 생성하는 데 사용된다.
본 발명의 바람직한 실시예에서는, 입력 벡터 p_InV의 비사용 조합이 탐지될 때 경고 신호 W를 생성하기 위한 경고 회로가 포함된다. 경고 신호 W는 패리티 에러 탐지에 의해 생성되는 에러와 같이 동일한 방법으로 시스템에 의해 다루어지며, 경고 회로는 SPG(300)에 포함된다.
표 2에 설명되어 있는 디지털 함수를 고려해 보자. 표 2에서, 입력 벡터 p_InV는 4개의 비트[A, B, C, D]를 포함하고, 벡터 T를 나타내는 상태 비트는 11개 비트[A', B', C', D', a, b, c, d, e, f, g]를 포함한다. 벡터 q_OutV 또한 비트 [a, b, c, d, e, f, g]를 포함한다. 비트 A'B'C'D'는 벡터 T에 포함되나 디지털 출력 벡터 q_OutV에는 포함되지 않는다. 'x'로 표시되는 비트는 돈 케어(don't care) 비트를 나타내어, 즉, 그것들은 로직 H 또는 로직 L일 수 있다. 표 2에 도시되어 있는 회로가 완전하지 않게 정의된 로직 함수를 실현한다는 것이 추가적으로 관찰된다. 따라서, 입력에서 비사용 입력 코드가 나타날 때, 경고 신호 W를 생성하는 것이 필요하다. 이러한 상황에서, 디지털 신호 CP=ParPred+W이며, 여기서 "+"는 로직 오어(OR) 함수를 의미한다.
Figure 112003003523482-pct00002
결과적인 디지털 함수는 다음과 같다:
Figure 112003003523482-pct00003
ParPred 및 W 없이, 표 2에 도시되어 있는 함수 a ... g의 구현은 그것들이 로직 게이트로 구현되지 않는다면 28개의 게이트를 포함하고, 이에 반하여, 신호 CP를 생성하기 위한 상태 패리티 생성기(300)의 구현은 단지 8개의 게이트를 포함한다. 본 출원서에 개시되어 있는 디지털 회로에서 에러를 탐지하기 위한 방법은 종래 기술로부터 알려져 있는 회로의 복제를 포함하는 임의의 다른 방법에 비해서도 회로 오버헤드를 실질적으로 감소시킨다는 것이 명백하다. 표 2에 개시되어 있는 디지털 시스템(1)에서, 피검사 모듈(110)과 디지털 프로세싱 유닛(100)은 서로 일치하지만 서로 다른 출력 벡터를 가진다는 것이 관찰된다. 출력 벡터 q_OutV=[a, b, c, d, e, f, g]는 벡터 T=[A', B', C', D', a, b, c, d, e, f, g]에 포함된다.
완전히 정의된 함수의 세트가 실현된다면, 경고 신호 W는 불필요하다는 것이 추가적으로 관찰된다. 그러한 경우에, SPG(300)는 ParPred 함수의 회로만을 포함하며, CP=ParPred이다.
게다가, 신호 W는, 가령 실제의 패리티 생성기(200)의 제 3 출력 단자(201)에 결합된 비교기(400)의 제 4 입력을 차단하는 것과 같은 다양한 방법으로 사용될 수 있다. 바람직하게는, 블록킹(blocking)은 비사용 입력 벡터가 나타날 때를 결정하기 위하여, 잘 정의되어 있는 우선 순위 레벨의 계층적 결정 트리(decision tree)에서 신호 ED가 신호 W와 동일하다는 효과를 가진다.
사용되는 VLSI 프로그램 가능한 장치에 의존하여, 표 2에 개시되어 있는 함수는 로직 게이트를 이용하거나 또는 멀티플렉서, 디멀티플렉서, 메모리 또는 그것의 조합과 같은 중간 규모 회로를 이용하여 최적으로 구현될 수 있다.
도 2는 본 발명의 다른 실시예에서의 SPG(300) 회로를 도시한다. SPG(300)는 표 2에 개시되어 있는 바람직한 실시예에 대응한다. SPG(300)는 신호 ParPred를 생성하는 제 1 로직 게이트 세트[302,303,304,308]와 신호 W를 생성하는 제 2 로직 게이트 세트[305,306,309]를 포함한다. OR 게이트(310)는 에러 탐지 프로세스에 추가적으로 사용되는 신호 CP를 생성한다.
SPG(300)는 디지털 시스템(1)과 동일한 칩 또는 별도의 칩 상에 구현될 수 있다는 것이 관찰된다. 게다가, 신호 CP는 컴퓨터 프로그램에 의해 제어되는 별도의 테스팅 시스템에 의해 생성될 수 있다.
도 3은 실제의 패리티 생성기(200) 및 비교기(400)의 실시예를 도시하고, 그 결과 모듈은 도면 부호(500)로 라벨링되어 있다. 모듈(500)은 XOR 게이트의 세트 그리고 패리티 트리 회로라 불리는 잘 알려져 있는 구성에 연결되어 있는 버퍼(511)를 포함한다. 패리티 트리는 그 출력 단자(401)에서 그것이 로직 값 1을 가질 때 피검사 모듈에서 에러가 발생했음을 나타내는 신호 ED를 생성하는 로직 함수
Figure 112003003523482-pct00004
를 실현한다. 버퍼 회로(511)는 여기서 입력으로부터 출력으로의 임의의 입력 신호의 지연을 밸런싱하는 데 사용된다.
바람직하게는, 블록(500)은 피검사 모듈 회로와 동일한 칩 상에 구현되며, 관계식(1)을 구현한다. 도 3에서의 구현은 유일하게 가능한 구현은 아니며, 가장 중요한 측면은 출력 신호 ED가 부울 함수(Boolean function)
Figure 112007039599590-pct00010
에 의해 생성된다는 점이라는 것이 이해된다.
본 발명의 보호 범주는 본 명세서에서 설명되어 있는 실시예로 제한되지 않는다는 것이 주목된다. 본 발명의 보호 범주는 청구 범위의 참조 번호에 의해서도 제한되지 않는다. '포함하는'이라는 단어는 청구항에 언급되어 있는 부분들이 아닌 다른 부분들을 배제하는 것이 아니다. 단수로 표현된 요소는 그러한 요소가 복수 개 존재함을 배제하지 않는다. 본 발명의 일부를 형성하는 수단은 전용 하드웨어의 형태 또는 프로그래밍된 범용 프로세서의 형태 모두일 수 있다. 본 발명은 각 새로운 특징 또는 특징들의 조합 내에 있다.

Claims (10)

  1. q개의 비트(O1, O2, ..., Oq)를 포함하는 디지털 출력 벡터(q_OutV)를 제공하기 위하여 p개의 비트(I1, I2, ..., Ip)를 포함하는 디지털 입력 벡터(p_InV)를 프로세싱하기 위한 디지털 시스템(1)으로서,
    p_InV를 수신하기 위한 제 1 입력 단자(101)와,
    q_OutV를 전송하기 위한 제 1 출력 단자(102)와,
    상기 제 1입력 단자(101)에 결합되어 목표 디지털 전달 함수(targeted digital transfer function:TDTF)에 의해 상기 디지털 출력 벡터를 생성하기 위하여 상기 p_InV를 프로세싱하기 위한 디지털 프로세싱 유닛(100) - 상기 디지털 프로세싱 유닛(100)은 상기 제 1 입력 단자(101)에 결합된 제 2 입력 단자(105) 및 상기 디지털 입력 벡터 p_InV에 응답하여 r개의 비트(T1, T2, ..., Tr)를 가지는 디지털 벡터(T)를 생성하기 위한 제 2 출력 단자(103)를 구비하는 피검사 모듈(110)을 포함함 - 과,
    상기 제 2 출력 단자(103)에 결합된 제 3 입력 단자를 구비하고, 벡터 T의 패리티(parity)를 나타내는 출력 신호(AP)를 제 3 출력 단자(201)에서 제공하는, 제 3 입력 단자를 구비하는 실제의 패리티 생성기(Actual Parity Generator)(200)와,
    상기 신호 AP와 다른 패리티 신호(CP) 사이에서의 디지털 비교를 실현하고, 상기 신호(AP)가 상기 다른 패리티 신호(CP)와 동일한지의 여부를 나타내는 제 7 출력 단자(401)에서의 출력 신호(ED)를 제공하고, 제 6 출력 단자(301)에 결합되는 제 5 입력 단자 및 상기 제 3 출력 단자(201)에 결합되는 제 4 입력 단자를 구비하는 비교기(400)와,
    상기 입력 단자(101)에 결합되는 제 6 입력 단자(106)와, 상기 제 5 입력 단자에 결합되는 상기 제 6 출력 단자(301)를 구비하며, 상기 모듈(110)의 패리티에 대해 등가인(equivalent) 상기 다른 패리티 신호(CP)를 생성하는 상태 패리티 생성기(State Parity Generator)를 포함하되,
    상기 다른 패리티 신호(CP)는 상기 디지털 입력 벡터 p_InV로부터 생성되고,
    상기 상태 패리티 생성기(300)는, 모든 가능한 p_InV 벡터를 입력으로 가지고 원하는 상기 벡터 T의 패리티와 상기 입력 벡터 p_InV의 비사용 상태를 나타내는 상기 다른 패리티 신호(CP)를 출력으로 가지는 디지털 전달 함수를 구현하며,
    상기 다른 패리티 신호(CP)는, 벡터 T의 원하는 패리티를 나타내는 신호 ParPred를 상기 입력 벡터 p_InV로부터의 상기 비사용 상태를 나타내는 경고 신호 W와의 논리합(ORing) 함으로써 획득되는
    디지털 시스템.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 상태 패리티 생성기(300)는 복수 개의 조합(combinatorial) 디지털 장치를 포함하는
    디지털 시스템.
  5. 제 1 항에 있어서,
    상기 실제의 패리티 생성기(200)는 디지털 함수
    Figure 112008080239622-pct00011
    을 실현하는
    디지털 시스템.
  6. 제 4 항에 있어서,
    상기 실제의 패리티 생성기(200)는 조합(combinatorial) 디지털 장치로 실현되는
    디지털 시스템.
  7. 제 1 항에 있어서,
    상기 ED 신호는 상기 벡터 T의 성분과 상기 다른 패리티 신호(CP)를 XOR 연산함으로써 획득되는
    디지털 시스템.
  8. 제 1 항에 있어서,
    프로그램 가능한 로직 장치로 구현되는
    디지털 시스템.
  9. 디지털 프로세싱 유닛(100)에 포함된 피검사 모듈(110)에서 에러를 탐지하는 방법에 있어서,
    상기 디지털 프로세싱 유닛(100) 내에서 구현되는 목표 디지털 전달 함수(TDTF)에 의해 디지털 입력 벡터 p_InV로부터 디지털 출력 벡터 q_OutV를 생성하는 단계와,
    상기 디지털 입력 벡터 p_InV에 응답하여 이진 벡터 T - 상기 벡터 T는 상기 피검사 모듈(110)의 상태를 나타냄 - 를 제공하는 단계와,
    상기 벡터 T의 패리티를 나타내는 실제 패리티 신호 AP를 생성하는 단계와,
    상기 디지털 입력 벡터 p_InV에 응답하여 다른 패리티 신호 CP - 상기 다른 패리티 신호(CP)는 상기 피검사 모듈(110)의 패리티에 대해 등가인 패리티를 나타냄 - 를 생성하는 단계와,
    상기 실제 패리티 신호 AP를 상기 다른 패리티 신호(CP)와 비교하는 단계와,
    이진 신호 ED - 상기 신호 ED는 상기 다른 패리티 신호(CP)가 상기 신호 AP와 동일한지를 나타냄 - 를 생성하는 단계와,
    상기 피검사 모듈(110)의 패리티에 대해 등가인 상기 다른 패리티 신호(CP)를 생성하는 단계 - 상기 다른 패리티 신호(CP)는 상기 디지털 입력 벡터(p_InV)로부터 생성되고, 디지털 전달 함수는 모든 가능한 디지털 입력 벡터 p_InV를 입력으로 가지고 상기 벡터 T의 패리티와 상기 입력 벡터 p_InV의 비사용 상태를 나타내는 상기 다른 패리티 신호(CP)를 출력으로 가짐 - 와,
    상기 벡터 T의 패리티를 나타내는 신호 ParPred를 상기 디지털 입력 벡터 p_InV로부터의 상기 비사용 상태를 나타내는 경고 신호 W와의 논리합(ORing) 함으로써 상기 다른 패리티 신호(CP)를 생성하는 단계를 포함하는
    피검사 모듈에서의 에러 탐지 방법.
  10. 삭제
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