ES2253534T3 - Sistema digital y metodo de deteccion de errores del mismo. - Google Patents
Sistema digital y metodo de deteccion de errores del mismo.Info
- Publication number
- ES2253534T3 ES2253534T3 ES02733102T ES02733102T ES2253534T3 ES 2253534 T3 ES2253534 T3 ES 2253534T3 ES 02733102 T ES02733102 T ES 02733102T ES 02733102 T ES02733102 T ES 02733102T ES 2253534 T3 ES2253534 T3 ES 2253534T3
- Authority
- ES
- Spain
- Prior art keywords
- digital
- parity
- vector
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Investigating Or Analyzing Materials By The Use Of Magnetic Means (AREA)
- Communication Control (AREA)
- Hardware Redundancy (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
Sistema (1) digital para procesar un vector (VEn_p) digital de entrada, que comprende p bits (E1, E2, ..., Ep), para proporcionar un vector (VSa_q) digital de salida, que comprende q bits (S1, S2, ..., Sq), comprendiendo el sistema (1) digital: - un primer terminal (101) de entrada para recibir el vector (VEn_p) digital de entrada, - un primer terminal (102) de salida para transmitir el vector (VSa_q) digital de salida, - una unidad (100) digital de procesamiento acoplada al primer terminal (101) de entrada para procesar el vector (VEn_p) digital de entrada para generar el vector digital de salida por medio de una función digital de transferencia dirigida (FDTD), comprendiendo la unidad (100) digital de procesamiento además un Módulo (110) bajo prueba que tiene un segundo terminal (105) de entrada acoplado al primer terminal (101) de entrada y un segundo terminal (103) de salida para proporcionar un vector (T) digital deseado que tiene r bits (T1, T2, ..., Tr) en respuesta al vector (VEn_p)digital de entrada, - un Generador (200) de paridades reales que tiene un tercer terminal de entrada acoplado al segundo terminal (103) de salida para proporcionar, en un tercer terminal (201) de salida, una señal (PR) de paridad real que representa la paridad del vector (T) digital deseado, - un comparador (400) que tiene un cuarto terminal de entrada acoplado al tercer terminal (201) de salida y un quinto terminal de entrada acoplado a un sexto terminal (301) de salida, que implementa una comparación digital entre la señal (PR) de paridad real y otra señal (CP) de paridad y que proporciona una señal (ED) de salida en un séptimo terminal (401) de salida que indica si la señal (PR) de paridad real es igual a la otra señal (CP) de paridad.
Description
Sistema digital y método de detección de errores
del mismo.
La invención se refiere a un sistema digital
según el preámbulo de la reivindicación 1. La invención se refiere
además a un método de detección de errores en circuitos digitales
utilizando el sistema digital según el preámbulo de la
reivindicación 7.
La detección y corrección de errores en circuitos
digitales integrados a muy gran escala (VLSI) es un asunto muy
importante y, al mismo tiempo, es una tarea muy complicada. Pero
aunque un circuito integrado se haya examinado muy bien, en una
etapa posterior durante su tiempo de servicio normal podrían
aparecer errores provocados especialmente por factores ambientales
tales como una temperatura o radiación excesiva. En este caso, el
circuito debe al menos detectar estos errores y transmitir una señal
de advertencia. Debe indicarse aquí que, en caso de un circuito
VLSI, la probabilidad de que se produzca al menos un error es
relativamente elevada, y por tanto resulta deseable un método para
detectar al menos un error.
E. Fujiwara describe un nuevo tipo de esquema de
comprobación de errores para circuitos combinatorios de múltiples
salidas, y su uso para un método de prueba incorporado, en "A
Self-Testing Group-Parity Prediction
Checker and Its Use for Built-In Testing",
Simposio Internacional sobre Sistemas Informáticos Tolerantes a
Fallos (FTCS - Fault Tolerant Computing Systems), Milán, Junio
28-30, 1983, Silver Spring, IEEE Computer Society
Press, EE.UU., vol. SYMP. 13, 1 de junio de 1983, páginas
146-153, XP000748595. En la lógica de comprobación
de errores empleada, la salida de los circuitos que están
comprobándose se divide en varios grupos. La paridad de grupo
predicha, calculada a partir de la entrada, se compara con la
producida a partir de la salida en cada grupo. Este comprobador de
errores, llamado comprobador de Predicción de Paridades de Grupo
(GPP - Group-Parity Prediction), puede detectar la
mayoría de los errores.
El documento
EP-A-0 339 296 describe una
predicción de paridades a alta velocidad para sumadores binarios. La
paridad para cada byte de una suma producida sumando dos operandos
se predice basándose en una segmentación de cada byte de suma en
tres grupos de bits adyacentes, lo que da lugar a unos circuitos
booleanos de producto canónico (minterm) que emplean un mínimo de
puertas O exclusivas.
Por la ponencia "Parity Prediction In
Combinational Circuits", aparecida en las Actas del Simposio
Internacional sobre Computación Tolerante a Fallos, págs.,
185-188, 1979, se conoce un método para la detección
de errores. En esta técnica anterior, se describe un método para una
predicción de paridades en circuitos combinatorios. El método
considera un caso especial de duplicación de circuitos, que es otro
método bien conocido para la detección de fallos en circuitos
digitales. De hecho, tal como se indica en las conclusiones de la
ponencia anteriormente mencionada, la ventaja principal de este
método reside en la conservación de errores de entrada. Debería
mencionarse aquí que la duplicación de circuitos en la integración
VSLI resulta casi imposible debido al uso general de superficie
implicado en el proceso, incluso en la forma particular descrita en
esta técnica anterior.
Por tanto, es un objeto de la presente invención
proporcionar un sistema de prueba y un método para la detección de
errores en circuitos digitales VSLI que reduzcan el uso general de
superficie necesario.
Según la invención, este objeto se logra en un
dispositivo caracterizado porque la otra señal de paridad se obtiene
sumando lógicamente una señal que caracteriza la paridad deseada del
vector digital deseado con otra señal que caracteriza los estados no
utilizados del vector digital de entrada.
Un equivalente con respecto a la paridad del
módulo bajo prueba es un circuito combinatorio que se acciona por el
vector digital de entrada y genera en su salida la paridad de la
función de transferencia del módulo bajo prueba.
El módulo bajo prueba podría o ser una parte de
la unidad digital de procesamiento o podría ser idéntico a la misma.
Al mismo tiempo, el segundo vector de salida podría ser igual que
vector digital de entrada, o podrían coincidir parcialmente, o
podrían ser totalmente diferentes entre sí. El vector de salida
puede comprender componentes de señal que no son una parte del
vector digital de salida, pero que son indicativos del estado de la
unidad de procesamiento. Preferiblemente, las componentes del vector
digital deseado son señales que se producen durante el proceso de
generación del vector de salida a partir del vector de entrada, de
manera que no se introduce un uso general innecesario.
El dispositivo según la invención presenta la
ventaja de reducir el uso general de superficie cuando se
proporciona un circuito de detección de errores. No duplica el
circuito, lo cual resulta impracticable en el caso de los circuitos
VLSI, y además, es muy flexible porque puede utilizarse para probar
no sólo los vectores de salida de la unidad de procesamiento, sino
también variables de estado que no son sacadas por la unidad de
procesamiento. Además, el uso general de superficie puede
optimizarse adicionalmente dividiendo la unidad digital de
procesamiento y escogiendo el equivalente con respecto al circuito
de paridad que implique un uso general de superficie tan bajo como
sea posible.
En una realización de la invención, el Generador
de paridades de estado comprende una pluralidad de dispositivos
digitales combinatorios que se implementan utilizando un diseño
lógico de dos niveles, es decir, una suma de términos de producto o
un producto de términos de suma. Esta implementación es muy
apropiada para implementarse en dispositivos lógicos programables
VLSI y puede proporcionar bajos tiempos de retardo a través del
Generador de paridades de estado. Debería recalcarse aquí que,
dependiendo de la arquitectura del dispositivo lógico programable
(PLD) VLSI, podrían considerarse otras implementaciones
combinatorias tales como expansiones de Muller, multiplexores y
demultiplexores, etc.
En otra realización preferida de la presente
invención, el Generador de paridades reales (GPR) está implementando
la función digital T1 \oplus T2 \oplus ... \oplus Tr. El
generador GPR se implementa con puertas O exclusivas en una
configuración llamada Árbol de paridad (AP), pero dependiendo de la
arquitectura PLD, podría implementarse utilizando puertas lógicas
distintas de las puertas O exclusivas tales como multiplexores,
demultiplexores o memorias.
Es otro objeto de la presente invención
proporcionar un método para la detección de errores en un módulo
bajo prueba comprendido en una unidad digital de procesamiento según
el preámbulo de la reivindicación 7, caracterizándose el método
porque comprende además la etapa de generar la otra señal de paridad
sumando lógicamente una señal que caracteriza la paridad deseada del
vector digital deseado con otra señal que caracteriza los estados no
utilizados del vector digital de entrada.
En cualquier proceso de diseño digital resulta
necesario especificar un vector de entrada y un vector de estado
deseado que representa, normalmente, el siguiente estado del
circuito del módulo bajo prueba. A partir del siguiente estado del
circuito del módulo bajo prueba, se proporciona un bit de paridad.
El bit de paridad se fija en un primer estado lógico, por ejemplo,
el 0 o Bajo (B) lógico, si en el vector de estado hay un número par
de bits con valor 1. El bit de paridad se fija en un segundo estado
lógico, por ejemplo, el 1 o Alto (A) lógico, si en el vector de
estado hay un número de impar de bits con el valor 1.
Utilizando el vector de entrada y los bits de
paridad del vector de estado, se diseña, empleando, pero no limitado
a, un programa estándar de diseño asistido por ordenador, un
circuito combinatorio que implementa esta función de paridad.
Debería indicarse que la gran mayoría de los
circuitos digitales no implementan funciones especificadas
completas, por ejemplo, generalmente no se utilizan todas las
2^{n} combinaciones de entrada de un vector de entrada n
dimensional. En este caso, las combinaciones no utilizadas se
emplean o bien para generar una señal de advertencia, o bien para
generar una transición a un estado predeterminado.
En una realización preferida de la presente
invención, el GPE está concebido para llevar a cabo una función
digital de transferencia que tiene como entrada todos los posibles
vectores VEn_p y como salida una señal (CP) que caracteriza la
paridad del vector T deseado y los estados sin utilizar del vector
VEn_p de entrada. Si se detecta una combinación no utilizada, un
circuito de advertencia está diseñado para generar una señal AD de
advertencia. El sistema trata además la señal AD de advertencia de
la misma manera que el error generado por la detección de errores de
paridad.
Las anteriores y otras características y ventajas
de la invención resultarán evidentes a partir de la siguiente
descripción de realizaciones ejemplares de la invención con
referencia a los dibujos adjuntos, en los que:
La figura 1 representa un diagrama de bloques de
un sistema 1 digital que se prueba según una realización de la
presente invención,
la figura 2 representa un circuito Generador de
paridades de estado (GPE) en otra realización de la invención,
la figura 3 representa un generador de árboles de
paridad y un comparador en otra realización de la invención.
La figura 1 muestra un diagrama de bloques de un
sistema 1 digital que se prueba según la presente invención. El
sistema 1 digital está concebido para procesar, en un momento en el
tiempo determinado por un señal de reloj (Rj), un vector digital de
entrada (VEn_p) que comprende p bits (E1, E2, ..., Ep) para
proporcionar un vector digital de salida (VSa_q) que comprende q
bits (S1, S2, ..., Sq). El sistema 1 digital comprende además un
primer terminal 101 de entrada para recibir el vector VEn_p y un
primer terminal 102 de salida para transmitir el vector VSa_q,
teniendo además el sistema 1 digital una unidad 100 digital de
procesamiento que comprende un Módulo 110 bajo prueba, un Generador
200 de paridades reales, un Comparador 400 y un Generador 300 de
paridades de estado (GPE). Un acoplamiento entre los terminales
podría llevarse a cabo de varias maneras, por ejemplo, como una
conexión cableada o inalámbrica tal como, por ejemplo, por un
acoplamiento inductivo, capacitivo u óptico o una conexión de
radio.
La unidad 100 digital de procesamiento está
acoplada al primer terminal 101 de entrada para procesar el vector
VEn_p para llevar a cabo una función digital de transferencia
dirigida (FDTD) y para proporcionar el vector VSa_q de salida
obtenido con la función FDTD al primer terminal 102 de salida. La
unidad 100 digital de procesamiento comprende además el Módulo 110
bajo prueba, que tiene un segundo terminal 105 de entrada acoplado
al primer terminal 101 de entrada y un segundo terminal 103 de
salida para proporcionar un vector T digital que tiene r bits (T1,
T2, ...,Tr). Debería indicarse que en una implementación particular,
el Módulo 110 bajo prueba y la unidad 100 digital de procesamiento
podrían ser idénticos entre sí. Además, algunos de los bits del
vector T, si no todos ellos, y algunos de los bits del vector VSa_q
podrían ser iguales, es decir, el vector T de salida puede coincidir
total o parcialmente con el vector VSa_q de salida.
El Generador 200 de paridades reales comprende un
tercer terminal de entrada acoplado al segundo terminal 103 de
salida para generar, en un tercer terminal 201 de salida, una señal
PR de salida que representa la paridad del vector T.
El Generador 300 GPE comprende un sexto terminal
106 de entrada acoplado al terminal 101 de entrada y un sexto
terminal 301 de salida acoplado a un quinto terminal de entrada que
está concebido para generar otra señal CP de paridad.
El comparador 400 comprende un cuarto terminal de
entrada acoplado al tercer terminal 201 de salida. Su quinto
terminal de entrada está acoplado al sexto terminal de salida. El
comparador proporciona una señal ED de salida en un séptimo terminal
401 de salida que indica si la señal PR de entrada proporcionada en
el tercer terminal de salida es igual a la otra señal CP de
paridad.
El Generador 300 GPE es un equivalente con
respecto a la paridad del Módulo 110 bajo prueba, lo que significa
que lleva a cabo una función binaria o digital que tiene el vector
VEn_p como entrada y genera la paridad deseada del vector T.
Normalmente, cuando se sintetiza una función
digital, se utiliza una tabla tal como la tabla 1. En la tabla 1,
Estado representa un estado de salida determinado por el vector
VEn_p de entrada y Paridad representa la paridad del vector T. La
paridad del vector es una función digital que tiene un primer valor
binario cuando el vector T comprende un número impar de bits en
estado alto (A) lógico y tiene el valor binario dual cuando el
vector T comprende un número par de bits en estado A lógico.
\vskip1.000000\baselineskip
| VEn_p | Estado | Paridad |
| E1E2...Ep | T1T2...Tr | CP |
\vskip1.000000\baselineskip
El proceso de diseño comprende unas etapas de
sintetizar unas funciones digitales T1=T1(VEn_p),
T2=T2(VEn_p), ..., Tr=Tr(VEn_p) y CP=CP(VEn_p).
Se observa además que, utilizando la tabla 1, la paridad del estado
se asocia de manera única al vector digital de entrada y que el
Generador 300 de paridades de estado es de estructura muy sencilla,
siendo un circuito combinatorio. De todos modos, tal circuito
combinatorio es significativamente más sencillo que un circuito que
duplique el Módulo 110 bajo prueba.
Cuando el circuito se implementa en un
dispositivo lógico programable, el uso general de superficie debido
a la realización del Generador 300 de paridades de estado es
relativamente bajo.
Debería indicarse aquí que la gran mayoría de
circuitos digitales no implementa funciones especificadas completas,
es decir, no se utilizan todas las 2^{p} combinaciones de entrada
de un vector VEn_p de entrada p dimensional. En este caso, las
combinaciones no utilizadas se emplean o bien para generar una señal
de advertencia, o bien para generar una transición a un estado
predeterminado.
En una realización preferida de la presente
invención, se incluye un circuito de advertencia para generar una
señal AD de advertencia cuando se detecta una combinación no
utilizada del vector VEn_p de entrada. El sistema trata la señal AD
de advertencia de la misma manera que se trata el error generado por
la detección de errores de paridad, comprendiéndose el circuito de
advertencia en el Generador 300 GPE.
Considérese la función digital descrita en la
tabla 2. En la tabla 2, el vector VEn_p de entrada comprende 4 bits
[A, B, C, D], y los bits de estados que caracterizan el vector T
comprende 11 bits [A', B', C', D', a, b, c, d, e, f, g]. El vector
VSa_q comprende también los bits [a, b, c, d, e, f, g]. Los bits A',
B', C', D' están incluidos en el vector T pero no están incluidos en
el vector VSa_q digital de salida. Los bits indicados con "x"
representan bits indistintos, es decir, pueden ser o A lógico o B
lógico. Se observa además que el circuito descrito en la tabla 2
lleva a cabo una función lógica incompletamente definida. Por tanto,
resulta necesario generar una señal AD de advertencia cuando los
códigos de entrada no utilizados aparecen en la entrada. En esta
situación, la señal CP digital es igual a PredPar + AD, donde
"+" significa la función O lógica.
\newpage
| VEn_p | Estado | Paridad | Señal de advertencia |
| ABCD | A'B'C'D'abcdefg | PredPar | AD |
| 0000 | 00010010010 | 1 | 0 |
| 0001 | 00101011101 | 0 | 0 |
| 0010 | 00111011011 | 1 | 0 |
| 0011 | 01000111010 | 1 | 0 |
| 0100 | 01011101011 | 1 | 0 |
| 0101 | 01101101111 | 0 | 0 |
| 0110 | 01111110010 | 1 | 0 |
| 0111 | 10001111111 | 0 | 0 |
| 1000 | 10011111010 | 1 | 0 |
| 1001 | 00001110111 | 0 | 0 |
| 1010 | xxxxxxxxxxx | 0 | 1 |
| 1011 | xxxxxxxxxxx | 0 | 1 |
| 1100 | xxxxxxxxxxx | 0 | 1 |
| 1101 | xxxxxxxxxxx | 0 | 1 |
| 1110 | xxxxxxxxxxx | 0 | 1 |
| 1111 | xxxxxxxxxxx | 0 | 1 |
\vskip1.000000\baselineskip
Las funciones digitales resultantes son las
siguientes:
- \quad
- A' = BCD + \overline{D}A
- \quad
- B' = BCD + \overline{C}B + \overline{D}B
- \quad
- C' = \overline{AC}D + \overline{D}C
- \quad
- D' = \overline{D}
- \quad
- a = \overline{D}C + B + \overline{C}D + A
- \quad
- b = CD + B + A
- \quad
- c = C + \overline{B}
- \quad
- d = \overline{D}A + \overline{B}C + \overline{A}D + \overline{C}B
- \quad
- e = BD + CD
- \quad
- f = A + \overline{D} + C + B
- \quad
- g = \overline{B} \overline{D}C + \overline{C}B + BD + \overline{C}D
- \quad
- PredPar = \overline{A} \overline{B}C + \overline{B} \overline{C} \overline{D} + \overline{A} \overline{D}
- \quad
- AD = AC + AB
Debe indicarse aquí que la implementación de las
funciones a ... g descrita en la tabla 2, sin PredPar y AD,
comprende, si se implementan con puertas lógicas, 28 puertas,
mientras que la implementación del Generador 300 de paridades de
estado para generar la señal CP contiene sólo 8 puertas. Resulta
evidente que el método para detectar errores en circuitos digitales
descrito en la presente solicitud reduce sustancialmente el uso
general del circuito en comparación con cualquier otro método que
suponga la duplicación del circuito conocido de la técnica anterior.
Se indica que en el sistema 1 digital descrito en la tabla 2, el
Módulo 110 bajo prueba y la unidad 100 digital de procesamiento
coinciden entre sí pero tienen vectores de salida diferentes. El
vector VSa_q = [a, b, c, d, e, f, g] de salida se incluye en el
vector T = [A', B', C', D', a, b, c, d, e, f, g].
Se observa adicionalmente que si se lleva a cabo
un conjunto de funciones completamente definidas, una señal AD de
advertencia resulta superflua. En ese caso, el Generador 300 GPE
sólo comprende la implementación de la función PredPar y CP =
PredPar.
Además, la señal AD podría usarse de varias
maneras tal como, por ejemplo, bloqueando la cuarta entrada del
comparador 400 que está acoplada al tercer terminal 201 de salida
del Generador 200 de paridades reales. Preferiblemente, el bloqueo
tiene el efecto de que la señal ED es igual a la señal AD en un
árbol de decisión jerárquico en un nivel de prioridad bien definido
a fin de tomar decisiones cuando aparece un vector de entrada no
utilizado.
Se menciona aquí además que, dependiendo del
dispositivo programable VLSI utilizado, las funciones descritas en
la tabla 2 podrían implementarse óptimamente o bien con puertas
lógicas, o bien con circuitos de escala media tales como
multiplexores, demultiplexores, memorias o combinaciones de los
mismos.
La figura 2 representa un circuito de Generador
300 GPE en otra realización de la invención. El Generador 300 GPE
corresponde a la realización preferida descrita en la tabla 2. El
Generador 300 GPE comprende un primer conjunto de puertas lógicas
[302, 303, 304, 308] que generan la señal PredPar y un segundo
conjunto de puertas lógicas [305, 306, 309] que generan la señal AD.
Una puerta 310 O genera la señal CP, que se utiliza además en el
proceso de detección de errores.
Se observa que el Generador 300 GPE podría
implementarse o bien en el mismo chip que el sistema 1 digital, o
bien en uno distinto. Además, la señal CP podría ser generada por un
sistema de prueba aparte controlado por un programa de
ordenador.
La figura 3 representa una realización del
Generador 200 de paridades reales y del comparador 400, designándose
el módulo resultante como 500. El módulo 500 comprende un conjunto
de puertas O exclusivas y una memoria 511 intermedia conectada en
una configuración bien conocida llamada circuito de árbol de
paridad. El árbol de paridad lleva a cabo la función lógica
ED = A' \oplus B' \oplus C' \oplus D'
\oplus a \oplus b \oplus c \oplus d \oplus e \oplus f
\oplus g \oplus CP (1) que genera en su terminal 400 de salida
la señal ED que indica cuando tiene el valor lógico 1 que se ha
producido un error en el módulo bajo prueba. El circuito 511
intermedio se utiliza aquí para equilibrar los retardos de cualquier
señal de entrada desde la entrada hasta la salida.
Preferiblemente, el bloque 500 se implementa en
el mismo chip que el circuito del módulo bajo prueba e implementa la
relación (1). Se entiende que la implementación en la figura 3 no es
la única posible, siendo el aspecto más importante que la señal ED
de salida es generada por la función Booleana ED = T \oplus
CP.
Claims (7)
1. Sistema (1) digital para procesar un vector
(VEn_p) digital de entrada, que comprende p bits (E1, E2, ..., Ep),
para proporcionar un vector (VSa_q) digital de salida, que comprende
q bits (S1, S2, ..., Sq), comprendiendo el sistema (1) digital:
- un primer terminal (101) de entrada para
recibir el vector (VEn_p) digital de entrada,
- un primer terminal (102) de salida para
transmitir el vector (VSa_q) digital de salida,
- una unidad (100) digital de procesamiento
acoplada al primer terminal (101) de entrada para procesar el vector
(VEn_p) digital de entrada para generar el vector digital de salida
por medio de una función digital de transferencia dirigida (FDTD),
comprendiendo la unidad (100) digital de procesamiento además un
Módulo (110) bajo prueba que tiene un segundo terminal (105) de
entrada acoplado al primer terminal (101) de entrada y un segundo
terminal (103) de salida para proporcionar un vector (T) digital
deseado que tiene r bits (T1, T2, ...,Tr) en respuesta al vector
(VEn_p) digital de entrada,
- un Generador (200) de paridades reales que
tiene un tercer terminal de entrada acoplado al segundo terminal
(103) de salida para proporcionar, en un tercer terminal (201) de
salida, una señal (PR) de paridad real que representa la paridad del
vector (T) digital deseado,
- un comparador (400) que tiene un cuarto
terminal de entrada acoplado al tercer terminal (201) de salida y un
quinto terminal de entrada acoplado a un sexto terminal (301) de
salida, que implementa una comparación digital entre la señal (PR)
de paridad real y otra señal (CP) de paridad y que proporciona una
señal (ED) de salida en un séptimo terminal (401) de salida que
indica si la señal (PR) de paridad real es igual a la otra señal
(CP) de paridad,
- un Generador (300) de paridades de estado que
tiene un sexto terminal (106) de entrada acoplado al terminal (101)
de entrada y el sexto terminal (301) de salida acoplado al quinto
terminal de entrada,
generando el Generador de paridades de estado la
otra señal (CP) de paridad de un equivalente con respecto a la
paridad del Módulo (110) bajo prueba, siendo la otra señal (CP) de
paridad generada desde el vector (VEn_p) digital de entrada,
implementando el Generador (300) de paridades de
estado una función de transferencia digital que tiene como entrada
todos los posibles vectores (VEn_p) digitales de entrada y como
salida la otra señal (CP) de paridad que caracteriza la paridad del
vector (T) digital deseado y los estados no utilizados del vector
(VEn_p) de entrada,
caracterizándose el dispositivo porque la
otra señal (CP) de paridad se obtiene sumando lógicamente una señal
(PredPar) que caracteriza la paridad deseada del vector digital (T)
deseado con otra señal (AD) que caracteriza los estados no
utilizados del vector (VEn_p) digital de entrada.
2. Sistema (1) digital según la reivindicación 1,
en el que el Generador (300) de paridades de estado comprende una
pluralidad de dispositivos digitales combinatorios.
3. Sistema (1) digital según la reivindicación 1,
en el que el Generador (200) de paridades reales está implementando
la digital T1 \oplus T2 \oplus ... \oplus Tr.
4. Sistema (1) digital según la reivindicación 3,
en el que el Generador (200) de paridades reales se realiza con
dispositivos digitales combinatorios.
5. Sistema (1) digital según la reivindicación 1,
caracterizado porque la señal (ED) de salida en el séptimo
terminal (401) de salida se obtiene sumando lógicamente los
componentes del vector digital (T) deseado y de la otra señal (CP)
de paridad.
6. Sistema (1) digital según la reivindicación 1,
implementado en un dispositivo lógico programable.
7. Método para la detección de errores en un
Módulo (110) bajo prueba comprendido en una unidad (100) digital de
procesamiento, comprendiendo el método las etapas de:
- generar una vector (VSa_q) digital de salida a
partir de un vector (VEn_p) digital de entrada por medio de una
función digital de transferencia dirigida (FDTD) implementada en la
unidad (100) digital de procesamiento,
- proporcionar un vector digital (T) deseado en
respuesta al vector (VEn_p) digital de entrada, siendo el vector
digital (T) deseado representativo de un estado del Módulo (110)
bajo prueba,
- generar una señal (PR) de paridad real que
representa la paridad del vector digital (T) deseado,
- generar otra señal (CP) de paridad en respuesta
al vector (VEn_p) digital de entrada, representando la otra señal
(CP) de paridad la paridad de un equivalente con respecto a la
paridad del Módulo (110) bajo prueba,
- comparar digitalmente la señal (PR) de paridad
real que representa la paridad del vector digital (T) deseado con la
otra señal (CP) de paridad,
- generar una señal (ED) de salida que indica si
la señal (PR) de paridad real es igual o no a la otra señal (CP) de
paridad,
- generar la otra señal (CP) de paridad de un
equivalente con respecto a la paridad en el Módulo (110) bajo
prueba, siendo generada la otra señal (CP) de paridad a partir del
vector (VEn_p) digital de entrada, teniendo una función digital de
transferencia como entrada todos los posibles vectores (VEn_p)
digitales de entrada y como salida la otra señal (CP) de paridad que
caracteriza la paridad del vector digital (T) deseado y los estados
no utilizados del vector (VEn_p) digital de entrada,
caracterizándose el método porque
comprende además la etapa de:
- generar la otra señal (CP) de paridad sumando
lógicamente una señal (PredPar) que caracteriza la paridad deseada
del vector digital (T) deseado con otra señal (AD) que caracteriza
los estados no utilizados del vector (VEn_p) digital de entrada.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01202090 | 2001-06-01 | ||
| EP01202090 | 2001-06-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2253534T3 true ES2253534T3 (es) | 2006-06-01 |
Family
ID=8180407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES02733102T Expired - Lifetime ES2253534T3 (es) | 2001-06-01 | 2002-05-30 | Sistema digital y metodo de deteccion de errores del mismo. |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US8560932B2 (es) |
| EP (1) | EP1435005B1 (es) |
| JP (1) | JP4090988B2 (es) |
| KR (1) | KR100962858B1 (es) |
| CN (1) | CN100421081C (es) |
| AT (1) | ATE313086T1 (es) |
| AU (1) | AU2002304317A1 (es) |
| DE (1) | DE60208062T2 (es) |
| ES (1) | ES2253534T3 (es) |
| WO (1) | WO2002097457A2 (es) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7234120B1 (en) * | 2004-10-06 | 2007-06-19 | Xilinx, Inc. | Fault isolation in a programmable logic device |
| JP5179726B2 (ja) * | 2006-06-27 | 2013-04-10 | マーベル ワールド トレード リミテッド | 半導体デバイス |
| JP5221554B2 (ja) * | 2007-10-19 | 2013-06-26 | 株式会社Ｌｐｔｅｘ | ドントケアビット抽出方法及びドントケアビット抽出プログラム |
| US8762818B1 (en) * | 2009-03-05 | 2014-06-24 | Marvell International Ltd. | System and methods for performing decoding error detection in a storage device |
| US8966355B2 (en) * | 2012-02-15 | 2015-02-24 | Infineon Technologies Ag | Apparatus and method for comparing pairs of binary words |
| US9575125B1 (en) * | 2012-10-11 | 2017-02-21 | Everspin Technologies, Inc. | Memory device with reduced test time |
| US9722632B2 (en) * | 2014-09-22 | 2017-08-01 | Streamscale, Inc. | Sliding window list decoder for error correcting codes |
| US10153757B2 (en) * | 2015-03-06 | 2018-12-11 | Microchip Technology Incorporated | Three input comparator |
| US10911181B2 (en) * | 2019-04-02 | 2021-02-02 | Hangzhou Fabu Technology Co., Ltd. | Method for checking address and control signal integrity in functional safety applications, related products |
| US10890622B2 (en) * | 2019-04-29 | 2021-01-12 | International Business Machines Corporation | Integrated circuit control latch protection |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3585378A (en) * | 1969-06-30 | 1971-06-15 | Ibm | Error detection scheme for memories |
| US3883801A (en) * | 1973-11-07 | 1975-05-13 | Bell Telephone Labor Inc | Fault testing of logic circuits |
| JPS5283046A (en) * | 1975-12-30 | 1977-07-11 | Fujitsu Ltd | Check system of error detection circuit |
| US4251884A (en) * | 1979-02-09 | 1981-02-17 | Bell Telephone Laboratories, Incorporated | Parity circuits |
| US4291407A (en) | 1979-09-10 | 1981-09-22 | Ncr Corporation | Parity prediction circuitry for a multifunction register |
| US4312070A (en) | 1979-12-07 | 1982-01-19 | Motorola, Inc. | Digital encoder-decoder |
| JPS61133873A (ja) * | 1984-12-03 | 1986-06-21 | Mitsubishi Electric Corp | 半導体試験装置 |
| US4884273A (en) * | 1987-02-03 | 1989-11-28 | Siemens Aktiengesellschaft | Method and apparatus for monitoring the consistency of successive binary code signal groups in data processing equipment |
| JPS63204170A (ja) | 1987-02-18 | 1988-08-23 | Nec Corp | 試験機構付半導体集積回路 |
| CA1296103C (en) | 1987-06-02 | 1992-02-18 | Theodore Jay Goodlander | High-speed, high capacity, fault-tolerant, error-correcting storage system |
| JPH01187475A (ja) | 1988-01-21 | 1989-07-26 | Nec Corp | 半導体集積回路の試験装置 |
| US4924423A (en) | 1988-04-25 | 1990-05-08 | International Business Machines Corporation | High speed parity prediction for binary adders using irregular grouping scheme |
| US4928280A (en) | 1988-04-29 | 1990-05-22 | International Business Machines Corporation | Fast processor for multi-bit error correction codes |
| JPH0447569A (ja) * | 1990-06-15 | 1992-02-17 | Canon Inc | ディジタル記録再生装置 |
| JPH04177700A (ja) | 1990-11-13 | 1992-06-24 | Toshiba Corp | メモリ不良解析装置 |
| US5377148A (en) * | 1990-11-29 | 1994-12-27 | Case Western Reserve University | Apparatus and method to test random access memories for a plurality of possible types of faults |
| JPH05324375A (ja) | 1992-05-21 | 1993-12-07 | Fujitsu Ltd | Ｃｐｕシステムにおける故障情報通知装置 |
| US5559506A (en) | 1994-05-04 | 1996-09-24 | Motorola, Inc. | Method and apparatus for encoding and decoding a digital radio signal |
| EP0684712B1 (en) | 1994-05-17 | 2005-05-04 | Nippon Telegraph And Telephone Corporation | Line terminating equipment in SDH networks, using forward error correcting codes |
| JPH088760A (ja) | 1994-06-16 | 1996-01-12 | Toshiba Corp | 誤り訂正装置 |
| US5857103A (en) * | 1996-06-14 | 1999-01-05 | Sun Microsystems, Inc. | Method and apparatus for addressing extended registers on a processor in a computer system |
| US5982681A (en) | 1997-10-10 | 1999-11-09 | Lsi Logic Corporation | Reconfigurable built-in self test circuit |
| US6308292B1 (en) * | 1998-12-08 | 2001-10-23 | Lsi Logic Corporation | File driven mask insertion for automatic test equipment test pattern generation |
| JP2003529998A (ja) | 2000-03-31 | 2003-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | エラー訂正集積回路および方法 |
| US6718494B1 (en) * | 2000-12-22 | 2004-04-06 | Intel Corporation | Method and apparatus for preventing and recovering from TLB corruption by soft error |
| US7117463B2 (en) * | 2002-11-06 | 2006-10-03 | Synplicity, Inc. | Verification of digital circuitry using range generators |
-
2002
- 2002-05-30 CN CNB028110781A patent/CN100421081C/zh not_active Expired - Fee Related
- 2002-05-30 JP JP2003500584A patent/JP4090988B2/ja not_active Expired - Fee Related
- 2002-05-30 WO PCT/IB2002/001969 patent/WO2002097457A2/en active IP Right Grant
- 2002-05-30 EP EP02733102A patent/EP1435005B1/en not_active Expired - Lifetime
- 2002-05-30 AU AU2002304317A patent/AU2002304317A1/en not_active Abandoned
- 2002-05-30 KR KR1020037001414A patent/KR100962858B1/ko not_active IP Right Cessation
- 2002-05-30 ES ES02733102T patent/ES2253534T3/es not_active Expired - Lifetime
- 2002-05-30 DE DE60208062T patent/DE60208062T2/de not_active Expired - Lifetime
- 2002-05-30 US US10/479,089 patent/US8560932B2/en not_active Expired - Fee Related
- 2002-05-30 AT AT02733102T patent/ATE313086T1/de not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002097457A3 (en) | 2004-04-29 |
| JP4090988B2 (ja) | 2008-05-28 |
| US8560932B2 (en) | 2013-10-15 |
| DE60208062T2 (de) | 2006-08-03 |
| EP1435005B1 (en) | 2005-12-14 |
| JP2004531141A (ja) | 2004-10-07 |
| KR20030020951A (ko) | 2003-03-10 |
| ATE313086T1 (de) | 2005-12-15 |
| EP1435005A2 (en) | 2004-07-07 |
| WO2002097457A2 (en) | 2002-12-05 |
| CN1526077A (zh) | 2004-09-01 |
| KR100962858B1 (ko) | 2010-06-09 |
| AU2002304317A1 (en) | 2002-12-09 |
| US20040177314A1 (en) | 2004-09-09 |
| CN100421081C (zh) | 2008-09-24 |
| DE60208062D1 (de) | 2006-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5475694A (en) | Fuzzy multiple signature compaction scheme for built-in self-testing of large scale digital integrated circuits | |
| JP2590294B2 (ja) | 回路ボードテストシステムとテストベクトル供給システム及び生成方法 | |
| US6085346A (en) | Method and apparatus for built-in self test of integrated circuits | |
| US5506959A (en) | Method and apparatus for testing electronic memories for the presence of multiple cell coupling faults | |
| ES2253534T3 (es) | Sistema digital y metodo de deteccion de errores del mismo. | |
| US20080209283A1 (en) | Shared latch for memory test/repair and functional operations | |
| US6249889B1 (en) | Method and structure for testing embedded memories | |
| EP2631803B1 (en) | Methods and apparatus for automatic fault detection | |
| EP4067918A1 (en) | Test architecture for electronic circuits, corresponding device and method | |
| CN100368997C (zh) | 一种静态数据存储的纠错编码装置 | |
| US20070022340A1 (en) | Method and apparatus for determining stuck-at fault locations in cell chains using scan chains | |
| US7240263B2 (en) | Apparatus for performing stuck fault testings within an integrated circuit | |
| Koshy et al. | Diagnostic data detection of faults in RAM using different march algorithms with BIST scheme | |
| Gherman et al. | Deterministic logic BIST for transition fault testing | |
| JPS6227479B2 (es) | ||
| EP0933644B1 (en) | Device scan testing | |
| JP2001043698A (ja) | 内蔵メモリアレイの自己検査回路および自己検査方法 | |
| Dutton et al. | Built-In Self-Test of Embedded SEU Detection Cores in Virtex-4 and Virtex-5 FPGAs. | |
| US9983926B2 (en) | Apparatus, system and method for protecting data | |
| JPH06102327A (ja) | メモリ内蔵型半導体集積回路およびその論理設計方法 | |
| CN115144725A (zh) | 用于电子电路的测试架构，对应设备和方法 | |
| CA2129390C (en) | Method and apparatus for testing electronic memories for the presence of multiple cell coupling faults | |
| GB2120818A (en) | Data processing systems | |
| JP2004069642A (ja) | 半導体集積回路装置 | |
| Sathiabama et al. | A Universal BIST Approach for Virtex-Ultrascale Architecture. |