JPH05324375A - Ｃｐｕシステムにおける故障情報通知装置 - Google Patents
Ｃｐｕシステムにおける故障情報通知装置Info
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- JPH05324375A JPH05324375A JP4128732A JP12873292A JPH05324375A JP H05324375 A JPH05324375 A JP H05324375A JP 4128732 A JP4128732 A JP 4128732A JP 12873292 A JP12873292 A JP 12873292A JP H05324375 A JPH05324375 A JP H05324375A
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Abstract
(57)【要約】
【目的】本発明はスレーブ監視装置のＣＰＵの故障を、
その要因が分かるように且つ正確にマスタ監視装置へ伝
送することができ、また、その故障を伝送するための設
備を安価に実現することができるＣＰＵシステムにおけ
る故障情報通知装置を提供することを目的とする。 【構成】スレーブ監視装置のＣＰＵが故障した際に出力
される異常信号を検出手段で検出して異常信号に応じた
検出信号を出力し、この検出信号に応じたアドレス信号
を制御手段から記憶手段へ出力し、かつ制御手段から通
信インタフェース手段へ挿入信号を出力し、記憶手段に
記憶されたＣＰＵの種々の故障要因データをアドレス信
号に応じて読み出し通信インタフェース手段へ出力し、
通信インタフェース手段において、挿入信号によって通
信用ＣＰＵから出力される正規データに設けられたスロ
ット部に、故障要因データを挿入し、これを通信データ
としてマスタ監視装置へ出力するように構成する。
その要因が分かるように且つ正確にマスタ監視装置へ伝
送することができ、また、その故障を伝送するための設
備を安価に実現することができるＣＰＵシステムにおけ
る故障情報通知装置を提供することを目的とする。 【構成】スレーブ監視装置のＣＰＵが故障した際に出力
される異常信号を検出手段で検出して異常信号に応じた
検出信号を出力し、この検出信号に応じたアドレス信号
を制御手段から記憶手段へ出力し、かつ制御手段から通
信インタフェース手段へ挿入信号を出力し、記憶手段に
記憶されたＣＰＵの種々の故障要因データをアドレス信
号に応じて読み出し通信インタフェース手段へ出力し、
通信インタフェース手段において、挿入信号によって通
信用ＣＰＵから出力される正規データに設けられたスロ
ット部に、故障要因データを挿入し、これを通信データ
としてマスタ監視装置へ出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵシステムにおける
故障情報通知装置に関する。無線等を利用した通信方式
においては、通信装置（無線機等）の状態監視を行う為
にＣＰＵを搭載した監視装置を設置している。
故障情報通知装置に関する。無線等を利用した通信方式
においては、通信装置（無線機等）の状態監視を行う為
にＣＰＵを搭載した監視装置を設置している。
【０００２】近年、一元監視が行われるようになり、１
つのマスタ監視装置へ複数のスレーブ監視装置が監視情
報を送出することによる集中監視が行われている。スレ
ーブ監視装置は、無人局に設置されるため、スレーブ監
視装置のＣＰＵがダウンした場合に早急にその要因をマ
スタ監視装置へ通知できるようにすることが要望されて
いる。
つのマスタ監視装置へ複数のスレーブ監視装置が監視情
報を送出することによる集中監視が行われている。スレ
ーブ監視装置は、無人局に設置されるため、スレーブ監
視装置のＣＰＵがダウンした場合に早急にその要因をマ
スタ監視装置へ通知できるようにすることが要望されて
いる。
【０００３】
【従来の技術】産業上の利用分野に記述したように、ス
レーブ監視装置のＣＰＵの故障をマスタ監視装置へ通知
する場合、スレーブ監視装置とマスタ監視装置間を故障
信号を伝送する専用線路で接続すると共に、スレーブ監
視装置のＣＰＵが故障した場合にそれを検出し、リレー
を駆動する手段を設け、ＣＰＵ故障時にリレーをオン状
態にすることによって、専用線路で地気信号（故障信
号）をマスタ監視装置へ送出するようにしている。
レーブ監視装置のＣＰＵの故障をマスタ監視装置へ通知
する場合、スレーブ監視装置とマスタ監視装置間を故障
信号を伝送する専用線路で接続すると共に、スレーブ監
視装置のＣＰＵが故障した場合にそれを検出し、リレー
を駆動する手段を設け、ＣＰＵ故障時にリレーをオン状
態にすることによって、専用線路で地気信号（故障信
号）をマスタ監視装置へ送出するようにしている。
【０００４】他の通知方法では、スレーブ監視装置のＣ
ＰＵが故障すると、スレーブ監視装置とマスタ監視装置
間の通信情報が不正情報となるので、これをマスタ監視
装置が判別することによって、スレーブ監視装置のＣＰ
Ｕを検知している。
ＰＵが故障すると、スレーブ監視装置とマスタ監視装置
間の通信情報が不正情報となるので、これをマスタ監視
装置が判別することによって、スレーブ監視装置のＣＰ
Ｕを検知している。
【０００５】
【発明が解決しようとする課題】ところで、上述したス
レーブ監視装置のＣＰＵ故障の通知方法には以下に述べ
るような問題がある。
レーブ監視装置のＣＰＵ故障の通知方法には以下に述べ
るような問題がある。
【０００６】マスタ監視装置が遠隔地に有る場合、故
障信号を伝送する専用線路の抵抗が大きくなるので、地
気信号（故障信号）が減衰し、マスタ監視装置において
正確な地気の検出ができなくなる。
障信号を伝送する専用線路の抵抗が大きくなるので、地
気信号（故障信号）が減衰し、マスタ監視装置において
正確な地気の検出ができなくなる。
【０００７】専用線路を敷設しなければならないの
で、通常使用される通信データ伝送用線路との２経路が
必要となり、その分、コスト高となる。 故障信号の送出だけではスレーブ監視装置のＣＰＵで
どのような故障が生じたのかその詳細が把握できない。
で、通常使用される通信データ伝送用線路との２経路が
必要となり、その分、コスト高となる。 故障信号の送出だけではスレーブ監視装置のＣＰＵで
どのような故障が生じたのかその詳細が把握できない。
【０００８】本発明は、このような点に鑑みてなされた
ものであり、スレーブ監視装置のＣＰＵの故障を、その
要因が分かるように且つ正確にマスタ監視装置へ伝送す
ることができ、また、その故障を伝送するための設備を
安価に実現することができるＣＰＵシステムにおける故
障情報通知装置を提供することを目的としている。
ものであり、スレーブ監視装置のＣＰＵの故障を、その
要因が分かるように且つ正確にマスタ監視装置へ伝送す
ることができ、また、その故障を伝送するための設備を
安価に実現することができるＣＰＵシステムにおける故
障情報通知装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】図１に本発明の原理図を
示す。図中、１１は検出手段であり、スレーブ監視装置
のＣＰＵ１６が故障した際に出力される異常信号Ｓ１を
検出し、異常信号Ｓ１に応じた検出信号Ｓ２を出力する
ものである。
示す。図中、１１は検出手段であり、スレーブ監視装置
のＣＰＵ１６が故障した際に出力される異常信号Ｓ１を
検出し、異常信号Ｓ１に応じた検出信号Ｓ２を出力する
ものである。
【００１０】１２は制御手段であり、検出信号Ｓ２に応
じたアドレス信号Ｓ４を出力すると共に、挿入信号Ｓ６
を出力するものである。１４は記憶手段であり、ＣＰＵ
１６における種々の故障要因がデータとして記憶され、
アドレス信号Ｓ４に応じて、その記憶された故障要因デ
ータＤ１を出力するものである。
じたアドレス信号Ｓ４を出力すると共に、挿入信号Ｓ６
を出力するものである。１４は記憶手段であり、ＣＰＵ
１６における種々の故障要因がデータとして記憶され、
アドレス信号Ｓ４に応じて、その記憶された故障要因デ
ータＤ１を出力するものである。
【００１１】１５は通信インタフェース手段であり、通
信用ＣＰＵから通常送信される正規データＤ２の、挿入
信号Ｓ６に応じて指定される位置に記憶手段１４から出
力される故障要因データＤ１を挿入して通信データＤ３
として図示せぬマスタ監視装置へ送出するものである。
信用ＣＰＵから通常送信される正規データＤ２の、挿入
信号Ｓ６に応じて指定される位置に記憶手段１４から出
力される故障要因データＤ１を挿入して通信データＤ３
として図示せぬマスタ監視装置へ送出するものである。
【００１２】以上はスレーブ監視装置の１つのＣＰＵの
故障を送出する構成であるが、ＣＰＵが複数の場合に
は、この複数のＣＰＵが故障した際に各々出力される異
常信号を検出し、各異常信号に応じた各検出信号を出力
する複数のＣＰＵと同数の検出手段と、各検出信号を取
り込んでシリアルに出力する収集手段とを設け、前記し
た制御手段１２へ入力するように構成する。
故障を送出する構成であるが、ＣＰＵが複数の場合に
は、この複数のＣＰＵが故障した際に各々出力される異
常信号を検出し、各異常信号に応じた各検出信号を出力
する複数のＣＰＵと同数の検出手段と、各検出信号を取
り込んでシリアルに出力する収集手段とを設け、前記し
た制御手段１２へ入力するように構成する。
【００１３】
【作用】上述した本発明によれば、スレーブ監視装置の
ＣＰＵ１６が故障した際に出力される異常信号Ｓ１が検
出手段１１で検出され、異常信号Ｓ１に応じた検出信号
Ｓ２が制御手段１２へ出力される。
ＣＰＵ１６が故障した際に出力される異常信号Ｓ１が検
出手段１１で検出され、異常信号Ｓ１に応じた検出信号
Ｓ２が制御手段１２へ出力される。
【００１４】制御手段１２から、検出信号Ｓ２に応じた
アドレス信号Ｓ４が記憶手段１４へ出力され、かつ通信
インタフェース手段１５へ挿入信号Ｓ６が出力される。
記憶手段１４はアドレス信号Ｓ４に応じた故障要因デー
タＤ１を通信インタフェース手段１５へ出力する。この
前に、通信インタフェース手段１５には挿入信号Ｓ６が
入力されているので、通信インタフェース手段１５は正
規データＤ２の所定箇所にスロット部を設けており、こ
のスロット部に故障要因データＤ１が挿入され、通信デ
ータＤ３としてマスタ監視装置へ出力される。
アドレス信号Ｓ４が記憶手段１４へ出力され、かつ通信
インタフェース手段１５へ挿入信号Ｓ６が出力される。
記憶手段１４はアドレス信号Ｓ４に応じた故障要因デー
タＤ１を通信インタフェース手段１５へ出力する。この
前に、通信インタフェース手段１５には挿入信号Ｓ６が
入力されているので、通信インタフェース手段１５は正
規データＤ２の所定箇所にスロット部を設けており、こ
のスロット部に故障要因データＤ１が挿入され、通信デ
ータＤ３としてマスタ監視装置へ出力される。
【００１５】つまり、ＣＰＵ１６の故障要因に応じた故
障要因データＤ１がマスタ監視装置へ送出されるので、
マスタ監視装置でＣＰＵ１６の故障要因を的確に知るこ
とができる。
障要因データＤ１がマスタ監視装置へ送出されるので、
マスタ監視装置でＣＰＵ１６の故障要因を的確に知るこ
とができる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図２は本発明の第１実施例によるＣＰＵシ
ステムにおける故障情報通知装置のブロック構成図であ
る。
て説明する。図２は本発明の第１実施例によるＣＰＵシ
ステムにおける故障情報通知装置のブロック構成図であ
る。
【００１７】この故障情報通知装置は、スレーブ監視装
置に設置されるものであり、図２に示すように、検出部
１１、制御部１２、アドレス発生部１３、記憶部１４、
及び通信インタフェース部１５を具備して構成されてい
る。図２に示す符号１６は、スレーブ監視装置のＣＰＵ
である。
置に設置されるものであり、図２に示すように、検出部
１１、制御部１２、アドレス発生部１３、記憶部１４、
及び通信インタフェース部１５を具備して構成されてい
る。図２に示す符号１６は、スレーブ監視装置のＣＰＵ
である。
【００１８】検出部１１は、ＣＰＵ１６の故障を検出す
るものである。ＣＰＵ１６がプログラムの暴走、ＣＰＵ
クロック断等の要因により故障した場合には、ＣＰＵ１
６からその要因に応じた異常信号Ｓ１が出力されるの
で、その異常信号Ｓ１を検出部１１が検出することによ
り、異常信号Ｓ１に応じた検出信号Ｓ２を制御部１２へ
出力する。つまり、検出部１１から制御部１２へＣＰＵ
１６の故障要因に応じた検出信号Ｓ２が出力されること
になる。
るものである。ＣＰＵ１６がプログラムの暴走、ＣＰＵ
クロック断等の要因により故障した場合には、ＣＰＵ１
６からその要因に応じた異常信号Ｓ１が出力されるの
で、その異常信号Ｓ１を検出部１１が検出することによ
り、異常信号Ｓ１に応じた検出信号Ｓ２を制御部１２へ
出力する。つまり、検出部１１から制御部１２へＣＰＵ
１６の故障要因に応じた検出信号Ｓ２が出力されること
になる。
【００１９】検出信号Ｓ２が入力された制御部１２は、
検出信号Ｓ２に応じた制御を行う。この制御の１つ目
は、検出信号Ｓ２に応じたアドレス制御信号Ｓ３をアド
レス発生部１３へ出力し、アドレス発生部１３からアド
レス制御信号Ｓ３に応じたアドレス信号Ｓ４が記憶部１
４へ出力されるようにするものである。この際、記憶部
１４をデータ読み出し可能状態に成らしめるイネーブル
信号Ｓ５も出力される。
検出信号Ｓ２に応じた制御を行う。この制御の１つ目
は、検出信号Ｓ２に応じたアドレス制御信号Ｓ３をアド
レス発生部１３へ出力し、アドレス発生部１３からアド
レス制御信号Ｓ３に応じたアドレス信号Ｓ４が記憶部１
４へ出力されるようにするものである。この際、記憶部
１４をデータ読み出し可能状態に成らしめるイネーブル
信号Ｓ５も出力される。
【００２０】記憶部１４には、ＣＰＵ１６における種々
の故障要因がデータとして記憶されているので、ＣＰＵ
１６が故障した場合の要因に対応するアドレス信号Ｓ４
が供給されることによって、ＣＰＵ１６の故障要因を表
す故障要因データＤ１が出力される。
の故障要因がデータとして記憶されているので、ＣＰＵ
１６が故障した場合の要因に対応するアドレス信号Ｓ４
が供給されることによって、ＣＰＵ１６の故障要因を表
す故障要因データＤ１が出力される。
【００２１】２つ目の制御は、挿入信号Ｓ６を通信イン
タフェース部１５へ出力することによって、記憶部１４
から出力される故障要因データＤ１が正規データＤ２の
所定位置に挿入されるようにするものである。
タフェース部１５へ出力することによって、記憶部１４
から出力される故障要因データＤ１が正規データＤ２の
所定位置に挿入されるようにするものである。
【００２２】正規データＤ２とは、通常通信時に図示せ
ぬマスタ監視装置へ送信されるデータであり、マスタ監
視装置のＣＰＵが受信するこのとできる定められたフォ
ーマットに従ったものである。
ぬマスタ監視装置へ送信されるデータであり、マスタ監
視装置のＣＰＵが受信するこのとできる定められたフォ
ーマットに従ったものである。
【００２３】即ち、挿入信号Ｓ６が通信インタフェース
部１５へ入力されることによって、通信インタフェース
部１５が正規データＤ２のフォーマットに影響しない位
置に、故障要因データＤ１を挿入できるスロット部を設
け、このスロット部に記憶部１４から出力される故障要
因データＤ１が挿入されることになる。
部１５へ入力されることによって、通信インタフェース
部１５が正規データＤ２のフォーマットに影響しない位
置に、故障要因データＤ１を挿入できるスロット部を設
け、このスロット部に記憶部１４から出力される故障要
因データＤ１が挿入されることになる。
【００２４】そして、故障要因データＤ１が挿入された
通信データＤ３がマスタ監視装置へ送出される。以上説
明した第１実施例の故障情報通知装置によれば、通常使
用される通信データ伝送用線路を使用して、スレーブ監
視装置のＣＰＵ１６の故障を知らせることができるの
で、従来のように、故障要因データを送出する専用線路
を敷設しなくともよく、その分、コストを削減すること
ができる。特に、マスタ監視装置が遠隔地にある場合に
はコスト低減効果が向上する。
通信データＤ３がマスタ監視装置へ送出される。以上説
明した第１実施例の故障情報通知装置によれば、通常使
用される通信データ伝送用線路を使用して、スレーブ監
視装置のＣＰＵ１６の故障を知らせることができるの
で、従来のように、故障要因データを送出する専用線路
を敷設しなくともよく、その分、コストを削減すること
ができる。特に、マスタ監視装置が遠隔地にある場合に
はコスト低減効果が向上する。
【００２５】また、従来のように地気信号を使用しない
ので、マスタ監視装置が遠隔地にあっても適正に故障要
因データを送信することができる。更に、ＣＰＵ１６の
故障要因に応じた故障要因データＤ１を送信するので、
マスタ監視装置において、何の要因でＣＰＵ１６が故障
状態となったかが詳細に判断できる。
ので、マスタ監視装置が遠隔地にあっても適正に故障要
因データを送信することができる。更に、ＣＰＵ１６の
故障要因に応じた故障要因データＤ１を送信するので、
マスタ監視装置において、何の要因でＣＰＵ１６が故障
状態となったかが詳細に判断できる。
【００２６】スレーブ監視装置のＣＰＵの故障を、その
要因が分かるように且つ正確にマスタ監視装置へ伝送す
ることができ、また、その故障を伝送するための設備を
安価に実現することができるＣＰＵシステムにおける故
障情報通知装置を提供することを目的としている。
要因が分かるように且つ正確にマスタ監視装置へ伝送す
ることができ、また、その故障を伝送するための設備を
安価に実現することができるＣＰＵシステムにおける故
障情報通知装置を提供することを目的としている。
【００２７】次に、第２実施例を図３を参照して説明す
る。但し、図３に示す第２実施例において図２に示した
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。
る。但し、図３に示す第２実施例において図２に示した
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。
【００２８】この第２実施例の故障情報通知装置は、ス
レーブ監視装置が複数のＣＰＵボードを有する場合に、
各ボードのＣＰＵの故障をマスタ監視装置へ通知するも
のである。
レーブ監視装置が複数のＣＰＵボードを有する場合に、
各ボードのＣＰＵの故障をマスタ監視装置へ通知するも
のである。
【００２９】図３において、２１はＣＰＵ２４を有する
状態変化検出用ボード、２２はＣＰＵ２５を有するマン
マシンインタフェースボード、２３はＣＰＵ２６を有す
る通信用ボードである。
状態変化検出用ボード、２２はＣＰＵ２５を有するマン
マシンインタフェースボード、２３はＣＰＵ２６を有す
る通信用ボードである。
【００３０】各ボード２１，２２，２３には、ＣＰＵ２
４，２５，２６の故障を検出する検出部２７，２８，２
９が各々搭載されている。各ＣＰＵ２４〜２６から出力
される異常信号Ｓ１１，Ｓ１２，Ｓ１３を検出部２７〜
２９が検出することにより、異常信号Ｓ１１〜Ｓ１３に
応じた検出信号Ｓ１４，Ｓ１５，Ｓ１６を収集部３０へ
出力する。
４，２５，２６の故障を検出する検出部２７，２８，２
９が各々搭載されている。各ＣＰＵ２４〜２６から出力
される異常信号Ｓ１１，Ｓ１２，Ｓ１３を検出部２７〜
２９が検出することにより、異常信号Ｓ１１〜Ｓ１３に
応じた検出信号Ｓ１４，Ｓ１５，Ｓ１６を収集部３０へ
出力する。
【００３１】つまり、各検出部２７〜２９から収集部３
０へＣＰＵ２４〜２６の故障要因に応じた検出信号Ｓ１
４，Ｓ１５，Ｓ１６が出力されることになる。収集部３
０は、検出信号Ｓ１４，Ｓ１５，Ｓ１６をシリアルに出
力するものである。
０へＣＰＵ２４〜２６の故障要因に応じた検出信号Ｓ１
４，Ｓ１５，Ｓ１６が出力されることになる。収集部３
０は、検出信号Ｓ１４，Ｓ１５，Ｓ１６をシリアルに出
力するものである。
【００３２】収集部３０から出力される検出信号Ｓ１
４，Ｓ１５，Ｓ１６は、シリアルに制御部１２へ入力さ
れる。制御部１２は、第１実施例で説明したように検出
信号Ｓ１４，Ｓ１５，Ｓ１６に応じたアドレス制御信号
Ｓ３をアドレス発生部１３へ出力し、また、イネーブル
信号Ｓ５を記憶部１４へ、挿入信号Ｓ６を通信インタフ
ェース部１５へ出力する。
４，Ｓ１５，Ｓ１６は、シリアルに制御部１２へ入力さ
れる。制御部１２は、第１実施例で説明したように検出
信号Ｓ１４，Ｓ１５，Ｓ１６に応じたアドレス制御信号
Ｓ３をアドレス発生部１３へ出力し、また、イネーブル
信号Ｓ５を記憶部１４へ、挿入信号Ｓ６を通信インタフ
ェース部１５へ出力する。
【００３３】つまり、イネーブル信号Ｓ５によって記憶
部１４がデータ読み出し可能状態となり、アドレス信号
Ｓ４によって記憶部１４から各ＣＰＵ２４〜２６の故障
要因を表す故障要因データＤ１が通信インタフェース部
１５へ出力される。
部１４がデータ読み出し可能状態となり、アドレス信号
Ｓ４によって記憶部１４から各ＣＰＵ２４〜２６の故障
要因を表す故障要因データＤ１が通信インタフェース部
１５へ出力される。
【００３４】そして、挿入信号Ｓ６が通信インタフェー
ス部１５へ入力されることによって、通信インタフェー
ス部１５が正規データＤ２のフォーマットに影響しない
位置に、故障要因データＤ１を挿入できるスロット部を
設け、このスロット部に故障要因データＤ１が挿入され
ることになり、この故障要因データＤ１が挿入された通
信データＤ３がマスタ監視装置へ送出される。
ス部１５へ入力されることによって、通信インタフェー
ス部１５が正規データＤ２のフォーマットに影響しない
位置に、故障要因データＤ１を挿入できるスロット部を
設け、このスロット部に故障要因データＤ１が挿入され
ることになり、この故障要因データＤ１が挿入された通
信データＤ３がマスタ監視装置へ送出される。
【００３５】以上説明した第２実施例においても第１実
施例と同様の効果を得ることが出来る。次に、第３実施
例を図４を参照して説明する。但し、図４に示す第３実
施例において図２に示した第１実施例の各部に対応する
部分には同一符号を付し、その説明を省略する。
施例と同様の効果を得ることが出来る。次に、第３実施
例を図４を参照して説明する。但し、図４に示す第３実
施例において図２に示した第１実施例の各部に対応する
部分には同一符号を付し、その説明を省略する。
【００３６】図４に示す第３実施例の故障情報通知装置
は、図２に示す第１実施例の構成要素の他に、書込み制
御部３１と、要因データ記憶部３２とを設け、ＣＰＵ１
６の故障履歴を確認することができるようにしたもので
ある。
は、図２に示す第１実施例の構成要素の他に、書込み制
御部３１と、要因データ記憶部３２とを設け、ＣＰＵ１
６の故障履歴を確認することができるようにしたもので
ある。
【００３７】書込み制御部３１は、制御部１２′が検出
信号Ｓ２を受け取った際に出力する起動信号Ｓ２１が入
力されると、書込信号Ｓ２２と、アドレス信号Ｓ２３と
を要因データ記憶部３２へ出力するものである。
信号Ｓ２を受け取った際に出力する起動信号Ｓ２１が入
力されると、書込信号Ｓ２２と、アドレス信号Ｓ２３と
を要因データ記憶部３２へ出力するものである。
【００３８】要因データ記憶部３２は、書込信号Ｓ２２
が供給されることによって書き込み可能状態となり、ア
ドレス信号Ｓ２３によって指定されるアドレスの記憶領
域に、記憶部１４から出力される故障要因データＤ１を
書き込んで記憶するものである。
が供給されることによって書き込み可能状態となり、ア
ドレス信号Ｓ２３によって指定されるアドレスの記憶領
域に、記憶部１４から出力される故障要因データＤ１を
書き込んで記憶するものである。
【００３９】即ち、ＣＰＵ１６の故障時に故障要因デー
タＤ１がマスタ監視装置へ送出される毎に、その故障要
因データＤ１が要因データ記憶部３２へ記憶されること
になる。
タＤ１がマスタ監視装置へ送出される毎に、その故障要
因データＤ１が要因データ記憶部３２へ記憶されること
になる。
【００４０】従って、この要因データ記憶部３２に記憶
された故障要因データＤ１を、図示せぬプリンタ又はモ
ニタへ出力することによって、ＣＰＵ１６の故障履歴を
確認することができる。
された故障要因データＤ１を、図示せぬプリンタ又はモ
ニタへ出力することによって、ＣＰＵ１６の故障履歴を
確認することができる。
【００４１】次に、第４実施例を図５を参照して説明す
る。但し、図５に示す第４実施例において図２に示した
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。
る。但し、図５に示す第４実施例において図２に示した
第１実施例の各部に対応する部分には同一符号を付し、
その説明を省略する。
【００４２】図５に示す第４実施例は、記憶部１４に正
規データＤ２と同フォーマットの擬似正規データＤ４を
記憶し、正規データＤ２を出力する通信用ＣＰＵがダウ
ンした場合にも故障要因データＤ１をマスタ監視装置へ
送出できるようにしたことである。
規データＤ２と同フォーマットの擬似正規データＤ４を
記憶し、正規データＤ２を出力する通信用ＣＰＵがダウ
ンした場合にも故障要因データＤ１をマスタ監視装置へ
送出できるようにしたことである。
【００４３】第１実施例の構成では、故障要因データＤ
１を正規データＤ２に挿入して通信データＤ３として送
出することができるが、正規データＤ２を出力する通信
用ＣＰＵがダウンした場合に、故障要因データＤ１のみ
を送出してもマスタ監視装置で受け取れない。これは、
マスタ監視装置のＣＰＵが定められたフォーマットの通
信データＤ３しか受信できないからである。
１を正規データＤ２に挿入して通信データＤ３として送
出することができるが、正規データＤ２を出力する通信
用ＣＰＵがダウンした場合に、故障要因データＤ１のみ
を送出してもマスタ監視装置で受け取れない。これは、
マスタ監視装置のＣＰＵが定められたフォーマットの通
信データＤ３しか受信できないからである。
【００４４】図５に示す第４実施例においては、通信用
ＣＰＵがダウンした場合に、記憶部１４の擬似正規デー
タＤ４を通信インタフェース部１５へ出力し、通信イン
タフェース部１５において、この擬似正規データＤ４の
フォーマットに影響しない位置に、挿入信号Ｓ６に応じ
て故障要因データＤ１を挿入できるスロット部を設け、
このスロット部に記憶部１４から出力される故障要因デ
ータＤ１を挿入して通信データＤ３として出力する。
ＣＰＵがダウンした場合に、記憶部１４の擬似正規デー
タＤ４を通信インタフェース部１５へ出力し、通信イン
タフェース部１５において、この擬似正規データＤ４の
フォーマットに影響しない位置に、挿入信号Ｓ６に応じ
て故障要因データＤ１を挿入できるスロット部を設け、
このスロット部に記憶部１４から出力される故障要因デ
ータＤ１を挿入して通信データＤ３として出力する。
【００４５】また、擬似正規データＤ４の所定位置に故
障要因データＤ１を挿入するスロット部を予め設けてお
いてもかまわない。この第４実施例によれば、正規デー
タＤ２を出力する通信用ＣＰＵがダウンした場合でも故
障要因データＤ１を送出し、それをマスタ監視装置が受
信することができる。
障要因データＤ１を挿入するスロット部を予め設けてお
いてもかまわない。この第４実施例によれば、正規デー
タＤ２を出力する通信用ＣＰＵがダウンした場合でも故
障要因データＤ１を送出し、それをマスタ監視装置が受
信することができる。
【００４６】なお、この第４実施例における擬似正規デ
ータＤ４は、第２及び第３実施例の記憶部１４に記憶さ
せてもよい。
ータＤ４は、第２及び第３実施例の記憶部１４に記憶さ
せてもよい。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
スレーブ監視装置のＣＰＵの故障を、その要因が分かる
ように且つ正確にマスタ監視装置へ伝送することができ
る効果がある。
スレーブ監視装置のＣＰＵの故障を、その要因が分かる
ように且つ正確にマスタ監視装置へ伝送することができ
る効果がある。
【００４８】また、その故障を伝送するための設備を安
価に実現することができる効果がある。
価に実現することができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の第１実施例による故障情報通知装置の
ブロック構成図である。
ブロック構成図である。
【図３】本発明の第２実施例による故障情報通知装置の
ブロック構成図である。
ブロック構成図である。
【図４】本発明の第３実施例による故障情報通知装置の
ブロック構成図である。
ブロック構成図である。
【図５】本発明の第４実施例による故障情報通知装置の
ブロック構成図である。
ブロック構成図である。
１１ 検出手段 １２ 制御手段 １４ 記憶手段 １５ 通信インタフェース手段 １６ スレーブ監視装置のＣＰＵ Ｓ１ 異常信号 Ｓ２ 検出信号 Ｓ４ アドレス信号 Ｓ６ 挿入信号 Ｄ１ 故障要因データ Ｄ２ 正規データ Ｄ３ 通信データ
Claims (4)
- 【請求項１】 複数のスレーブ監視装置から１つのマス
タ監視装置へ該スレーブ監視装置のＣＰＵ(16)の故障情
報を含む監視情報を送出するＣＰＵシステムにおける故
障情報通知装置において、 前記スレーブ監視装置のＣＰＵ(16)が故障した際に出力
される異常信号(S1)を検出し、該異常信号(S1)に応じた
検出信号(S2)を出力する検出手段(11)と、 該検出信号(S2)に応じたアドレス信号(S4)を出力すると
共に、挿入信号(S6)を出力する制御手段(12)と、 該ＣＰＵ(16)における種々の故障要因がデータとして記
憶され、該アドレス信号(S4)に応じて該記憶された故障
要因データ(D1)を出力する記憶手段(14)と、 通信用ＣＰＵから通常送信される正規データ(D2)の、該
挿入信号(S6)に応じて指定される位置に該記憶手段(14)
から出力される故障要因データ(D1)を挿入して通信デー
タ(D3)として前記マスタ監視装置へ送出する通信インタ
フェース手段(15)とを具備して構成されたことを特徴と
するＣＰＵシステムにおける故障情報通知装置。 - 【請求項２】 前記検出信号(S2)が前記制御手段(12)に
入力された場合に、起動信号(S21) が出力されるように
し、 該起動信号(S21) が入力されることにより書込信号(S2
2) とアドレス信号(S23) とを出力する書込み制御手段
(31)と、 該書込信号(S22) によりデータ書き込み可能状態とな
り、該アドレス信号(S23) で指定されるアドレスの記憶
領域に前記記憶手段(14)から出力される故障要因データ
(D1)を書き込んで記憶する要因データ記憶手段(32)とを
設けたことを特徴とする請求項１記載のＣＰＵシステム
における故障情報通知装置。 - 【請求項３】 複数のスレーブ監視装置から１つのマス
タ監視装置へ該スレーブ監視装置のＣＰＵ(16)の故障情
報を含む監視情報を送出するＣＰＵシステムにおける故
障情報通知装置において、 前記スレーブ監視装置の複数のＣＰＵ(24,25,26)が故障
した際に各々出力される異常信号(S11,S12,S13) を検出
し、該各異常信号(S11,S12,S13) に応じた各検出信号(S
14,S15,S16) を出力する該複数のＣＰＵ(24,25,26)と同
数の検出手段(27,28,29)と、 該検出信号(27,28,29)を取り込んでシリアルに出力する
収集手段(30)と、 該収集手段(30)から出力される検出信号(27,28,29)に応
じたアドレス信号(S4)を出力すると共に、挿入信号(S6)
を出力する制御手段(12)と、 該複数のＣＰＵ(24,25,26)における種々の故障要因がデ
ータとして記憶され、該アドレス信号(S4)に応じて該記
憶された故障要因データ(D1)を出力する記憶手段(14)
と、 通信用ＣＰＵから通常送信される正規データ(D2)の、該
挿入信号(S6)に応じて指定される位置に該記憶手段(14)
から出力される故障要因データ(D1)を挿入して通信デー
タ(D3)として前記マスタ監視装置へ送出する通信インタ
フェース手段(15)とを具備して構成されたことを特徴と
するＣＰＵシステムにおける故障情報通知装置。 - 【請求項４】 前記記憶手段(14)に前記正規データ(D2)
と同フォーマットの擬似正規データ(D4)を記憶し、 前記通信用ＣＰＵから正規データ(D2)が出力されなくな
った場合に、該擬似正規データ(D4)を前記通信インタフ
ェース手段(15)に取り込み、この取り込まれた擬似正規
データ(D4)に前記記憶手段(14)から出力される故障要因
データ(D1)を挿入するようにしたことを特徴とする請求
項１〜３の何れかに記載のＣＰＵシステムにおける故障
情報通知装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128732A JPH05324375A (ja) | 1992-05-21 | 1992-05-21 | Ｃｐｕシステムにおける故障情報通知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128732A JPH05324375A (ja) | 1992-05-21 | 1992-05-21 | Ｃｐｕシステムにおける故障情報通知装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324375A true JPH05324375A (ja) | 1993-12-07 |
Family
ID=14992086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128732A Withdrawn JPH05324375A (ja) | 1992-05-21 | 1992-05-21 | Ｃｐｕシステムにおける故障情報通知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8560932B2 (en) | 2001-06-01 | 2013-10-15 | Nxp B.V. | Digital system and a method for error detection thereof |
| US10158771B2 (en) | 2015-06-01 | 2018-12-18 | Canon Kabushiki Kaisha | Information processing apparatus that transfers diagnosis information on a unit to another unit through a communication line for CPU to CPU communication, method of controlling an information processing apparatus, and storage medium |
-
1992
- 1992-05-21 JP JP4128732A patent/JPH05324375A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8560932B2 (en) | 2001-06-01 | 2013-10-15 | Nxp B.V. | Digital system and a method for error detection thereof |
| US10158771B2 (en) | 2015-06-01 | 2018-12-18 | Canon Kabushiki Kaisha | Information processing apparatus that transfers diagnosis information on a unit to another unit through a communication line for CPU to CPU communication, method of controlling an information processing apparatus, and storage medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |