KR20010004112A - 내부 롬을 효율적으로 테스트하기 위한 장치 - Google Patents

Abstract

본 발명은 내부 롬에 저장된 데이터마다 기대값을 하나씩 할당하고 데이터에 대응되는 MISR 연산값을 할당된 상기 기대값과 매번 비교하여 에러 여부를 판단하고 에러 발생 시 에러 위치를 정확히 찾을 수 있는, 내부 롬을 효율적으로 테스트하기 위한 장치를 제공하기 위해, 상기 내부 롬에 대한 테스트 동작의 시작을 알리는 테스트 시작 신호에 응답하여 상기 내부 롬의 0번지 어드레스에서 마지막 번지 어드레스를 차례대로 발생하기 위한 어드레스 발생 수단; 상기 내부 롬에 대한 테스트 동작 수행 시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 어드레스 발생 수단으로부터 차례대로 출력되는 상기 내부 롬의 어드레스를 선택적으로 출력하기 위한 제1 선택 수단; 상기 제1 선택 수단으로부터 출력되는 상기 내부 롬의 어드레스에 해당되는 상기 내부 롬 데이터를 차례로 입력받아 특정 연산을 수행하여 연산값을 출력하기 위한 MISR(Multiple Input Signature Register) 회로부; 및 상기 내부 롬에 대한 테스트 동작 종료 시에 인에이블되는 테스트 종료 신호에 의해 제어받으며 상기 MISR 회로부로부터 차례로 출력되는 상기 내부 롬 데이터에 각각의 MISR 연산값과 외부로부터 상기 내부 롬 데이터 각각에 대응되도록 차례대로 입력되는 기대값을 서로 비교하여 에러 플래그 신호를 출력하기 위한 비교 수단을 포함한다.

Description

내부 롬을 효율적으로 테스트하기 위한 장치{APPARATUS FOR TESTING INTERNAL ROM IN CHIP}

본 발명은 칩 테스트 장치에 관한 것으로, 특히 칩 내부에 구비된 내부 롬(internal ROM)을 효율적으로 테스트하기 위한 장치에 관한 것이다.

최근 반도체 기술의 발전으로 초대규모집적회로(VLSI)의 집적도가 놀라울 정도로 향상되고 있으며, 이러한 집적도의 향상으로 최근 들어 설계되는 대부분의 칩들은 내부에 소정 크기 이상의 메모리, 특히 롬을 포함하고 있다. 그리고, 이러한 롬의 크기는 시스템이 점점 복잡해지고 사용자들의 프로그램 크기가 커져감에 따라 증가하는 추세에 있다.

따라서, 이러한 내부 롬에 대한 테스트의 중요성이 대두대고 있는 실정이다.

종래에는 내부 롬을 테스트하기 위하여 비스트(BIST, Built In Self Test, 이하 BIST라 함) 방식을 많이 사용하였다.

도 1은 BIST를 이용한 내부 롬 테스트 장치에 대한 간단한 블록도로서, 칩 내부에 구비되는 내부 롬(10), 롬 테스트 동작에 대한 제어 신호(TestStart, TestEnd)를 출력하고 전반적인 제어에 관련된 동작을 수행하는 스테이트 머신(16), 상기 스테이트 머신(16)으로부터의 테스트 시작 신호(TestStart)에 응답하여 0번지의 어드레스에서 내부 롬(10)의 마지막 번지의 어드레스를 차례대로 발생하는 어드레스 발생기(12), 내부 롬에 대한 테스트 동작 수행 시에 인에이블되는 테스트 인에이블 신호(TestEnPin)에 응답하여 노말 어드레스 또는 어드레스 발생기(12)로부터 출력되는 어드레스를 선택적으로 출력하는 멀티플렉서(14, MUX), 멀티플렉서(14)로부터 출력되는 어드레스에 해당되는 롬(10)의 데이터를 차례로 입력받아 특정 연산을 수행하여 MISR 연산값을 출력하는 MISR(Multiple Input Signature Register) 회로부(18) 및 스테이트 머신(16)으로부터 테스트 종료 신호(TestEnd)를 입력받아 그에 응답하여 MISR 회로부(18)로부터의 최종 MISR 연산값과 내부 롬(10)에 에러가 발생하지 않았을 때의 기대값(syndrome)을 서로 비교하여 에러 플래그 신호(Error_Pin)를 출력하기 위한 비교기(20)로 이루어진다. 여기서, 내부 롬(10)은 비교기(20) 동작 시 필요한 상기 기대값을 저장하고 있다.

도 1을 참조하여, 종래의 내부 롬 테스트 장치의 테스트 동작을 설명한다.

먼저, 내부 롬(10)에 대한 테스트가 시작되어 스테이트 머신(16)으로부터 테스트 시작 신호(TestStart)가 출력되면, 어드레스 발생기(12)는 테스트 시작 신호(TestStart)에 응답하여 내부 롬(10)의 0번지 어드레스에서부터 마지막 번지의 어드레스를 차례대로 발생한다. 어드레스 발생기(12)로부터 차례대로 출력되는 어드레스는 멀티플렉서(14)에서 테스트 인에이블 신호(TestEnPin)에 의해 선택되어져 롬(10)으로 보내지고, 그 어드레스에 해당되는 롬(10)의 데이터를 차례로 읽어 MISR(Multiple Input Signature Register) 회로부(18)로 출력한다.

MISR 회로부(18)는 롬(10)의 마지막 어드레스에 해당하는 데이터를 입력받아 연산한 최종 MISR 출력값을 내보내며, 비교기(20)에서 이 최종 MISR 출력값과 내부 롬(10)에 에러가 발생하지 않았을 때의 기대값(syndrome)을 서로 비교하고, 비교 결과가 서로 일치하지 않으면 외부 에러핀으로 에러 플래그 신호(Error_Pin)를 출력하게 된다.

그러나, 상기와 같이 이루어지는 종래의 내부 롬 테스트는 롬 데이터의 에러 여부만을 판단할 수 있을 뿐 구체적인 에러 위치를 찾을 수 없는 문제가 있다.

이러한 문제를 해결하기 위한 종래의 또다른 내부 롬 테스트 장치는 내부 롬의 에러 발생시 그 에러 위치를 알아 내기 위해 내부 롬을 외부로 덤프하는 방법으로 내부 롬을 테스트하는 데, 이러한 내부 롬 테스트는 내부 롬의 데이터를 덤프할 때 내부 롬 데이터가 외부로 유출되어 보안상의 문제가 발생하게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 내부 롬에 저장된 데이터마다 기대값을 하나씩 할당하고 데이터에 대응되는 MISR 연산값을 할당된 상기 기대값과 매번 비교하여 에러 여부를 판단하고 에러 발생 시 에러 위치를 정확히 찾을 수 있는, 내부 롬을 효율적으로 테스트하기 위한 장치를 제공하는데 그 목적이 있다.

도 1은 BIST를 이용한 내부 롬 테스트 장치에 대한 간단한 블록도.

도 2는 본 발명의 일실시예에 따른 내부 롬 테스트 장치에 대한 간단한 블록도.

도 3은 상기 MISR 회로부의 단위 셀을 포함하여 재구성한 상기 도 2의 일부 회로도.

도 4는 MISR 단위 셀을 포함하여 재구성한 본 발명의 다른 일실시예에 따른 내부 롬 테스트 장치의 일부 회로도.

도 5는 MISR 단위 셀을 포함하여 재구성한 본 발명의 또다른 일실시예에 따른 내부 롬 테스트 장치의 일부 회로도.

* 도면의 주요 부분에 대한 설명

100 : 롬 102 : 멀티플렉서

104 : MISR 회로부

106 : 비교기

상기 목적을 달성하기 위한 본 발명은, 내부 롬을 효율적으로 테스트하기 위한 장치에 있어서, 상기 내부 롬에 대한 테스트 동작의 시작을 알리는 테스트 시작 신호에 응답하여 상기 내부 롬의 0번지 어드레스에서 마지막 번지 어드레스를 차례대로 발생하기 위한 어드레스 발생 수단; 상기 내부 롬에 대한 테스트 동작 수행 시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 어드레스 발생 수단으로부터 차례대로 출력되는 상기 내부 롬의 어드레스를 선택적으로 출력하기 위한 제1 선택 수단; 상기 제1 선택 수단으로부터 출력되는 상기 내부 롬의 어드레스에 해당되는 상기 내부 롬 데이터를 차례로 입력받아 특정 연산을 수행하여 연산값을 출력하기 위한 MISR(Multiple Input Signature Register) 회로부; 및 상기 내부 롬에 대한 테스트 동작 종료 시에 인에이블되는 테스트 종료 신호에 의해 제어받으며 상기 MISR 회로부로부터 차례로 출력되는 상기 내부 롬 데이터에 각각의 MISR 연산값과 외부로부터 상기 내부 롬 데이터 각각에 대응되도록 차례대로 입력되는 기대값을 서로 비교하여 에러 플래그 신호를 출력하기 위한 비교 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

종래에는 하나의 기대값과 최종 MISR 연산값을 비교하는 반면, 종래에는 내부롬 데이터 하나당 기대값 하나씩을 할당하고 매번 MISR 연산값과 비교함으로써 에러 발생 시 내부 롬의 에러 위치를 정확히 알아낸다. 여기서, 기대값 패턴은 내부 롬에 저장된 데이터를 차례대로 읽어 MISR에서 MISR 연산값을 각각 생성함으로써, 그 MISR 연산값을 기대값 패턴으로 사용한다.

즉, 내부 롬의 어드레스를 하나씩 증가시키면서 내부 롬의 데이터를 읽어낸 후 기대값 패턴의 해당 기대값과 비교하여, 에러가 발생하면 외부핀으로 에러 플래그 신호를 출력함으로써 에러 위치를 정확하게 알아낼 수 있도록 한다.

도 2는 본 발명의 일실시예에 따른 내부 롬 테스트 장치에 대한 간단한 블록도로서, 칩 내부에 구비되는 내부 롬(100), 내부 롬에 대한 테스트 동작 수행 시에 인에이블되는 테스트 인에이블 신호(TestEnPin)에 응답하여 노말 어드레스 또는 어드레스 발생기(도면에 도시되지 않음)로부터 차례대로 출력되는 롬(100)의 0번지 어드레스에서 마지막 번지의 어드레스를 선택적으로 출력하는 멀티플렉서(102, MUX), 멀티플렉서(102)로부터 출력되는 어드레스에 해당되는 롬(100)의 데이터를 차례로 입력받아 특정 연산을 수행하여 MISR 연산값을 출력하는 MISR(Multiple Input Signature Register) 회로부(104) 및 스테이트 머신(도면에 도시되지 않음)으로부터의 테스트 종료 신호(TestEnd)에 의해 제어받으며 MISR 회로부(104)로부터 차례로 출력되는 내부 롬 데이터 각각의 MISR 연산값과 상기 롬 데이터 각각에 할당되어 외부로부터 차례로 입력되는 기대값을 서로 비교하여 에러 플래그 신호(Error_Pin)를 출력하기 위한 비교기(106)로 이루어진다. 여기서, 기대값은 칩의 데이터핀을 통해 외부로부터 입력된다.

도면을 참조하여, 본 발명의 일실시예 동작을 다음에 설명한다.

먼저 내부 롬(100)에 저장된 각각의 데이터에 대한 기대값 패턴 파일을 생성해야 하는 데, 이때 RTL(Register Transfer Level) 시뮬레이션을 통해 모델링된 MISR과 내부 롬(100) 데이터로부터 기대값 패턴 파일을 생성한다. MISR 회로부(104)에서 사용하는 다항식은 기존에 제시된 여러가지의 다항식 중 어느 하나를 선택하여 사용한다. 그리고, 외부의 테스트 장비에서 내부 롬 어드레스에 대응되는 상기 생성된 기대값을 차례대로 비교기(106)로 입력한다.

계속해서, 어드레스 발생기로부터 차례대로 출력되는 어드레스는 테스트 인에이블 신호(TestEnPin)에 의해 선택되어져 롬(100)으로 보내지고, 그 어드레스에 해당되는 롬(100)의 데이터를 차례로 읽어 MISR 회로부(104)로 출력한다.

MISR 회로부(104)는 롬(100)으로부터 해당 어드레스의 데이터를 입력받아 연산한 MISR 연산값을 차례로 내보내며, 비교기(106)는 MISR 회로부(104)로부터 출력되는 MISR 연산값과 외부로부터 차례로 입력되는 기대값을 서로 비교하고, 비교 결과가 서로 일치하지 않으면 외부 에러핀으로 에러 플래그 신호(Error_Pin)를 출력하게 된다.

도 3은 상기 MISR 회로부의 단위 셀(1041)을 포함하여 재구성한 상기 도 2의 일부 회로이다.

MISR 회로부(104)는 롬 데이터의 비트 수만큼의 MISR 단위 셀로 이루어지며, MISR 단위 셀(1041)은 도 3에 도시된 바와 같이, 내부 롬(100)으로부터 출력되는 롬 데이터(Rom_Code)와 이전 단계의 MISR 단위 셀에 저장된 데이터(Storage_Value)를 입력받아 배타적 논리합하는 배타적 논리합 게이트(108)와, MISR 클럭 신호(MISR_CLK)에 응답하여 배타적 논리합 게이트(108)로부터의 출력을 그 다음 단계의 MISR 단위 셀로 출력하는 플립플롭(110)으로 이루어진다. 이때 배타적 논리합 게이트(108)의 출력이 비교기(106)로 입력되고, 플립플롭(110)은 초기값에 의해 리셋되어진다.

상기와 같이 구성된 단위 MISR 셀로 구성된 상기 도 2의 내부 롬 테스트 장치는 처음 에러가 발생한 부분은 알 수 있지만 계속해서 누적되는 에러의 위치는 찾을 수 없는 한계가 있다.

본 발명의 다른 일실시예에서는 이를 보완하기 위해 내부 롬 테스트 장치에 구비되는 MISR 회로부를 도 4에 도시된 바와 같이 구성한다. 즉, 에러가 발생하는 경우에 입력되는 기대값을 MISR 회로부에서 받아들이도록 구성하여 다음 누적되는 에러 위치를 찾을 수 있게 하였다.

도 4는 MISR 단위 셀(1041)을 포함하여 재구성한 본 발명의 다른 일실시예에 따른 내부 롬 테스트 장치의 일부 회로이다.

도면에서, MISR 단위 셀(1042)은 내부 롬(100)으로부터 출력되는 롬 데이터(Rom_Code)와 이전 단계의 MISR 단위 셀에 저장된 데이터(Storage_Value)를 입력받아 배타적 논리합하는 배타적 논리합 게이트(112)와, 비교기(118)로부터 출력되는 에러 플래그 신호(Error_Pin)에 응답하여 기대값 또는 배타적 논리합 게이트(112)의 출력을 선택적으로 출력하는 멀티플렉서(114), MISR 클럭 신호(MISR_CLK)에 응답하여 멀티플렉서(114)로부터의 출력을 그 다음 단계의 MISR 단위 셀로 출력하는 플립플롭(116)으로 이루어진다. 이때 배타적 논리합 게이트(112)의 출력이 비교기(118)로 입력된다.

비교기(118)의 비교 결과, 에러가 발생하게 되면 멀티플렉서(114)에서 그때 입력되는 기대값을 선택하여 플립플롭(116)에 저장함으로써, 누적되는 에러 위치를 찾을 수 있다.

마지막으로, 본 발명의 또다른 일실시예에서는 에러 발생 시 데이터의 어느 비트에서 에러가 발생되었는 지를 알기 위해 도 5에 도시된 바와 같이 에러 플래그 신호(Error_Pin)를 롬 데이터의 비트 수만큼 뽑아내고, 기대값 및 MISR 연산값을 비트별로 비교하여 비트별 에러 플래그 신호(Error_Pin)를 출력하도록 구성한다.

도 5는 MISR 단위 셀(1041)을 포함하여 재구성한 본 발명의 또다른 일실시예에 따른 내부 롬 테스트 장치의 일부 회로이다.

도 5에서 비트별 에러 플래그 신호(Error_Pin) 중 어느 하나라도 "하이"로 인에이블되면 에러가 발생한 것이고, 특히 그 해당 플래그 신호에 대응하는 데이터의 비트에서 에러가 발생한 것으로 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 내부 롬에 저장된 데이터마다 기대값을 하나씩 할당하고 데이터에 대응되는 MISR 연산값을 할당된 상기 기대값과 매번 비교하여 에러 여부를 판단함으로써 에러 발생 시 에러 위치를 정확히 찾을 수 있다.

또한, 본 발명은 에러가 발생하는 경우에 입력되는 기대값을 MISR 회로부의 MISR 단위 셀에 저장함으로써 최초 에러 발생 후 다음 누적되는 에러 위치를 찾을 수 있으며, 에러 플래그 신호(Error_Pin)를 롬 데이터의 비트 수만큼 뽑아내고, 기대값 및 MISR 연산값을 비트별로 비교하여 비트별 에러 플래그 신호를 출력함으로써 에러 발생 시 데이터의 어느 비트에서 에러가 발생되었는 지를 알 수 있다.

Claims (6)

1. 내부 롬을 효율적으로 테스트하기 위한 장치에 있어서,

   상기 내부 롬에 대한 테스트 동작의 시작을 알리는 테스트 시작 신호에 응답하여 상기 내부 롬의 0번지 어드레스에서 마지막 번지 어드레스를 차례대로 발생하기 위한 어드레스 발생 수단;

   상기 내부 롬에 대한 테스트 동작 수행 시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 어드레스 발생 수단으로부터 차례대로 출력되는 상기 내부 롬의 어드레스를 선택적으로 출력하기 위한 제1 선택 수단;

   상기 제1 선택 수단으로부터 출력되는 상기 내부 롬의 어드레스에 해당되는 상기 내부 롬 데이터를 차례로 입력받아 특정 연산을 수행하여 연산값을 출력하기 위한 MISR(Multiple Input Signature Register) 회로부; 및

   상기 내부 롬에 대한 테스트 동작 종료 시에 인에이블되는 테스트 종료 신호에 의해 제어받으며 상기 MISR 회로부로부터 차례로 출력되는 상기 내부 롬 데이터에 각각의 MISR 연산값과 외부로부터 상기 내부 롬 데이터 각각에 대응되도록 차례대로 입력되는 기대값을 서로 비교하여 에러 플래그 신호를 출력하기 위한 비교 수단

   을 포함하여 이루어지는 내부 롬 테스트 장치.
2. 제 1 항에 있어서, 상기 MISR 회로부는,

   상기 내부 롬 데이터의 비트 수만큼의 직렬 연결되는 다수의 MISR 단위 셀로 이루어지며,

   상기 MISR 단위 셀 각각은,

   상기 내부 롬으로부터 출력되는 데이터와 이전 단계의 상기 MISR 단위 셀에 저장된 데이터를 입력받아 배타적 논리합하기 위한 배타적 논리합 수단; 및

   상기 MISR 회로부의 클럭 신호에 응답하여 상기 배타적 논리합 수단으로부터의 출력을 그 다음 단계의 상기 MISR 단위 셀로 출력하기 위한 래치 수단을 포함하며,

   상기 배타적 논리합 수단으로부터의 출력은 상기 비교 수단의 일입력단으로 출력되는 것을 특징으로 하는 내부 롬 테스트 장치.
3. 제 1 항에 있어서, 상기 MISR 회로부는,

   상기 내부 롬 데이터의 비트 수만큼의 직렬 연결되는 다수의 MISR 단위 셀로 이루어지며,

   상기 MISR 단위 셀 각각은,

   상기 내부 롬으로부터 출력되는 데이터와 이전 단계의 상기 MISR 단위 셀에 저장된 데이터를 입력받아 배타적 논리합하기 위한 배타적 논리합 수단;

   상기 비교 수단으로부터 출력되는 상기 에러 플래그 신호에 응답하여 상기 기대값 또는 상기 배타적 논리합 수단의 출력을 선택적으로 출력하기 위한 제2 선택 수단; 및

   상기 MISR 회로부의 클럭 신호에 응답하여 상기 제2 선택 수단으로부터의 출력을 그 다음 단계의 상기 MISR 단위 셀로 출력하기 위한 래치 수단을 포함하며,

   상기 배타적 논리합 수단으로부터의 출력은 상기 비교 수단의 일입력단으로 출력되는 것을 특징으로 하는 내부 롬 테스트 장치.
4. 내부 롬을 효율적으로 테스트하기 위한 장치에 있어서,

   상기 내부 롬에 대한 테스트 동작의 시작을 알리는 테스트 시작 신호에 응답하여 상기 내부 롬의 0번지 어드레스에서 마지막 번지 어드레스를 차례대로 발생하기 위한 어드레스 발생 수단;

   상기 내부 롬에 대한 테스트 동작 수행 시 인에이블되는 테스트 인에이블 신호에 응답하여 상기 어드레스 발생 수단으로부터 차례대로 출력되는 상기 내부 롬의 어드레스를 선택적으로 출력하기 위한 제1 선택 수단;

   상기 제1 선택 수단으로부터 출력되는 상기 내부 롬의 어드레스에 해당되는 상기 내부 롬 데이터를 차례로 입력받아 특정 연산을 수행하여 연산값을 출력하기 위한 MISR(Multiple Input Signature Register) 회로부; 및

   상기 내부 롬에 대한 테스트 동작 종료 시에 인에이블되는 테스트 종료 신호에 의해 제어받으며 상기 MISR 회로부로부터 차례로 출력되는 상기 내부 롬 데이터에 대한 각각의 MISR 연산값과 외부로부터 상기 내부 롬 데이터 각각에 대응되도록 차례대로 입력되는 상기 내부 롬 데이터의 비트수와 동일한 기대값을 비트별로 서로 비교하여 각각의 에러 플래그 신호를 출력하기 위한 비교 수단

   을 포함하여 이루어지는 내부 롬 테스트 장치.
5. 제 4 항에 있어서, 상기 MISR 회로부는,

   상기 내부 롬 데이터의 비트 수만큼의 직렬 연결되며, 상기 내부 롬 데이터의 비트에 대응되는 다수의 비트별 단위 셀로 이루어진 다수의 MISR 단위 셀로 이루어지며,

   상기 비트별 단위 셀은 각각은,

   상기 내부 롬으로부터 출력되는 데이터의 해당 비트 데이터와 이전 단계의 상기 MISR 단위 셀에 저장된 해당 비트의 데이터를 입력받아 배타적 논리합하기 위한 제1 배타적 논리합 수단;

   상기 비교 수단으로부터 출력되는 상기 에러 플래그 신호에 응답하여 상기 기대값 또는 상기 배타적 논리합 수단의 출력을 선택적으로 출력하기 위한 제2 선택 수단; 및

   상기 MISR 회로부의 클럭 신호에 응답하여 상기 제2 선택 수단으로부터의 출력을 그 다음 단계의 상기 MISR 단위 셀로 출력하기 위한 래치 수단을 포함하며,

   상기 배타적 논리합 수단으로부터의 출력은 상기 비교 수단의 일입력단으로 출력되는 것을 특징으로 하는 내부 롬 테스트 장치.
6. 제 5 항에 있어서, 상기 비교 수단은,

   상기 기대값의 해당 비트 데이터와 상기 제1 배타적 논리합 수단의 출력을 입력받아 배타적 논리합하기 위한 제2 배타적 논리합 수단

   을 포함하는 내부 롬 테스트 장치.