JP2000352576A - 回路障害を分離する方法 - Google Patents
回路障害を分離する方法Info
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- G01R31/318371—Methodologies therefor, e.g. algorithms, procedures
Abstract
み自己テストを提供する。 【解決手段】 LBIST資源パラメータを使用してシ
グナチャ生成プロセスに対するデータ入力を制御する。
これらのパラメータには、LBISTパターン・サイク
ル・カウンタ、MISRに入力するために選択されるチ
ャネル入力、チャネル・ロード/アンロード・シフト・
カウンタが含まれる。これらの資源パラメータの1つま
たは複数を適正に設定しアンロード操作中にMISRに
クロックされるラッチ内容値を条件付きで制御すると、
3次元シグナチャ空間が生成される。本発明の方法は、
回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、各チャネルの出力をシグナチャ・レジスタ
の入力に接続するステップと、BISTパターンの所定
の範囲についてのみ活動状態のシグナチャ・レジスタの
入力をゲートするステップとを含む。
Description
み自己テスト(LBIST)に関し、より詳細には障害
の分離を容易にするLBISTシステムに関する。
献。 B.チャイナマン(Chinaman)、J.マッチ(Much)、
G.ツヴィーホッフ(Zwiehoff)、「複雑な集積回路の
組込みテスト(Built-In Test for Complex Integrated
Circuits)」、IEEE Journal of Solid State Circuit
s, Vol. SC-15,pp. 315-318, June 1980 アンドジェイ・クラスニエフスキ(Andrzej Krasniewsk
i)「回路自己テスト経路:低価格BIST技術(Circu
lar Self-Test Path:A Low-Cost Bist Technique)」、
Technical University of Warsaw, 10/02/1986 E.アイヒェルバーガー(Eichelberger)他に授与され
た米国特許第4071902号 P.バーデル(Bardell)他に授与された米国特許第5
150366号 「自己テストの診断力の改善(Improving The Diagnost
ic Resolution of Built-in Test)」(IBM TDB
1/86)。「平行折り畳みを使った診断(Diagnosis
Using Parallel Superposition)」(IBM TDB8
/85)。「自己テストの障害の診断(Diagnosis of S
elf-Test Failures)」(IBMTDB2/84)。
ーク州アーモンクのインターナショナル・ビジネス・マ
シーンズ・コーポレイションの登録商標であり、Lot
usはその独立子会社であるLotus Development Corpor
ationの登録商標である。他の名称はインターナショナ
ル・ビジネス・マシーンズ・コーポレイションまたは他
の会社の登録商標また製品名である。
子集積回路チップおよびデバイスの設計は進歩してお
り、ますます多くの回路がますます高密度のパターンで
配設され、それに対応してこのような回路をテストし診
断することがますます困難になっている。チップのテス
トを行う1つの方法は、米国特許第4071902号に
記載されている。この特許は、レベル感応走査設計(L
SSD)システムの基本機能を記述している。LSSD
は回路のテストおよび診断を容易にする。そこで一般的
に考察されている回路には、デジタル信号処理システム
および情報処理システムの設計および構成に使用される
論理機能とメモリ機能を有するデジタル回路が含まれ
る。ここでは同様に、興味の対象である集積回路デバイ
スは一般に、その入力および出力がある種のメモリ要素
に供給される組合せ論理のブロックを有している。詳細
にいうと、LSSDシステムにおいては、メモリ要素ま
たは回路はシフト・レジスタ・ラッチ(SRL)を含ん
でいる。テスト・モード時に、これらのシフト・レジス
タ・ラッチは、論理入力を与え論理出力結果を記憶し、
かつ既知の結果と比較し分析するためこれらの結果を記
憶レジスタ中に移動またはシフトすることのできるシフ
ト・レジスタとして動作するように論理的に再構成でき
る。
シーケンス・ジェネレータを使用して、複数のシフト・
レジスタ・ラッチ走査ストリングに供給される擬似ラン
ダム・ビット・シーケンスを生成する。
RSGを使用した従来技術の自己テスト・システムが図
1に示されており、集積回路チップおよびデバイスをテ
ストするのに使用される。頭字語SRSGはシフト・レ
ジスタ・シーケンス・ジェネレータ(Shift Register S
equence Generator)の略語である。このようなデバイ
スは一般にリニア・フィードバック・シフト・レジスタ
LFSRとして実施される。これらのレジスタは一般
に、シフト・レジスタの入力に戻される複数の中間ラッ
チ出力信号を組み合わせるためにフィードバック・ルー
プ中に排他的OR要素が設けられている、シフト・レジ
スタ要素の連鎖を含んでいる。フィードバック経路は、
上述の組合せ回路用のテスト・シーケンスとして使用さ
れる2進数の擬似ランダム・シーケンスの生成をもたら
すように構成される。擬似ランダム・パターン・ジェネ
レータをリニア・フィードバック・シフト・レジスタの
形で設計し構築することは当分野で周知である。SRS
Gからの出力信号はチャネルを介して複数の異なる走査
経路へ供給される。各走査経路は複数のシフト・レジス
タ・ラッチSRLを含んでいる。ラッチ・ストリングか
らの出力信号はシグナチャ・レジスタすなわちMISR
へ供給される。当分野の技術者には理解されるように、
シフト・レジスタ・ラッチ要素は、正常の動作では、例
えばチップ上の組合せ論理ネットワークに関連したシー
ケンシャル回路メモリ要素としても機能する。シフト・
レジスタ・ラッチは組合せ論理のブロック間のメモリ要
素としても機能する。通常のシステム環境での回路の動
作中に、ある組合せブロックから別の組合せブロックに
処理すべき信号を渡し、同時に、通常は後続のクロック
・サイクルで組合せ論理ブロックに後で印加するために
入力信号を受け取る、メモリ要素として機能する。した
がって、シフト・レジスタ・ラッチSRLは、マシン・
サイクルの適切な時点に安定した論理出力を確立し定義
するのに重要な役割を果たす。SRSGとMISは専用
テスト要素であると見なすのが適切なことを念頭に置い
ておくのが有用である。しかし、シフト・レジスタ・ラ
ッチは、正常な動作中にシフト・レジスタ・ラッチに供
給される実際の信号を考えるとより明らかになる二重の
目的に役立つ。
の容量やテスト時間を減らすのに極めて有効であるが、
どのデータ圧縮方式とも同様に、ある種の貴重な情報が
失われる。テストを行う場合、この失われた情報は、障
害を診断し突きとめるのに必要な特定の障害データから
なる。
主に、LSSD論理および構造のテストをサポートして
発展したものである。図1に示すSTUMPS構造は、
これらの考えを組み込んだ典型的なシステムおよびチッ
プの設計を示すものである(参照文献参照)。このLB
IST構造はリニア・フィードバック・シフト・レジス
タ(LFSR)と複数入力シグナチャ・レジスタ(MI
SR)を組み込んでいる。LFSRはテストされる論理
に刺激を与える擬似ランダム・パターン・ジェネレータ
として働き、MISRは論理からの応答を表す独自のシ
グナチャを生成するために利用される。各障害デバイス
に対するシグナチャは、所定回数のテスト・サイクル後
の良品デバイスのシグナチャと異なっているのが理想で
ある。
化データおよび期待されるシグナチャをほとんど必要と
せず、高レベルの障害平均を達成するので、高スループ
ットの製造環境で障害のあるデバイスを識別するのに極
めて有効である。逆に、障害の原因を診断し識別する必
要がある場合、前記テスト方法では深刻な診断上の問題
が生じる。
は、テストを小さいインターバルのテスト・サイクルに
分割し、各インターバルに対して期待される良好なシグ
ナチャを与えるものである。次いでこのシグナチャをテ
スト中に使用して、障害インターバルを識別する。もち
ろん、この障害インターバルは多くのテスト・サイクル
と期待される応答からなっており、そのあるものは一部
または全ての測定に合格し、他のものは失格する。障害
インターバルが識別された後、2つの異なる診断方法の
一方が、障害ベクトルとこれらのベクトルに対する障害
応答を解決するために従来使用されてきた。
インターバルを再テストし、そのインターバル中に各ベ
クトルに対する全ての失格測定および合格測定を記録す
る。再テストは進行中に(on-the-fly)行い、あるいは
後で診断再テスト・パスとして行うことができる。どち
らの場合でも、収集される応答データの量はシグナチャ
・インターバルのテスト・サイクルの数に比例してお
り、コスト効果の高い製造テスト・システムでは急速に
極めて大きくなり、管理不能になる。
るシグナチャ・インターバル中のものと等価な対応する
決定性パターンを生成することである。次いでこれらの
パターンを2回目のテストで障害デバイスに再適用し
て、障害応答を決定する。この後者の方法での問題点
は、高価な決定性テスト・データの生成と障害データを
収集するための2回目のテストを必要とすることであ
る。
に示すタイプの既存のLBISTシステムに追加の組込
み機能を提供することである。これらの追加機能は、障
害を分離または診断しあるいはその両方を使うのに使用
できる動的に選択可能なシグナチャ生成モードを提供す
る。
成プロセスに対するデータ入力を制御するためにLBI
ST資源パラメータが使用される、図1に関して説明し
たタイプのLBISTシステムを提供することを企図し
ている。これらの資源パラメータには、LBISTパタ
ーン・サイクル・カウンタ、MISRに入力するために
選択されたチャネル入力、およびチャネル・ロード/ア
ンロード・シフト・カウンタが含まれる。アンロード操
作中にMISRにクロックされるこれらのラッチ内容値
を条件付きで制御するためにこれらの資源パラメータの
1つまたは複数を適切に設定すると、3次元シグナチャ
空間が生成される。
ーンの指定の範囲でのみ活動状態のMISR入力をゲー
トすることによって制御される。この範囲は、事前定義
のサイクル・カウントよりも大きいか等しいあるいは事
前定義のサイクル・カウントよりも小さい全てのパター
ンを包含することもできる。
PSチャネルから対応するMISR入力にゲートされる
データを選択することにより制御される。指定のもの以
外のSTUMPSチャネルが選択される、この条件の補
集合を選択することもできる。
・カウントおよびストップ・カウントによって決定され
るSTUMPSチャネル・アンロード・サイクルの特定
の範囲についてのみ活動状態のMISR入力をゲートさ
せることによって制御される。前記と同様に、この条件
の補集合も選択できる。
のいずれかまたは全ての機能を同時に組み合わせてシグ
ナチャを生成することもできる。最高解像度モードで
は、単一ラッチ用のシグナチャを単一サイクルで生成す
ることができる。言いかえると、単一のパターンに対し
単一のラッチの内容を取得する。
バイナリ探索アルゴリズム、およびオンザフライ・シグ
ナチャ比較を用いて、LBISTテストを繰り返し適用
すると、回路の障害部分や障害パターンを迅速かつ容易
に識別することができる。以下のものを突きとめるため
に診断解像度を最適化することができる。 ・ 障害パターンのサブセット ・ 個々の障害パターン ・ 障害STUMPSチャネル ・ 障害ラッチ・グループ ・ 個々の障害ラッチ
プロセスで使用することができる。オフライン技術を用
いる最初の手法では、シグナチャがアルゴリズム・テス
トの実行中に生成され、前に生成された「良好な」シグ
ナチャと比較される。
かは、対象となるテストと診断の問題のタイプに依存し
ている。システム環境によって変動する幾つかの一般的
な問題には以下のものが含まれる。
hine simulator)によって生成され、テスタまたはシス
テムに記憶される。これはテスタ上に比較的大きなシグ
ナチャ記憶容量を必要とするが、1回だけ実行すればよ
い。テスト中に対話式のGMSが容易に利用できる場合
には、記憶の問題を大幅に軽減することができる。
に基準または「黄金(golden)の」標準デバイスを使う
ことである。前の場合と同様に、シグナチャは診断テス
トの前に生成して記憶する、あるいは対話式に生成する
ことができる。この手法の欠点は、基準デバイスが初期
の設計確認診断時に利用できないことである。別な言い
方をすると、実ハードウェア・シミュレータは、多くの
場合、特にACおよびタイミングの問題を対象とすると
き、ソフトウェアGMSよりも優れている。
なものであり、テスト中の同じデバイスを使用して「良
好な」基準シグナチャを生成する。これはデバイスが適
正に機能する操作範囲を有するとき達成することができ
る。この操作範囲は僅かに異なる電圧またはタイミング
条件であってもよい。実際には、しばしばそうであり、
適切な動作点を容易に見出すことができる。経験によれ
ば、診断障害のほとんどがこのカテゴリに属する。
較的簡単であり、極めて低い回路オーバヘッドしか必要
としない。前記のように、LBIST選択的シグナチャ
生成はLBISTエンジンに幾つかの基本的シグナチャ
生成機能を追加することにより図1に示すSTUMPS
構造に容易に組み込むことができる。本発明による基本
的選択シグナチャ生成構成の実施形態を図2に示す。
ブロック10は、MISRへデータがクロックされる各
サイクルにMISR入力に対するそれぞれの1つまたは
複数のゲート11へのゲート・エネーブル信号を生成す
る。このMISR SSG制御ブロック10は、LBI
STエンジン資源によって駆動され、オン・プロダクト
・クロック・ジェネレータ(OPCG)機能12と位相
ロック・ループ(PLL)14によって与えられるタイ
ミングで同期される。
のブロックとして示されているが、MISR SSG機
能はLBISTの拡張機能であり、LBISTエンジン
・マクロの一体部分であると想定する。
択モード(破線の枠で囲んだパターン選択、ラッチ選
択、SRチャネル選択)の各々の詳細な論理を示してい
る。最初の2つの選択機能、すなわちパターン選択とラ
ッチ選択は設計上類似したものである。第3の機能、す
なわちSRチャネル選択は、対応するMISR入力への
選択されたSTUMPSチェーンの出力をエネーブルす
る。図示のレジスタはLBIST汎用テスト・レジスタ
(GPTR)の拡張であり、LBISTテストの開始時
に必要に応じてユーザによってロードされる。各機能は
選択データ・レジスタと小さい(2ビット)モード・レ
ジスタを有している。
て、パターン・カウンタ25からのLBISTパターン
入力がレジスタ22中のユーザがロードしたパターンよ
りも大きいか、等しいか、小さいかを決定する。セレク
タSEL24は、得られる出力信号がゲート11に結合
されたとき、パターン範囲レジスタ22によって指定さ
れる所望のLBISTパターン範囲中でのみデータをM
ISR中に転送するように、モード選択レジスタ26に
よって指定された適切な条件を選択する。ラッチ選択機
能は、比較器30、ユーザがロードするラッチ範囲レジ
スタ32、モード選択レジスタ36およびセレクタSE
L34を使用するが、これらは全て、パターン選択機能
の構成要素と機能が類似したものである。ラッチ選択機
能では、LBIST走査クロック・カウンタ35がパタ
ーン・カウンタ25の代わりに使われる。この場合、比
較器30は走査クロック・カウンタ35の出力をユーザ
がロードするラッチ範囲レジスタ32の値と比較する。
その結果生じるセレクタ34の出力信号は、ゲート11
をエネーブルして、データをユーザが指定したSRST
UMPチェーン・ラッチに対するMISRのみに結合す
る。
コーダ40、ユーザがロードするチャネル選択レジスタ
42、モード選択レジスタ44、およびモード選択レジ
スタ44の出力をデコードするデコーダ46を有する。
モード選択レジスタ44の出力には、全チャネル(AL
L)、1本を除くすべて(ALL−ONE)、1本のチ
ャネル(ONE)、およびチャネルなし(NONE)が
含まれる。チャネル選択デコーダ40は、チャネル選択
レジスタ42の内容を単一のチャネルにデコードする。
XORゲート48は、単一の選択されたチェーンと、そ
の補集合である1つを除く全て選択の間で切り換えると
きに使用される。この論理は、全SRチャネル(すなわ
ち、正常なLBIST動作モード)、指定された単一の
SRチェーン以外の全SRチェーン、SRチェーンなし
をエネーブルできることを理解されたい。
ーンの指定された範囲についてのみ活動状態のMISR
入力をゲートすることにより制御される。この範囲は、
事前定義のサイクル・カウントよりも大きいか、等し
い、あるいは事前定義のサイクル・カウントよりも小さ
い全てのパターンを包含することができる。
R入力にゲートされるデータを特定のSTUMPSチャ
ネルから選択することにより制御される。指定されたも
の以外の全てのSTUMPSチャネルが選択される、こ
の条件の補集合も選択可能である。
・カウントおよびストップ・カウントによって決定され
るSTUMPSチャネル・アンロード・サイクルにおい
てのみ活動状態のMISR入力をゲートさせることによ
って制御される。前記と同様に、この条件の補集合も選
択できる。
のいずれかまたは全ての機能を同時に組み合わせてシグ
ナチャを生成することもできる。最高解像度モードで
は、単一ラッチ用のシグナチャを単一サイクルで生成す
ることができる。言いかえると、単一のパターンに対し
単一のラッチの内容を取得する。
イナリ探索アルゴリズム、およびオンザフライ・シグナ
チャ比較を用いて、LBISTテストを繰り返し適用す
ると、回路の障害部分や障害パターンを容易にかつ迅速
に識別することができる。以下のものを突きとめるため
に診断解像度を最適化することができる。 ・ 障害パターンのサブセット ・ 個々の障害パターン ・ 障害STUMPSチャネル ・ 障害ラッチ・グループ ・ 個々の障害ラッチ
の事項を開示する。
より回路の障害を分離する方法であって、回路ラッチか
ら複数のSTUMPSチャネルを形成するステップと、
各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、BISTパターンの所定の範囲につい
てのみ活動状態のシグナチャ・レジスタの入力をゲート
するステップとを含む方法。 (2)回路上でBISTを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のST
UMPSチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、1つまたは複数の特定のSTUMPSチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップとを含む方法。 (3)回路上でBISTを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のST
UMPSチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、STUMPSチャネルのアンロード・サイクルの特
定の範囲についてのみ活動状態のシグナチャ・レジスタ
の入力をゲートするステップとを含む方法。 (4)前記範囲が所定のサイクル・カウントに等しい全
てのサイクルを含む上記(3)に記載の方法。 (5)回路上でBISTを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のST
UMPSチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、BISTパターンの所定の範囲についてのみ活動状
態のシグナチャ・レジスタの入力をゲートするステップ
と、1つまたは複数の特定のSTUMPSチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップとを含む方法。 (6)回路上でBISTを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のST
UMPSチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、BISTパターンの所定の範囲についてのみ活動状
態のシグナチャ・レジスタの入力をゲートするステップ
と、STUMPSチャネルのアンロード・サイクルの特
定の範囲についてのみ活動状態のシグナチャ・レジスタ
の入力をゲートするステップとを含む方法。 (7)回路上でBISTを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のST
UMPSチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、BISTパターンの所定の範囲についてのみ活動状
態のシグナチャ・レジスタの入力をゲートするステップ
と、1つまたは複数の特定のSTUMPSチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップと、STUMPSチャネル・アンロード
・サイクルの特定の範囲についてのみ活動状態のシグナ
チャ・レジスタの入力をゲートするステップとを含む方
法。 (8)回路上でBISTを実行することにより回路の障
害を分離する方法であって、回路ラッチから複数のST
UMPSチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、1つまたは複数の特定のSTUMPSチャネルにつ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップと、STUMPSチャネル・アンロード
・サイクルの特定の範囲についてのみ活動状態のシグナ
チャ・レジスタの入力をゲートするステップとを含む方
法。 (9)前記範囲が所定のパターン・カウントよりも大き
い全てのパターンを含む上記(1)または(5)に記載
の方法。 (10)前記範囲が所定のパターン・カウントよりも小
さい全てのパターンを含む上記(1)または(6)に記
載の方法。 (11)前記範囲が所定のパターン・カウントに等しい
全てのパターンを含む上記(1)または(7)に記載の
方法。 (12)前記範囲が所定のスタート・ストップ・カウン
トによって決定される上記(3)または(6)に記載の
方法。 (13)前記範囲が所定のサイクル・カウントよりも大
きい全てのサイクルを含む上記(3)または(6)に記
載の方法。 (14)前記範囲が所定のサイクル・カウントよりも小
さい全てのサイクルを含む上記(3)または(6)に記
載の方法。 (15)前記ゲート・ステップが外部チップ制御によっ
て実施される上記(1)、(2)および(3)のいずれ
か一項に記載の方法。 (16)アレイ上でBISTを実行することにより埋込
みアレイ中の障害を分離する方法であって、アレイ要素
から複数のチャネルを形成するステップと、シグナチャ
・レジスタの出力をシグナチャ・レジスタの入力に接続
するステップと、BISTパターンの所定の範囲につい
てのみ活動状態のシグナチャ・レジスタの入力をゲート
するステップとを含む方法。 (17)アレイ上でBISTを実行することにより埋込
みアレイの障害を分離する方法であって、アレイ要素か
ら複数のチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、1つまたは複数のチャネルについてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップとを
含む方法。 (18)アレイ上でBISTを実行することにより埋込
みアレイの障害を分離する方法であって、アレイ要素か
ら複数のチャネルを形成するステップと、各チャネルの
出力をシグナチャ・レジスタの入力に接続するステップ
と、チャネル・アンロード・サイクルの特定の範囲につ
いてのみ活動状態のシグナチャ・レジスタの入力をゲー
トするステップとを含む方法。
ャのブロック図である。
用される本発明の教示による選択的シグナチャ生成構成
の略図である。
図である。
PCG)機能 13 LBISTエンジン 14 位相ロック・ループ(PLL)
Claims (18)
- 【請求項1】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 BISTパターンの所定の範囲についてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップとを
含む方法。 - 【請求項2】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 1つまたは複数の特定のSTUMPSチャネルについて
のみ活動状態のシグナチャ・レジスタの入力をゲートす
るステップとを含む方法。 - 【請求項3】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 STUMPSチャネルのアンロード・サイクルの特定の
範囲についてのみ活動状態のシグナチャ・レジスタの入
力をゲートするステップとを含む方法。 - 【請求項4】前記範囲が所定のサイクル・カウントに等
しい全てのサイクルを含む請求項3に記載の方法。 - 【請求項5】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 BISTパターンの所定の範囲についてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップと、 1つまたは複数の特定のSTUMPSチャネルについて
のみ活動状態のシグナチャ・レジスタの入力をゲートす
るステップとを含む方法。 - 【請求項6】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 BISTパターンの所定の範囲についてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップと、 STUMPSチャネルのアンロード・サイクルの特定の
範囲についてのみ活動状態のシグナチャ・レジスタの入
力をゲートするステップとを含む方法。 - 【請求項7】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 BISTパターンの所定の範囲についてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップと、 1つまたは複数の特定のSTUMPSチャネルについて
のみ活動状態のシグナチャ・レジスタの入力をゲートす
るステップと、 STUMPSチャネル・アンロード・サイクルの特定の
範囲についてのみ活動状態のシグナチャ・レジスタの入
力をゲートするステップとを含む方法。 - 【請求項8】回路上でBISTを実行することにより回
路の障害を分離する方法であって、 回路ラッチから複数のSTUMPSチャネルを形成する
ステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 1つまたは複数の特定のSTUMPSチャネルについて
のみ活動状態のシグナチャ・レジスタの入力をゲートす
るステップと、 STUMPSチャネル・アンロード・サイクルの特定の
範囲についてのみ活動状態のシグナチャ・レジスタの入
力をゲートするステップとを含む方法。 - 【請求項9】前記範囲が所定のパターン・カウントより
も大きい全てのパターンを含む請求項1または5に記載
の方法。 - 【請求項10】前記範囲が所定のパターン・カウントよ
りも小さい全てのパターンを含む請求項1または6に記
載の方法。 - 【請求項11】前記範囲が所定のパターン・カウントに
等しい全てのパターンを含む請求項1または7に記載の
方法。 - 【請求項12】前記範囲が所定のスタート・ストップ・
カウントによって決定される請求項3または6に記載の
方法。 - 【請求項13】前記範囲が所定のサイクル・カウントよ
りも大きい全てのサイクルを含む請求項3または6に記
載の方法。 - 【請求項14】前記範囲が所定のサイクル・カウントよ
りも小さい全てのサイクルを含む請求項3または6に記
載の方法。 - 【請求項15】前記ゲート・ステップが外部チップ制御
によって実施される請求項1、2および3のいずれか一
項に記載の方法。 - 【請求項16】アレイ上でBISTを実行することによ
り埋込みアレイ中の障害を分離する方法であって、 アレイ要素から複数のチャネルを形成するステップと、 シグナチャ・レジスタの出力をシグナチャ・レジスタの
入力に接続するステップと、 BISTパターンの所定の範囲についてのみ活動状態の
シグナチャ・レジスタの入力をゲートするステップとを
含む方法。 - 【請求項17】アレイ上でBISTを実行することによ
り埋込みアレイの障害を分離する方法であって、 アレイ要素から複数のチャネルを形成するステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 1つまたは複数のチャネルについてのみ活動状態のシグ
ナチャ・レジスタの入力をゲートするステップとを含む
方法。 - 【請求項18】アレイ上でBISTを実行することによ
り埋込みアレイの障害を分離する方法であって、 アレイ要素から複数のチャネルを形成するステップと、 各チャネルの出力をシグナチャ・レジスタの入力に接続
するステップと、 チャネル・アンロード・サイクルの特定の範囲について
のみ活動状態のシグナチャ・レジスタの入力をゲートす
るステップとを含む方法。
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