JPS6211735B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は改良されたレベル・センシテイブ・ス
キヤン・デザイン（LSSD）システムに係り、更
に具体的に云えば、本出願人所有の米国特許第
3783254号の明細書に開示されている型の改良さ
れたレベル・センシテイブ論理システムに係る。

従来に於て、その様な技術は、本出願人所有の
例えば米国特許第4063080号、第4051352号、第
4006492号、第4051353号、第4063078号、第
〓〓〓〓
3783254号、第3761695号及び第3784907号の明細
書、並びにIBM Technical Disclosure
Bulletin、第16巻、第６号、1973号11月、第1961
頁に於けるT.W.Williamsによる“Single Clock
Shift Register Latch”と題する論文及び
Electronics、1979年３月15日に於けるNeil C.
Berglund（IBM Corp.）による“Level
Sensitive Scan Design Test Chips、Boards、
System”と題する論文等に記載されている。

LSIが出現する以前には、コンピユータ論理の
設計者は、デイジタル・コンピユータ装置に用い
られるCPU、チヤンネル及び制御装置に於ける
システム及びサブシステム論理機能を達成するた
めに論理回路を配置する際に完全な融通性を有し
てた。この融通性を駆使して、極めて多種の設計
が達成されている。それらの設計の達成は各々、
システムに用いられる個々の回路のAC特性に対
してそれ自身の特別な依存性を有している。

その様な設計者による配置を特徴付ける依存性
及び融通性はしばしば、予測されなかつたシステ
ムのタイミングの問題、回路のテストに於ける複
雑な問題、及びその様なコンピユータ・システム
のためのフイールド・サービス要員の教育に要す
る極めて複雑且つ微細な事項を生ぜしめる結果と
なつた。しかしながら、最小数の回路を用いて最
良の性能を得るために設計者があらゆる技術を用
い得るということは有利な点であつた。立上り時
間、立下り時間、個々の回路の遅延等の如きAC
パラメータが比較的容易にテストされ得たので、
論理設計者と構成素子製造者との間の境界がかな
り良好に限定されそして過去の方法法が構成素子
の製造に於て支持され得た。

しかしながら、LSIの出現とともに、この様に
信頼性のあるテストが行われる良好に限定され得
る境界はもはや存在しなくなつた。各回路を周知
のAC回路パラメータのすべてに関してテストす
ることは不可能又は非実際的となつた。その結
果、論理システム及びサブシステムを、これらの
パラメータによつて実質的に影響されない特性を
有する機能ユニツトに分割することが必要であ
る。LSIは、論理設計者及び構成素子製造者が半
導体材料の単一チツプ上に数百個の回路を配置す
る収容力を用いることを可能にする。その様な可
能性は、電力を減少させ、速度を増加させ、そし
てデイジタル回路のコストを著しく低下させ得る
潜在的可能性を与える。

しかしながら、この潜在的可能性が達成され得
るには、多くの重要な考慮すべき問題が含まれて
いる。例えば、略40000個の個々の回路を有する
中型コンピユータ・システムの場合、その製品の
開発期間中に1500回以上の技術変更を行うことは
一般的ではない。この様な極めて多数の技術変更
の達成は、コンピユータの最小レベルのモジユー
ル・ユニツトが数百個の回路を含む様な場合に
は、不可能に近いことは極めて明らかである。

LSI機能ユニツトの製造へと技術が移行するに
従つて考慮されねばならないもう１つの問題は、
それがコンピユータ・システム中に組込まれる前
に必要とされる製品のテストである。その後にフ
イールド・サービス中に行われる診断テスト並び
に設計及び製造中に行われるシミユレーシヨン
は、その様な機能ユニツトの製造中に考慮される
べき事柄である。

過去に於ては、個々の回路は各々通常のAC及
びDCパラメータに関してテストされている。入
力テスト条件を与えそして出力応答を測定するた
めのモモジユール・ユニツトへのアクセスは、一
定数の入力／出力接続ピンを経て達成されてい
る。しかしながら、LSI機能ユニツトの場合に
は、それと同様の入力／出力ピンが用いられる
が、それよりも相当に多くの回路が存在する。

従つて、各々平均300個の回路を有しそして600
個迄の回路を有する100個のチツプを含む典型的
なモジユールの場合、そのモジユールは少くとも
3000個の回路を含んでいる。その様なユニツトの
パラメータのテストは不可能である。従来技術に
よる論理設計構造を有するその様なユニツトに機
能テストが行われる場合には、テストの可能な程
度が著しく低くそしてコンピユータ・システムに
於て用いられる信頼性のレベルも又著しく低い。
従つて、過去の依存性を除く手段が施されねばな
らない。LSIの利点が最適化されるべきならば、
今日の論理システムは排除されて、新しい論理構
造がコンピユータ・システムに用いられねばなら
ない。テストがこれらの新しい論理ユニツトに、
チツプ・レベル、モジユール・レベル、又は他の
レベルに於て、機能的な方法で行われねばならな
い。このテストはそのユニツトに於けるすべての
〓〓〓〓
論理素子が適切に動作することを確認するテス
ト・パターンを自動的に生成させることによつて
達成される。

上記の問題を解決するために、前述の米国特許
第3783254号の明細書に記載されている論理シス
テム（LSSD）並びに前述の米国特許第3761695
号及び第3784907号の明細書に記載されている論
理システムのテスト方法は、モジユール・ユニツ
トのすべてのレベルの階層に適合し得る様に開示
されている。それらの特許明細書に於ける一般化
された論理システムは、片側遅延依存性を有し、
すべてのレース条件及びハザードを除き、そして
通常のACタイミング依存性を除く。機能論理ユ
ニツトは複数のシステム・クロツク列からの信号
の発生のみに専ら依存する様にされている。これ
は、コンピユータ・システムの演算／論理ユニツ
トに於けるすべての内部記憶回路にクロツク制御
型DCラツチを用いることによつて達成される。
このラツチ回路は、関連する組合せ論理回路網と
ともに機能的に分割されて、複数のラツチ・セツ
トに配置されている。複数のクロツク列は同期さ
れているが、重なり合わず、独立している。ラツ
チ回路のセツトは、組合わせ論理を経て、他のシ
ステム・クロツク列又はクツロク列の組合せによ
り制御される他のラツチ・セツトに結合されてい
る。これを達成するための方法の１つは、各ラツ
チ回路のセツトに異なるシステム・クロツクを用
いることである。

上記特許明細書に於ける論理システムは、ハザ
ード及びレースのない動作を与える片側遅延依存
性の他に、もう１つの概念を含んでいる。それ
は、各ラツチが入力／出力とシステム・クロツク
及びシステム入力／出力から独立しているシフト
制御手段とを有しているシフト・レジスタ・ラツ
チとして働く様に、各ラツチ回路が更にもう１つ
の回路を含むことである。これらのシフト・レジ
スタ・ラツチのすべては１つ又はそれ以上のシフ
ト・レジスタを形成する様に相互に結合されてい
る。各シフト・レジスタは単一の入力、単一の出
力、及びシフト制御手段を有している。

このもう１つの回路を用いることにより、すべ
てのシステム・クロツクが滅勢され得て、すべて
のラツチ回路が相互に分離されそしてスキヤン・
イン／スキヤン・アウト機能が行われ得る。その
結果、すべての順序回路が、多段組合せ回路網の
レベルに分割された組合せ回路に変形される。こ
れは、論理ユニツト全体に於ける各回路をテスト
するために自動的なテスト・パターンの生成が行
われることを可能にする。

自動テスト・パターン生成の問題は組合せ論理
回路網に関してより容易に解決されるので、順序
論理回路を効果的に組合せ論理回路網に変形する
必要のあることが解つた。上記特許明細書に於け
る論理システムの概念は、ラツチがシフト・レジ
スタ・ラツチに変換される様にする。これが達成
されると、シフト・レジスタ・ラツチは２進１及
び０の任意の所望のテスト・パターンをシフト・
インするために用いられ、それらはそこへ組合せ
回路網への入力として用いられるために維持され
る。組合せ論理の結果はラツチ中にクロツクされ
そして論理ユニツトの機能応答を決定するための
測定及び比較を行うためにシフト・アウトされ
る。

テストされる論理システムの機能テストは２つ
の部分で達成される。機能テストの第一部分はス
キヤン・イン／スキヤン・アウト機能を行う様に
構成されたシフト・レジスタの動作をチエツクす
る。機能テストの第二部分は論理システムの他の
部分の動作をチエツクする。

すべてのシステム・クロツクがオフ状態にされ
て、シフト制御手段を用いて２進１及び０のパタ
ーンの刺激をスキヤン・インすることにより、シ
フト機能が適切な動作を行うかに関してチエツク
される。このスキヤン・インされた刺激が、シフ
ト・レジスタの各段を経て伝搬されたパターンの
応答と比較される。それから、該レジスタに於け
るすべての故障が分離され得る。

自動的に生成されたテスト・パターンの刺激
は、測定されている機能論理ユニツトに１度に１
つ宛加えられる。テスト・パターンの刺激の各セ
ツトがレジスタ中にシフトされそして又入力信号
として機能ユニツトに加えられる。シフト・レジ
スタ・ラツチの内容が該ユニツトの出力に於て特
定のテスト・パターンの予測される応答に対して
測定されて、記憶回路の状態の始めの表示が得ら
れる。テスト・パターンをシフト・レジスタ中に
スキヤンする結果、順序回路の過去の履歴が無効
にされて、組合せ回路の性質が得られる。

〓〓〓〓
そのテスト方法に於ては、上記ユニツトの入力
に供給された刺激及びそのユニツトにより生じた
シフト・レジスタ・ラツチからの入力が組合せ論
理回路網を経て伝搬される。１つのシステム・ク
ロツクが付勢されて、１つの論理回路網からの出
力がシフト・レジスタの関連する段にゲートされ
る。独立したシフト制御手段を用いて、レジスタ
の内容がテスト・パターンの予測される応答と比
較されるためにシフト・アウトされる。所定の論
理回路網に関連するシステム・クロツクを制御す
ることにより、機能論理ユニツトに於ける各回路
網の性能が確認され得る。自動テスト・パター
ン・ジエネレータからのテスト・パターンを更に
用いてこの過程を反復することにより、該ユニツ
トの故障状態が明確に表示される。

伝搬遅延テストを行うためには、テストされる
論理システムが動的AC測定を行う様にセツトさ
れる。複数のセツトに構成されたラツチ回路の初
期条件が設定される。これは、スキヤン・アクセ
ス手段を用いて、レジスタのラツチ回路中にテス
ト・パターンをシフトさせることによつて達成さ
れる。ラツチ回路の初期条件の設定と同時に、テ
スト・パターンがシステム入力に印加される。シ
システム入力及びラツチ・セツトへのテスト・パ
ターンの印加はテストされる論理システム内の選
択された径路を活性化させることを含む。その様
な径路は組合せ回路網を通り、その結果原始入力
の１つが変化されたときにその変化が特定の活性
化された径路を経て測定のための位置へ伝搬され
る様に、上記回路網の個々の回路への入力が条件
付けられる。変化を与えるために、原始入力が変
化される。原始入力が変化されてから所定の時間
が経過した後に、組合せ回路網の活性化された径
路の出力に生じた変化が測定される。

一般的に、伝搬遅延をテストするには４つの型
の活性化された径路が考慮されねばならない。即
ち、それらは、原始入力から組合せ回路網を経て
原始出力迄の径路、原始入力から組合せ回路網を
経てシフト・レジスタの一部を形成するラツチ・
セツト迄の径路、シフト・レジスタの一部を形成
するラツチ・セツトから組合せ回路網を経て原始
出力迄の径路、及び１つのラツチ・セツトから組
合せ回路網を経てもう１つのラツチ・セツト迄の
径路である。ラストに関連して用いられる原始入
力は或る特定の時間に供給されるシステム入力又
はクロツク入力のいずれかである。独立したスキ
ヤン・アクセス及び制御手段を独立したクロツク
信号とともに用いて、テスト・パターンをシフ
ト・レジスタとして配置されたラツチ・セツト中
に又はそれからシフトし得ることは、伝搬遅延に
関してこれらの型の径路の動的テストを行うこと
を可能にする。

伝搬遅延を測定するために活性化されている特
定の径路に応じて、その測定は直接観察すること
によつて又は組合せ回路網の出力がラツチ・セツ
ト中にゲートされる様にもう１つのクロツク列を
付勢することによつて行われる。この様にして、
それは測定のためにスキヤン・アクセス及び装置
手段を用いてシフト・アウトされ得る。従つて、
原始出力に至る径路に於ては、測定が直接行われ
る。活性化された径路がラツチ・セツトに至る場
合には、その測定は組合せ回路網の出力をラツ
チ・セツト中にクロツクしそしてスキヤン・アク
セス及び装置手段を用いてシフト・アウトするこ
とによつて行われる。すべての場合に於て、出力
が新しい値に変化したかに関して問合せが成され
る。何ら変化が生じなかつた場合には、その選択
された径路に於ける伝搬遅延は所定の値を超えて
おりテストされているその特定のユニツトは仕様
範囲外であるとして不合格にされる。一方、変化
が生じた場合には、その伝搬遅延は特定の仕様範
囲内であつて、そのユニツトは合格であることが
表示される。

この様にして、自動的に生成されたテスト・パ
ターンが、伝搬遅延に関してテストされている機
能論理ユニツトに、１度に１つ宛加えられる。パ
ターンの各セツトがレジスタ中にシフトされそし
て又機能ユニツトに入力信号として加えられる。
システム入力の１つ又はクロツク列の１つに変化
を与えることにより、選択された径路が少くとも
論理ユニツトの一部を経て活性化される。選択さ
れた部分に応じて、伝搬遅延に関する必要な仕様
が充されているかを決定するために測定が行われ
る。自動テスト・パターン・ジエネレータからの
相当な数のテスト・パターンを用いてこの過程を
反復することにより、該ユニツトに於ける伝搬遅
延の明確な表示が得られる。

これらのラツチの使用は、論理システムのDC
〓〓〓〓
テストが行われることを可能にする。ユニツト全
体の組合せ回路網に於ける最大の回路遅延を制御
及び測定することにより、該ユニツトのための
AC応答の評価が得られる。この様なシステムを
用いれば、ラツチに於けるすべてのデータを何ら
かの表示装置にシフト・アウトすることによつ
て、論理システムに於けるすべてのラツチの状態
が単一サイクルで監視され得る。これは、データ
がシフト・アウトされるときと同一の順序でラツ
チ中にシフト・バツクされた場合でも、サブシス
テムの状態を乱すことなく、達成され得る。

この配置は、その様なシステムに特別なテスト
位置を設ける必要を除き、従つてより高い回路実
装密度の達成を可能にする。この様なシステムの
もう１つの利点は、操作又は保守用コンソールの
形成に於てより大きな融通性を与える簡単な標準
化されたインターフエイスを与えることである。
それらのコンソールは論理システムを何ら変化さ
せることなく容易に変更され得る。診断テストが
もう１つの処理装置又はテスト装置の制御の下で
行われることが出来、更にリセツト、初期条件の
設定、及び誤りの記録の如き機能を行い得る。こ
の論理システムの最も重要な利点の１つは、単に
システム・クロツクが動作する速度を制御するこ
とにより限界テストが達成されることを可能にす
ることである。このテスト・データから、機能ユ
ニツトの応答の速度及びその将来の使用の可能な
範囲が容易に決定され得る。

LSSDの重要な特徴の１つは、シフト・レジス
タ・ラツチを、シフト・レジスタ・ラツチを付勢
する組合せ論理回路網とともに、システムに於け
る基本的構成ブロツクとして達成することであ
る。複数のクロツク列がシステムの動作に於てシ
フト・レジスタ・ラツチの群を制御する。又、独
立したスキヤン・イン／スキヤン・アウト機能が
行われる様に、これらのラツチには独立のアクセ
ス及び制御手段も設けられている。

次に、本発明について概略的に説明する。上記
米国特許第3783254号明細書に於ける構造体の場
合と同様に、本発明の論理システムは一般化され
ており、モジユール・ユニツトの階層のすべての
レベルに適用され得る。本発明の論理システムは
上記特許明細書に於ける構造体に関して記載され
た特徴のすべてを包含している。上記特許明細書
に於ける構造体の場合と同様に、本発明の重要な
特徴の１つは、シフト・レジスタ・ラツチを、シ
フト・レジスタ・ラツチを付勢する組合せ論理回
路網とともに、論理システムに於ける基本的構成
ブロツクとして達成することである。本発明及び
上記特許明細書に於けるシフト・レジスタ・ラツ
チは、マスタ・ラツチとスレーブ・ラツチとの１
対のラツチを含んでいる。上記特許明細書に於け
る構造体はマスタ・ラツチ及びスレーブ・ラツチ
がスキヤン・イン／スキヤン・アウトのためのシ
フト・レジスタの一部であることを必要とする。
しかしながら、マスタ・ラツチのみがそれを包囲
する論理システムからのデータでセツトされ、ス
レーブ・ラツチはその関連するマスタ・ラツチに
既に存在しているデータでセツトされ得るのみで
ある。従つて、マスタ・ラツチの出力だけが必要
とされる論理構造体に於ては、スレーブ・ラツチ
の有用性はスキヤン・イン／スキヤン・アウトに
限定される。本発明に於けるシフト・レジスタ・
ラツチに於ては、スレーブ・ラツチは、スキヤ
ン・イン／スキヤン・アウト中は、それに関連す
るマスタ・ラツチに存在していたデータでセツト
されねばならない。しかしながら、シフト・レジ
スタ・ラツチの一方のラツチだけしか用いる必要
のない論理システムに於ては、マスタ・ラツチ及
びスレーブ・ラツチは各々他方のラツチから独立
して用いられ得る。即ち、各ラツチは同一のシフ
ト・レジスタ・ラツチに於ける他方のラツチから
何ら影響を受けずに論理システムからのデータで
セツトされ得る。同様に、マスタ・ラツチ及びス
レーブ・ラツチは各々、それを包囲する論理の異
なる区分にデータを供給し得る。

前述の米国特許第3761695号及び第3784907号の
明細書に記載されているテスト方法は本発明の論
理システムのテスト方法に完全に包含されてい
る。それらの方法については、本明細書に於て本
発明の論理システムに関連して記載されている。

上述のテスト方法に於ては、組合せ論理回路網
のテストはその様な各回路網の出力状態をマス
タ・ラツチ中に捕捉することによつて達成され
る。次に、各マスタ・ラツチの状態がシフト・ク
ロツクの印加により対応するスレーブ・ラツチに
シフトされる。それから、スレーブ・ラツチが観
察のためにシフト・アウトされる。

〓〓〓〓
本発明に於けるテスト方法は、組合せ論理回路
網の状態がマスタ・ラツチの群及びスレーブ・ラ
ツチの群の両方でなくそれらのいずれか一方に捕
捉される様にする。或る特定のテストに於て組合
せ論理回路網の状態がマスタ・ラツチ中に捕捉さ
れた場合には、その後の過程は上記特許明細書の
場合と同じである。組合せ論理回路網の状態がス
レーブ・ラツチ中に捕捉された場合には、スレー
ブ・ラツチは観察のために直ちにシフト・アウト
され得る。

次に、本発明について更に詳細に説明する。本
発明の一般化されたモジユール論理システムは前
述の米国特許第3783254号明細書の場合と同様な
構造体を有しており、コンピユータ・システムの
任意の演算／論理ユニツトに適用され得る。本発
明によるシステム又はサブシステムはコンピユー
タ・システムに於けるCPU、チヤンネル、又は
制御ユニツトのすべての又は実質的な機能部分を
形成する。その様な構造体はLSIチツプ及びモジ
ユールのテスト、フイールド診断、及び技術の向
上を助ける。論理回路の配置により達成され得る
殆どすべての機能はこの構造体を用いて達成され
得る。経済的理由から、メモリ配列体、レジスタ
配列体等の如き純粋な記憶機能は通常この方法で
は達成されない。しかしながら、それらの記憶機
能に関連する制御論理もこの方法で達成され得
る。以下の記載から明らかな様に、アナログ回路
及び感知増幅器の如き非デイジタル機能は本発明
の原理に従つては構成され得ない。

本発明の論理構造体は前述の特許明細書に於け
る論理構造体の場合と同様な片側遅延依存性を有
することを特徴としている。その論理構造体は、
構造体の正しい動作が機能ユニツトに於ける任意
の個々の回路の立上り時間、立下り時間又は最小
遅延に依存しない様に構成する概念を用いてい
る。その唯一の依存性は、多数の論理レベル又は
段に於ける全遅延が或る既知の値よりも少さいこ
とである。この様な構造体はレベル・センシテイ
ブと称されている。

定義のため、論理システムは、任意の許容され
た入力状態の変化に対する定常状態の応答がシス
テム内の回路及び配線の遅延に依存しない場合
に、そしてその場合に於てのみ、レベル・センシ
テイブであると云う。又、入力状態の変化が１つ
以上の入力信号の変化を含む場合には、その応答
はそれらが変化する順序に依存してはならない。

この定義から、レベル・センシテイブ動作の概
念は許容された入力変化のみを有することに依存
することが容易に明らかである。従つて、レベ
ル・センシテイブ構造体は入力信号の変化がどの
様に生じるかに関して或る制限を含んでいる。以
下に更に詳細に述べる様に、入力変化に関するこ
れらの制限は殆ど専らシステム・クロツク信号に
適用される。データ信号の如き他の入力信号はそ
れらが何時生じるかに関して実質的に何ら制限を
有していない。

“定義状態の応答”なる用語は、フリツプ・フ
ロツプ又はフイード・バツク・ループの如きすべ
ての内部記憶素子の最終値を云う。レベル・セン
シテイブ・システムは、システムが新しい内部状
態に安定化される様に相互間に充分な時間の経過
を有する一連の許容された入力変化の結果として
動作するものと仮定される。この時間の間隔は通
常論理構造体の動的動作を制御するシステム・ク
ロツク信号列によつて確保される。

前述の特許明細書に於ける論理構造体の場合と
同様に、本発明の論理構造体は又、すべての内部
記憶素子をそれらがシフト・レジスタ又はシフ
ト・レジスタの一部として働き得る様に構成する
概念を含む。この概念を達成するために、論理構
造体内のすべての記憶がハザード又はレース条件
を生じないラツチを用いることによつて達成さ
れ、従つて立上り時間、立下り時間及び最小の回
路遅延の如きAC特性の影響を受けない論理シス
テムが得られる。

それらのラツチはレベル・センシテイブであ
る。システムは相互に独立している２つ又はそれ
以上の重なり合わないクロツク信号列によつて駆
動される。クロツク列に於ける各信号はラツチを
セツトするに充分なだけの間隔を有している。任
意のクロツク制御型ラツチのための付勢信号及び
ゲート信号は、システム入力信号、及びその様な
クロツク制御型ラツチに入力を加えるクロツク信
号列とは別のクロツク信号列により制御されるラ
ツチからの出力信号の組合せ論理機能である。

この後者の目的を達成するための１つの方法
は、以下に更に詳細に述べる如く、その様なクロ
ツク制御型ラツチの各々が厳密に１つのシステ
〓〓〓〓
ム・クロツク信号によつて制御される様にするこ
とである。ゲート信号及びクロツク信号が両方と
もオン即ちアツプ状態にあるとき、クロツク制御
型ラツチはそのラツチのための付勢信号により決
定された状態にセツトされる。

最後に、本発明の論理構造体は前述の特許明細
書書に於ける論理構造体の場合に可能であつたよ
りも更に完全にシフト・レジスタ・ラツチを用い
ることを可能にする。以下に単に詳細に述べる如
く、前述の特許明細書に於ける論理構造体の場合
とは異なつて、本発明の論理構造体に於けるシフ
ト・レジスタ・ラツチ・セツトの両方のラツチは
各々独立のラツチとして働き得るとともに、相互
に接続されてスキヤン・イン／スキヤン・アウト
のためのシフト・レジスタとしても働き得る。本
発明のユニークな特徴である、このラツチの２重
機能はシフト・レジスタ・ラツチ・セツトの必要
数を節減させる。

これらの条件による論理システム構造体を用い
て、自動テスト・パターン・ジエネレータにより
得られたテスト・パターンが、前述の米国特許第
3784907号及び第3761695号の明細書に於ける方法
に従つて、本発明の論理システムの伝搬遅延テス
ト及び／若しくは機能テストを達成するために供
給される。第１５図のテスト・パターン生成シス
テムに於て、テスト・パターンがテストされるユ
ニツト１０に供給される。その様なユニツトは
LSIの製造方法を用いて形成される。それは、数
百個の回路を有する半導体チツプの如き最低の集
積レベルのユニツトであつてもよく、又はその様
な回路を数千個も含んでいるより大きいモジユー
ル・ユニツトであつてもよい。すべての場合に於
て、それは片側遅延依存性及びスキヤン・イ／ス
キヤン・アウト能力の必要条件を充していなけれ
ばならない。以下に、その様な構造体について更
に詳細に説明する。

テストされるユニツト１０に供給されるテス
ト・パターンは、刺激と、或る特定の刺激が加え
られたときにその特定のユニツトから予測される
応答との両方を含む。テスト・パターンは、汎用
デイジタル・コンピユータの一部として含まれて
いる自動テスト・パターン生成システムにより生
成される。この目的を達成するために用いられ得
るその様なコンピユータ・システムは
System370Model 168（商品名）である。その様
なシステムは８メガバイトの補助記憶装置を含ん
でいる。

上記システムの構造体は、仮定故障１２が記憶
されているライブラリを有する自動テスト・パタ
ーン・ジエネレータ１１を含む。それは又、テス
ト・パターンを生成するために必要なすべてのパ
ラメータを含む制御カード１３を含む。制御カー
ド１３は作動のための課程を含み、特定のテスト
されるユニツトのテストを達成するためにどのル
ーチン又はサブルーチンが用いられねばならない
かを決定する。仮定故障１２はテストされ得る
各々の型の回路配置又は回路網のためのアルゴリ
ズムである。生成されるべき特定のパターン及び
活性化されるべき径路を決定するために、特定の
テストされるユニツトの論理記述１４が自動テス
ト・パターン・ジエネレータ１１に供給される。
論理記述１４は特定ユニツトの物理的設計から成
り、特定のテスト及び生じ得る可能な故障を決定
するためのベースとして用いれる。

自動テスト・パターン・ジエネレータ１１は、
その論理記述１４により定義されている如く特定
のテストされるユニツトの仮定故障１２のための
論理パターンを供給する。これらの論理パターン
はテスト・パターン生成システムに於けるコンパ
イラ１５に加えられ、コンパイラ１５は又テスト
されるユニツトに用いられている特定の技術から
の仕様１６を受取る。これらの仕様１６は、上記
論理パターンの２進１及び０に関してその技術に
於て用いられねばならない電圧及び電流の値から
成る。コンパイラ１５は、特定の電圧及び電流に
於ける２進１及び０の技術パターンをテスト・コ
ンパイラ及びオペレーシヨン・コード・テスト・
パターン・ジエネレータ１７に加える。テスト・
コンパイラ及びオペレーシヨン・コード・テス
ト・パターン・ジエネレータ１７はテストされる
ユニツト１０に加えられる特定のパターンを供給
する。

既に述べた如く、テスト・パターンはユニツト
に加えられる刺激と予測される応答との両方を含
む。テスト・パターンはテストされるユニツト１
０に直接供給される。本発明に於けるテスト方法
を用いて、ユニツトがテストされ、そのテストの
測定が予測される応答と比較されたときに１８に
〓〓〓〓
於て合格の表示そして１９に於て不合格の表示が
得られる。不合格表示は又、テスト・パターン生
成システムの一部として故障原因予測手段２０に
も供給されるこてが出来、該予測手段２０は又故
障動作を予測するためにテスト・コンパイラ及び
オペレーシヨン・コード・テスト・パターン・ジ
エネレータ１７からもテスト・データを受取る。
テスト・パターン生成システムのこの態様は診断
型のテストに於て用いられる。それから、故障原
因予測手段２０は２１に於て特定の故障の予測を
与える。

テストを行う際にテスト・パターンを生成しそ
して回路に於ける径路を選択及び活性化するため
に必要なすべての装置及びプログラム制御は、当
分野に於て周知の故障指向型DCテスト・パター
ンを生成する従来の技術の場合と同様である。例
えば、テストされるユニツト１０に組合せテスト
を行うためのテスト・パターンを生成するために
必要なプログラムについては、IBM Thomas J.
Watson Research CenterによるResearch
Report RC 3117、1970年10月19日に於けるW.G.
Bouricius等による“Algorithms for Detection
of Faults in Logic Circuits”と題する論文に記
載されている。故障に関するテストの計算のため
のアルゴリズムについては、IBM Journal of
Research and Ｄ Development、1966年７月に
於けるJ.Paul Rothによる“Diagnosis of
Automata Failures：Ａ Calculus and ａ Me
thod”と題する論文に記載されている。これらの
論文は、テスト・パターンの生成及びテストの評
価のためのプログラムされたアルゴリズムをいか
に生ぜしめるかについて記載している。これらは
自動テスト・パターン生成システムに必要な仮定
故障データの生成を含む。本発明のためのテス
ト・パターンの生成は組合せDCテスト・パター
ンの生成の場合と同様に簡単であることを理解さ
れたい。各々のテストは順序機能でなく組合せ機
能によつて限定される。従つて、各々の可能なテ
ストは、機能論理ユニツトへのシステム入力と該
ユニツトの順序論理回路からの内部入力とのｎ個
の２進値の２ⁿ個の組合せの１つによつて決定さ
れる。

これらの概念を包含している一般化された論理
構造体が第１図に示されている。その構造体は並
列に配置された複数の組合せ論理回路網１０，１
１，１２から形成されている。各回路網は各々ラ
ツチ・セツト１３，１４，１５に結合されてい
る。効果的に、この論理システムは各々組合せ論
理回路網とラツチ・セツトとから成る複数の区分
に分割されている。その様な区分が３つ示されて
いるが、それ以上又はそれ以下の数の区分が本発
明に従つて並列に配置され得る。この論理システ
ムは又、ラツチ・セツト出力信号を受取りそして
システム出力信号のセツトＲを生ぜしめるために
更に組合せ論理回路網１６を含む。回路網１６
は、システム入力信号セツトＳ及びラツチ・セツ
ト１３，１４，１５からの出力に応答する様に示
されている。システム応答Ｒはラツチ・セツト出
力及び入力信号セツトの任意の論理機能であるこ
とを理解されたい。

組合せ論理回路網１０，１１，１２は各々多重
入力及び多重出力の論理回路網である。それは、
従来の半導体論理回路の形をとり得る、任意数の
レベル又は段の組合せ回路を含む。多くの場合に
その様なシステムに於ける回路網は複雑であつて
多数の段の論理を含んでいるが、以下に更に詳細
に説明する如く、それらの回路網は単に或るラツ
チ・セツトからもう１つのラツチ・セツトへの導
体のみから成り得ることを理解されたい。

各回路網は任意の唯一の入力信号の組合せに応
答して唯一の出力信号の組合せを生じる。Ｅ１，
Ｅ２，Ｅ３の如き出力信号は実際には出力信号の
セツトであり、従つて記号Ｅ１はｅ１１，ｅ１２
………，ｅ１Ｎを意味する。同様に、記号Ｇ１，
Ｇ２、及びＧ３は、各組合せ論理回路網により与
えられ得るゲート信号のセツトを意味する。組合
せ論理回路網に加えられる入力信号は、入力信号
セツトＳとして示されている外部入力信号並びに
組合せ論理回路網及びラツチ・セツトからのフイ
ード・バツク信号のセツトである。本発明の説明
に於て、用語“セツト”は単一のもの又は実質的
に多数のその様なものを意味することを理解され
たい。

この一般化された論理構造体及びそのテストに
於ては、ユニツトに於ける信号のクロツキングを
制御するために相互に独立した２つ以上のクロツ
ク信号列を用いることが必要条件である。既に述
べた如く、或るクロツク信号列により制御される
〓〓〓〓
ラツチ又はラツチ・セツトは、同一のクロツク信
号列により制御される他のラツチには組合せ論理
回路網を経て逆方向に結合され得ない。従つて、
ラツチ・セツト１３はシステム・クロツク信号列
Ｃ１に応答するので、ラツチ・セツト１３からの
出力は組合せ論理回路網１０には逆方向に結合さ
れ得ない。しかしながら、このラツチ・セツト１
３は、各々異なるクロツク信号列に応答する組合
せ論理回路網１１及び１２には結合され得る。

上記必要条件を達成する１つの方法は、第１図
に示されている如く、各区分に別個のクロツクを
設けることである。従つて、クロツク信号列Ｃ１
はラツチ・セツト１３に結合され、クロツク信号
列Ｃ２はラツチ・セツト１４に結合され、クロツ
ク信号列Ｃ３はラツチ・セツト１５に結合されて
いる。各制御クロツク信号Ciが２つの他の信
号、即ち付勢信号Eij及びゲート信号Gij、を受取
るラツチ・セツトLijに関連する様に、各ラツ
チ・セツトがそれらのクロツク信号列の厳密に１
つによつて制御される。それらの３つの信号は、
ゲート信号及びクロツク信号の両者がアツプ状態
即ち２進１の状態にあるときにラツチが付勢信号
の値にセツトされる様に、ラツチを制御する。ク
ロツク信号又はゲート信号のいずれかが２進０即
ちダウン状態にあるとき、ラツチは状態を変え得
ない。又、クロツキングは、ゲート信号セツトＧ
１，Ｇ２，Ｇ３及び中間のアンド・ゲートを用い
ずにクロツク信号列を直接各々のラツチ・セツト
に動作させることによつても達成され得ることを
理解されたい。

論理システムの動作はクロツク信号列によつて
決定される。第２図に於て、Ｃ１が時間フレーム
４７に於てアツプ状態にあるとき、Ｃ２及びＣ３
の両方は０であり、組合せ論理回路網１０の入力
及び出力は安定している。外部入力信号セツトＳ
も又変化していないものと仮定すると、対応する
ゲート信号セツトＧ１がアツプ即ち２進１のレベ
ルにあれば、クロツク信号Ｃ１がラツチ・セツト
１３へとゲートされる。ラツチ・セツト１３はそ
れらの付勢信号セツトＥ１の値にセツトされる。
従つて、ツチ・セツト１３に於ける幾つかのラツ
チはＣ１がアツプ状態にある間に変化され得る。
時間フレーム４７の期間はそれらのラツチがセツ
トされるに充分な長さであればよい。それらのラ
ツチに於ける信号の変化はフイード・バツク接続
により直ちに組合せ論理回路網１１，１２を経て
伝搬する。それらは又、組合せ論理回路網１６を
経ても伝搬する。

クロツク信号Ｃ２がアツプ即ち２進１の状態に
変化し得るには、ラツチ・セツト１３からの出力
信号が組合せ論理回路網１１，１２を経ての伝搬
を完了していなければならない。このクロツク信
号Ｃ１とＣ２との間の期間は、少くとも回路網１
１を経て伝搬する時間と同じでなければならない
時間フレーム４８に於て生じる。

クロツク信号Ｃ２がダウン状態からアツプ状態
に変化されるとき、回路網１１からの付勢信号を
記憶するラツチ・セツト１４を用いてそのプロセ
スが継続される。同様にして、クロツク信号Ｃ３
がラツチ・セツト１５に対してアツプ状態に変化
される。従つて、論理システムが適切に且つ正確
に動作するためには、クロツク信号は、ラツチを
セツトするに充分に長い期間を有し、又フイー
ド・バツク接続により付勢される組合せ論理回路
網を経てすべてのラツチの変化が伝搬し終るに充
分な連続的クロツク列の信号間の時間間隔を有す
ることが必要である。この様な動作は、レベル・
センシテイブ・システムの必要条件を充たし、
AC回路パラメータへの依存性を最小限にする。

情報が入力信号セツトＳを経てレベル・センシ
テイブ論理システム中に流れる。これらの入力信
号は、論理システムと同期化されているクロツク
信号を用いてそれらを制御することにより、論理
システム内で相互作用する。信号が変化する特定
のクロツク時間が制御され、入力信号が適当な組
合せ論理回路網に限定される。例えば、第１図に
於て、入力信号セツトＳが常にクロツク時間Ｃ１
に於て変化する場合には、入力信号セツトＳは回
路網１０への入力としてでなく回路網１１又は１
２への入力として用いられ得る。

外部入力信号が任意の時間に状態を変えて非同
期である場合には、論理システム内に於けるこれ
らの信号の取扱はラツチを用いてそれらを同期化
させることによつて達成される。ラツチは入力と
して付勢信号の１つ及び特定のクロツク信号を受
取る。ラツチはクロツク信号がダウン即ち２進０
の状態にあるときには変化し得ないので、ラツチ
の出力はクロツク・パルスがアツプ即ち２進１の
〓〓〓〓
状態にある期間中にしか変化しない。たとえ、ク
ロツク信号がアツプ状態にある期間中に入力信号
セツトＳが変化しても、動作の問題は何ら生じな
い。ラツチが殆ど変化しそうなとき、クロツク・
パルスがアツプ状態にある期間中に、ラツチから
スパイク出力が生じ得る。しかしながら、このラ
ツチの出力はもう１つのクロツク時間中に於ての
み用いられるので、何ら問題は生じない。

応答のセツトＲの如き外部出力信号は、出力の
タイミングに関して厳密な制約がなければ、通常
何ら問題を生じない。一貫性及び単純性を得るた
めに、恐らく殆どの出力信号はすべてが同一のク
ロツク信号により制御されるラツチ出力の何らか
の関数である。従つて、それらは所与の数のクロ
ツク・サイクルの間所与の値に維持される。

第１図及び第２図から、論理システムの適切な
動作は組合せ論理回路網１０，１１，１２に於け
る伝搬時間即ち遅延にしか依存しないことが明ら
かである。この遅延（時間フレーム４８）は連続
するクロツク信号間の対応する時間の経過よりも
小さくなければならない。そうでない場合には、
ラツチ・セツトはセツトされ得ない。この最終の
タイミングへの依存性は、より遅いクロツク速度
でシステムがリトライし得る様にすることによつ
て除かれる。クロツク信号間により長い経過時間
を有するより長いクロツク・パルスを用いること
により、たとえ誤りがシステムに於けるタイミン
グの問題により生じたとしても、良好なリトライ
が生じる。この方法はシステムの信頼性を改良
し、フイールドに於けるトラブルが何ら発見され
ないサーヴイス・コールを減らし、極めて高密度
の論理チツプが不完全なACテストに曝されるこ
とを減少させる。

片側遅延依存性を有する論理システムは、実施
の技術の開発段階中に容易に変更可能である、よ
り低速度の機能ユニツト論理でのシステムのモデ
ル化を可能にするという利点を有している。その
場合、ユニツト論理からLSI論理への移行が、チ
ツプが良好に動作する最高速度に曝されるだけで
行われる。回路遅延が高密度に集積化された場合
に於て予測と異なつていた場合には、そのシステ
ムはより遅い速度で動作されねばならないことを
意味する。従つて、それはタイミングに関する限
界テストの能力を与える。例えば、クロツク速度
を徐々に増加させながら、最悪の場合の論理パタ
ーンがシステムに於て循環される。不良なクロツ
速度が設定されたならば信頼性のある動作が行わ
れる様にクロツクがセツトされるか又はその不良
なユニツトがその速度で信頼性のある動作を行う
ユニツトと交換される。

第１図に示されている如き一般化された論理シ
ステムに於ける重要な目的の１つは、AC特性に
よつて影響されないシステムを得ることである。
これを達成するために、その様なシステム内の記
憶素子は何らハザード又はレースの状態を有しな
いレベル・センシテイブな素子である。この必要
条件を充たす回路は一般にクロツク制御型DCラ
ツチとして分類されている。クロツク制御型DC
ラツチは２つの型の入力、即ちデータ入力及びク
ロツク入力を含む。クロツク入力がすべて或る状
態、例えば２進０の状態にあるとき、データ入力
はラツチ状態を変え得ない。しかしながら、ラツ
チへのクロツク入力が他の状態、即ち２進１の状
態にあるときには、そのラツチへのデータ入力は
ラツチの状態を制御する。

その様なクロツク制御型DCラツチの１つは、
第３図に於てアンド・インバータ・ゲートで達成
され、そして第４図に於て半導体論理回路で達成
されている、極性保持ラツチである。第３図に於
て、ラツチの記憶部分が１７に於て示されてい
る。第３図に於てはアンド・インバータ・ゲート
１８，２０及びインバータ１９が用いられてい
る。第４図に於けるトランジスタ回路は組合せ論
理回路中に配置されたトランジスタ・インバータ
２１，２２，２３を含み、トランジスタ２１及び
２３は記憶回路のためのフイード・バツク回路に
含まれている。

上記極性保持ラツチは入力信号Ｅ及びＣ並びに
Ｌとして示されている単一の出力を有する。動作
に於て、クロツク信号Ｃが２進０のレベルにある
とき、ラツチはその状態を変え得ない。しかしな
がら、Ｃが２進１のレベルにあるときは、ラツチ
の内部状態が付勢入力Ｅの値にセツトされる。

第５図に於て、通常の動作条件の下では、クロ
ツク信号Ｃは付勢信号Ｅが変化し得る時間の間２
進０のレベル（２つの電圧レベルの低い方）にあ
る。信号Ｃを２進０の状態に維持することによ
り、付勢信号Ｅに於ける変化がラツチの内部状態
〓〓〓〓
を直ちに変化させることが防がれる。クロツク信
号は通常、付勢信号が２進１又は２進０のいずれ
かに安定した後に生じる（２進１のレベル）。そ
のクロツク信号が生じたときに、ラツチが付勢信
号の新しい値にセツトされる。従つて、ラツチの
正しい変化はクロツク信号の立上り時間又は立下
り時間に依存せず、クロツク信号が該信号がラツ
チを経て伝搬しそして安定するために必要な時間
に等しい又はその時間よりも長い期間の間２進１
であることだけに依存する。

第５図の信号パターンは、付勢信号に於けるス
プリアスな変化がどの様にしてラツチを誤つて変
化させることがないかを示している。付勢信号Ｅ
に於けるスプリアスな変化２４は出力信号特性Ｌ
により示されている如くラツチの状態に変化を生
ぜしめない。更に、好ましくない形状のクロツク
信号２５もラツチに不正な変化を生ぜしめない。
これらの極性保持ラツチの特性が第１図の論理シ
ステムの一般化された構造体に用いられている。

第６図は、レベル・センシテイブ論理システム
に於て順序回路として用いられ得るもう１つのラ
ツチ回路を示している。

このラツチは、ラツチ部分２６を有している閉
鎖型セツト−リセツト・ラツチである。それはそ
の入力をアンド・インバータ論理回路２７，２８
から受取り、それらの論理回路は各々セツト入力
及びリセツト入力並びにＣに於けるクロツク信号
列に結合されている。ラツチ状態を示す出力信号
はＬに於て得られる。

すべての内部記憶素子の状態を動的に監視する
能力を与えることは、本発明の一般化された論理
システムの１つの特徴であり、又用いられるテス
ト方法の必要条件である。この能力は、特別なテ
スト位置の必要性を除き、手によるデバツグのす
べての相を簡単化し、操作及び保守用コンソール
のための標準的なインターフエイスを与える。こ
の能力を達成するために、システムの各ラツチ・
セツトに於ける各ラツチに、該ラツチがシステ
ム・クロツクから独立したシフト制御手段でシフ
ト・レジスタの１つの位置として動作し得る様に
する回路及びシステムの入力／出力から独立した
入力／出力容量が設けられている。この回路構造
体はシフト・レジスタ・ラツチと称される。所与
のチツプ、モジユール等に於けるすべてのこれら
のシフト・レジスタ・ラツチは１つ以上のシフ
ト・レジスタとして相互接続されている。各シフ
ト・レジスタはパツケージの端子に於ける入力、
出力及びシフト制御手段を有している。

クロツク制御型DCラツチをシフト・レジス
タ・ラツチに変えることにより、シフト・レジス
タ・ラツチの利点が得られる。それらは、システ
ム・クロツクを停止させ、すべてのラツチの状態
をシフト・アウトさせ及び／若しくは新しい又は
始めの値を各ラツチにシフト・インさせる能力を
一般的に有している。この能力はスキヤン・イ
ン／スキヤン・アウト及び又はログ・イン／ロ
グ・アウトと称されている。機能ユニツトのテス
トに於ては、DCテストが順序テストからより容
易且つより効果的である組合せテストに変えられ
る。伝搬遅延テストは、順序回路網が効果的に組
合せ回路網に変えられて、組合せ回路網を経て活
性化された径路上で行われる。良好に限定された
遅延依存性を伝搬遅延テストするために、スキヤ
ン・イン／スキヤン・アウト機能は効率的な、経
済的な、そして効果的なACテストのための基礎
を与える。

従来、半導体チツプ上の回路は、適切な素子及
び回路の動作を確認するために相当なAC及びDC
テストが行われ得る程充分に単純であつた。その
後で、モジユール又はカードのレベルのテストが
適切なDC動作を中心に行われた。その様なテス
トは、回路が正しく相互接続されそして製造方法
の如何なる工程によつても悪影響を受けていない
ことを証明した。しかしながら、１つのチツプが
300乃至500個もの多数の回路を含んでいるLSIの
出現とともに、テストされる機能ユニツトの複雑
さ及びチツプ上の回路とピンとの比率に於ける著
しい変化によつて、詳細なACテストは不可能と
なりそしてDCテストは極めて複雑になつた。

当分野に於て周知の如く、組合せ論理回路網の
ためにテスト・パターンを自動的に生成させる問
題は、複雑な順序論理回路のためのテスト・パタ
ーンの生成よりも比較的簡単である。従つて、一
般化された論理システムの内部記憶回路の如き順
序論理回路を、組合せ回路網のために用いられる
場合と同じ型のテスト・パターンの生成が用いら
れ得る形にすることが必要である。これは、クロ
ツク制御型DCラツチをシフト・レジスタ・ラツ
〓〓〓〓
チに選択的に変えるための回路を更に含むことに
よつて達成される。

第７図に於て、３つのクロツク信号及び２つの
シフト・レジスタ・ラツチ・セツトを有する論理
システムが示されている。組合せ論理回路網３
０，３１，３２は第１図に関して述べたものと同
じ型及び性質のものである。それらは、入力信号
セツトＳとラツチ・セツト３３，３４により加え
られるラツチ・バツク信号とに応答する。組合せ
論理回路網３０，３１，３２は各々付勢信号セツ
トＥ１，Ｅ２，Ｅ３及びゲート信号セツトＧ１，
Ｇ２，Ｇ３を供給する。アンド・ゲート３５，３
６，３７を経て、システム・クロツクＣ１，Ｃ
２，Ｃ３がラツチ・セツト３３，３４の各々にゲ
ートされる。

ラツチ・セツト３３，３４は、それらがシフ
ト・レジスタ・ラツチとして接続されている点
で、第１図の場合と異なつている。ラツチ・セツ
ト３３は第８Ａ図に於て別個の２つのラツチ回路
即ち記憶回路３３Ａ，３３Ｂを含む様に示されて
いる。第７図のラツチ３４は第８Ｂ図に於て別個
の２つのラツチ回路即ち記憶回路３４Ａ，３４Ｂ
を含む様に示されている。

第８Ａ図のラツチ３３Ａは２つの部分から成
り、一方の部分は第１図のラツチ・セツトに用い
られておりそして第３図に示されている如きラツ
チ回路と同一である。他方の部分は、シフト・レ
ジスタを形成するために必要なシフト・レジス
タ・ラツチ・セツトをラツチ３３Ｂとともに形成
するもう１つの回路から成る。第８Ａ図に於て、
ラツチ３３Ａは２つの入力のセツトを有し、一方
のセツトは両方ともシステム論理から駆動され得
る付勢入力Ｅとクロツク信号列入力Ｃとから成
り、他方のセツトは両方ともそのラツチがシフ
ト・レジスタの一部であるために必要である付勢
入力Ｕとクロツク信号列入力Ａとから成る。ラツ
チ３３Ａの出力はＬとして示されている。ラツチ
３３Ｂはラツチ３３Ａからのデータを該ラツチ３
３Ｂ中にセツトするためにクロツク信号列入力Ｂ
を示している。

アンド・インバータ・ゲートを用いて達成され
た第８Ａ図のシフト・レジスタ・ラツチが第９Ａ
図に示されている。第３図のラツチと同一のラツ
チ３３Ａが点線で示されている。アンド・インバ
ータ・ゲート３９，４０及びインバータ回路４１
は、シフト中に第１シフト・クロツク入力Ａから
の制御の下にラツチ３３Ａが入力Ｕからデータを
受取る様にする。アンド・インバータ・ゲート４
３，４４は、シフト中に第２シフト・クツク入力
Ｂからの制御の下にラツチ３３Ａからのデータを
第２ラツチ３３Ｂ中にセツトさせる。ラツチ３３
Ｂの出力がＶとして示されている。

第８Ｂ図のラツチ３４Ａ及び３４Ｂは第２の型
のシフト・レジスタ・ラツチであり、本発明に於
て重要である。ラツチ３４Ａは第８Ａ図のラツチ
３３Ａの場合と同一の機能を有する２つの部分か
ら成る。第８Ｂ図のラツチ３４Ｂは２つの別個の
機能を有する。付勢入力Ｅ２は、クロツク信号列
入力Ｂと結合されて、システム論理からのデータ
をラツチ３４Ｂ中にセツトさせる。一方、クロツ
ク信号列入力Ｂは、２つのラツチ３４Ａ及び３４
Ｂがともにシフト・レジスタに於けるシフト・レ
ジスタ・ラツチとして働き得る様に、ラツチ３４
Ａからのデータをラツチ３４Ｂ中にセツトさせ
る。

アンド・インバータ・ゲートを用いて達成され
た第８Ｂ図の第２シフト・レジスタ・ラツチが第
９Ｂ図に示されている。第３図のラツチと同一の
ラツチ３４Ａが点線で示されている。アンド・イ
ンバータ・ゲート３９，４０及びインバータ回路
４１は、シフト中に第１シフト・クロツク入力Ａ
の制御の下にラツチ３４Ａが入力Ｕからのデータ
を受取る様にする。第３図のラツチと同一のラツ
チ３４Ｂも点線で示されている。アンド・インバ
ータ・ゲート４５，４６及びインバータ回路４７
は、付勢入力Ｅ２及びクロツク信号列入力Ｃ２に
よりシステム論理からのデータをラツチ３４Ｂに
セツトさせる。一方、アンド・インバータ・ゲー
ト４３，４４は、シフト動作中にラツチ３４Ａか
らのデータがセツトされる様にする。従つて、こ
のシフト・レジスタ・ラツチに於けるこの第２ラ
ツチは、第８Ａ図のシフト・レジスタ・ラツチの
場合及び前述の米国特許第3783254号明細書の場
合と異なり、システム論理のためのラツチ及びシ
フト・レジスタ動作のためのラツチとしての２重
の働きをする。これらのシフト・レジスタ・ラツ
チを用いて形成されたシフト・レジスタ、システ
ム論理に加えられる任意の所望の１及び０のパタ
〓〓〓〓
ーンをシフト・インし又はシステム論理からシフ
ト・レジスタ・ラツチに加えられる任意の１及び
０のパターンをシフト・アウトするために用いれ
ることに注目されたい。

再び第７図に於て、各ラツチ・セツト３３，３
４は第９Ａ図及び／若しくは第９Ｂ図に示された
複数の回路を含んでいる。それらの回路は、第９
Ａ図又は第９Ｂ図の入力Ｕが第７図の入力線４５
である様に、順次相互に接続されている。シフ
ト・クロツクＡがそれらのラツチ・セツトのすべ
てのラツチの第１ラツチ（例えば、第９Ａ図の回
路３３Ａ及び第９Ｂ図の回路３４Ａ）に加えられ
る。同様に、シフト・クロツクＢがラツチ・セツ
トの第２ラツチ（例えば、第９Ａ図の回路３３Ｂ
及び第９Ｂ図の回路３４Ｂ）に加えられる。第９
Ａ図又は第９Ｂ図の回路３３Ｂ又は３４Ｂからの
出力Ｖは、次に続くラツチ・セツトのラツチへの
入力としてレジスタ全体の最後のその様なラツチ
迄結合され、最後のラツチの出力が第７図の配置
の出力線４６に等しくなる。従つて、シフト・レ
ジスタ・ラツチは１つの入力、１つの出力、及び
２つのシフト・クロツクと相互接続されてシフ
ト・レジスタを形成している。

第１２図はレベル・センシテイブ論理システム
の設計方法の１つを示しており、シフト・レジス
タ・ラツチからのシステム出力はシステム論理か
らデータを受取るラツチでもある第１ラツチから
とられている。その様なシフト・レジスタ・ラツ
チに於ける第２ラツチはシフト・レジスタの動作
のためにのみ用いられる。ラツチ・セツト７６，
７７及び８０，８１から成るシフト・レジスタ・
ラツチ・セツトは各々、第２ラツチがシステム論
理に用いられていない例を示している。ラツチ・
セツト７３，７４から成るシフト・レジスタ・ラ
ツチ・セツトに於ては、両方のラツチがシステム
論理に用いられている。

第１３図は第１２図の場合よりも最適な回路網
を示している。それは、純粋にテストのために用
いられるラツチの数を減少させるために第８Ｂ図
のシフト・レジスタ・ラツチ・セツトを用いてい
る。これはテスト中のシフト・レジスタの動作に
何ら影響を与えない。システム論理の観点から、
第１２図のラツチ・セツト７６，７７及び８０，
８１から成るシフト・レジスタ・ラツチ・セツト
の代りに第１３図のラツチ・セツト７６，７９が
用いられている。それと同時に、第１３図のラツ
チ・セツト７６，７９は本発明の重要な特徴であ
る第８Ｂ図に示されている型のシフト・レジス
タ・ラツチ・セツトを形成する様に結合されてい
る。従つて、第１３図のラツチ・セツト７６，７
９は、システム論理のための独立のシステム・ラ
ツチとして働くとともに、テスト中にシフト・レ
ジスタ・ラツチ・セツトの部分として働く。

第７図に関連して述べた片側遅延依存性及びス
キヤン・イン／スキヤン・アウト能力の必要条件
の下で、本発明の論理システムの機能テストを行
うために、第１５図のテスト・コンパイラ及びオ
ペレーシヨン・コード・テスト・パターン・ジエ
ネレータ１７からテスト・パターンがテストされ
るユニツト１０に加えられ得る。第１６Ａ図及び
第１６Ｂ図のブロツク８０に示されている如く、
システム・クロツクをオフ状態にして、第７図の
シフト・レジスタ・ラツチ・セツトから形成され
たシフト・レジスタが始めにテストされる。ブロ
ツク８１に示されている如く、テスト・コンパイ
ラ及びオペレーシヨン・コード・テスト・パター
ン・ジエネレータ１７からのテスト・パターン７
９が入力線４５上にラツチ・セツト３３及び３４
のラツチへ順次加えられる。システム・クロツク
をオフ状態にすることによつて、シフト・レジス
タが回路の他の部分から分離される。このシステ
ム・クロツクの制御は、テストされる特定のモジ
ユール・ユニツトのための入力／出力接続に於て
行われる。テスト・パターンの刺激部分は２進１
及び０のパターンから成る。ラツチ・セツト３３
に加えられた後、それらはラツチ・セツト３４を
経て出力線４６にシフトされる。そのシフトは線
４７，４８上のシフト・クロツクＡ及びＢの制御
の下で達成される。第９Ａ図及び第９Ｂ図から明
らかな如く、シフト・クロツクＡはシフト・レジ
スタ・ラツチの第１ラツチ３３Ａ，３４Ａに働
き、シフト・クロツクＢは第２ラツチ３３Ｂ，３
４Ｂに働く、次に、ブロツク８２に示されている
如く、線４６に与えられた出力がブロツク７９に
於けるテスト・パターンから予測される応答に対
して測定される。このテストの目的は、シフト・
レジスタが必要な動作を行うことを確認すること
である。その測定がそのシフト・レジスタが不良
〓〓〓〓
であることを示す場合には、テストされているユ
ニツトがブロツク８３に於て不合格とされる。そ
の測定が良好である場合には、そのユニツトの回
路のレベル・センシテイブ・テストが実際に達成
されている。

ブロツク８４に於ける、本発明に於けるテスト
方法の次のステツプに於ては、特定のパターンの
形の刺激が入力線４５上にシフト・レジスタへ加
えられそしてラツチ・セツト３３，３４により形
成されたレジスタのラツチ中へシフトされる。こ
の目的は、テストされているユニツトの順序回路
に関するすべの以前の履歴の効果を無くす様に、
シフト・レジスタに於ける回路の状態の初期条件
を設定することである。それから、効果的に、第
１５図の自動テスト・パターン生成システムは第
１７図の回路を見る。それは、サブ・セツトＸ
１，Ｘ２，………Xnから形成された真の原始入
力のセツトＳ及びＲ１，Ｒ２，………Rnから形
成された真の原始出力のセツトＲを有する組合せ
論理ブロツク６７である。更に、ラツチ・セツト
から組合せ回路網３０，３１及び３２へのフイー
ド・バツク接続により、シフト・レジスタ中にシ
フトされたテスト・パターンからの応答から凝似
入力セツトLSが検果的に形成される。更に、疑
似出力セツトLRも与えられる。組合せ論理ブロ
ツク６７のすべての動作はシステム・クロツク入
力Ｃ１，Ｃ２，………Cnの制御の下で行われ
る。実際には組合せ論理回路網及び順序回路の両
方から形成されている機能論理ユニツトのテスト
は、テスト・パターンをスキヤン・インびスキヤ
ン・アウトし得ること及び独立のクロツク入力Ｃ
１，Ｃ２，………Cnにより組合せ論理構造体の
種々の回路網に独立に動作させ得ることによつ
て、組合せ論理構造体のテストに効果的に変えら
れる。

シフト・レジスタの種々の段に於ける疑似入力
テスト・パターンとともに、ブロツク８５に示さ
れている如く同一のテスト・パターンがシステム
入力信号セツトＳに印加される。システム入力信
号セツトＳに印加されたこのパターンは、ブロツ
ク８６に示されている如く、第７図の組合せ論理
回路網３０，３１，３２を経て伝搬される。ブロ
ツク８７に示されている如く、出力信号セツトＲ
がシフト・レジスタに加えられた特定のテスト・
パターンから予測される応答に対して測定され
る。不良の表示が得られた場合には、テストされ
ているユニツトは不合格にされる。しかしなが
ら、良好の表示が得られた場合には、ブロツク８
８に示されている如く、システム・クロツクの１
つがそれを所要期間の間アツプ状にしてからダウ
ン状態にすることによつて付勢される。例えば、
クロツクＣ１が付勢されると、付勢入力セツトＥ
１がラツチ・セツト３３中にシフトされる。クロ
ツク制御は、ラツチ・セツトに直接動作させるこ
とにより又は第７図に示されている如くアンド・
ゲート３５を経てゲート信号セツトＧ１と組合わ
せることにより行われ得る。

クロツクＣ１がラツチ・セツト３３に於ける
種々のラツチをセツトするために必要な期間の間
オン状態にされてからオフ状態にされて、ブロツ
ク８９に示されている如くすべてのシステム・ク
ロツクがオフ状態にされる。ブロツク９０に示さ
れている如く、ラツチ・セツト３３に記憶された
表示が線４６上にシフト・アウトされる。ブロツ
ク９１に示されている如く、線４６上に与えられ
たシフト・レジスタからの出力がそのテスト・パ
ターンに関して予測される応答に対して測定され
る。その測定がテストされているユニツトに於け
る故障を示した場合には、ブロツク８３に於て該
ユニツトが不合格とされる。その測定がそのユニ
ツトが良好であることを示した場合には、ブロツ
ク９２に於てテストがそのユニツトに関して完了
したかについて問合せが成される。完了していな
ければ、ブロツク８４に於て、シフト・レジスタ
に同一の又は異なるパターンを如えることによつ
てプロセスが反復される。実際には、ユニツトが
コンピユータに於て実際に論理システムに用いら
れる様に意図されている機能を行うことが妥当に
予測される様に、該ユニツトに於けるすべての回
路を付勢して故障動作ないことを確認するため
に、数百個そして恐らくは数千個のその様なパタ
ーンがテストされている特定のユニツトに加えら
れる。特定のユニツトに関してすべてのテストが
完了したならば、ブロツク９３に於て合格とされ
る。

本発明に於ける論理構造体のテスト方法は、
各々のテストがマスタ・ラツチ（第９Ａ図の３３
Ａ及び第９Ｂ図の３４Ａ）に関連するクロツク又
〓〓〓〓
はスレーブ・ラツチ（第９Ａ図及び第９Ｂ図の３
３Ｂ，３４Ｂ）に関連するクロツクのいずれかを
付勢する様に限定する必要がある点に於て、前述
の米国特許第3761695号及び第3784907号の明細書
に於ける方法とは異なつている。マスタ・ラツチ
のクロツクのみを付勢させるテストに於ては、観
祭されるべきデータはマスタ・ラツチ中に含まれ
ている。そのデータを観察するためには、スレー
ブ・ラツチをその対応するマスタ・ラツチの状態
にセツトする必要があり、そうした後にシスト・
レジスタ・ラツチ・セツトからスキヤン・アウト
が達成され得る。これは、論理システム入力に於
てシフト・クロツクＢを１度印加してからスキヤ
ン・アウトの過程を行うことによつて達成され
る。スレーブ・ラツチのクロツクのみを付勢させ
る様なテストの場合には、観察されるべき状態は
既にスレーブ・ラツチにあり、所望の状態を観察
するためにスキヤン・アウトの過程が直接用いら
れ得る。

第７図に関連して述べた如き片側遅延依存性及
びスキヤン・イン／スキヤン・アウト能力の必要
条件の下で、伝搬遅延テストを行うために、第１
５図のテスト・コンパイラ及びオペレーシヨン・
コード・テスト・パターン・ジエネレータ１７か
らテスト・パターンがテストされるユニツト１０
に加えられ得る。一般に、原始入力及び原始出力
を有するその様な一般化された論理システムを経
て４つの径路が伝搬遅延に関してテストされねば
ならない。それらの中の２つの径路は原始出力に
於て終端し、他の２つはラツチ・セツトに於て終
端する。

第７図に於て、その様な径路の１つは、システ
ム入力信号セツトＳから組合せ論理回路網３８を
経てシステム応答セツトＲ迄の径路である。第２
の径路は、システム入力から組合せ論理回路網を
経てラツチ・セツト迄の径路、例えばシステム入
力信号セツトＳから組合せ論理回路網３０を経て
ラツチ・セツト３３迄の径路である。第３の径路
は、ラツチ・セツト３３の如きラツチ・セツトか
ら組合せ論理回路網３８の如き組合せ論理回路網
を経てシステム応答Ｒ迄の径路である。第４の径
路は、或るラツチ・セツトからもう１つのラツ
チ・セツト迄の径路である。従つて、ラツチ・セ
ツト３３の出力は組合せ論理回路網３２を経てラ
ツチ・セツト３４に結合されている。

これらの径路の任意の１つに於て又はこれらの
径路の１つに直列に接続された任意の回路を経て
伝搬遅延テストを行うためには、そのテスト方法
は第１８図のブロツク６０に示されている如く第
７図のシステム・クロツクＣ１，Ｃ２，Ｃ３がオ
フ状態になる様にする。第１５図のテスト・パタ
ーン生成システムにより決定される如き特定の径
路が活性化のために選択される。ブロツク６１に
示されている如く、テスト・パターンが入力線４
５上にシフト・クロツクＡ及びＢの制御の下でラ
ツチ・セツト３３，３４から形成されたシフト・
レジスタ中へスキヤンされる。この様にテスト・
パターンをシフト・インすることによつて、ラツ
チ・セツト３３，３４に於けるすべてのラツチの
状態の初期条件が設定される。シフト・レジスタ
に於けるラツチ状態の初期条件の設定と略同時
に、ブロツク６２に示されている如く、テスト・
パターンがテストされている論理システムの特定
の選択された活性化された径路のためシステム入
力Ｓに加えられる。

その一般化された形に於て、伝搬遅延テスト方
法はブロツク６３に示されている如く原始入力が
変化される様にする。この入力は選択された活性
化された径路に直列に接続されて、それに影響を
与える。原始入力は、テストされている特定の径
路に依存するシステム入力又はクロツク列の１つ
として加えられる入力の１つであると考えられ
る。ブロツク６４に示されている如く、選択され
た活性化された径路に於ける許容され得る伝搬遅
延に関連する所与の期間が経過した後に、この活
性化された径路の出力が測定される。この測定に
より上記出力がブロツク６５に於ける問合せに従
つて新しい値に変化しないことが示された場合に
は、ブロツク６６に示されている如くそのユニツ
トは不合格とされる。

同様に、活性化された径路の出力に於ける変化
がブロツク６５に於ける問合せ中に測定された場
合には、次にブロツク６７に示されている如くそ
の機能論理ユニツトのテストが完了したかに関し
て問合せが成される。実際に於ては、ユニツトの
伝搬遅延特性を決定するために数百個及び数千個
のその様なテストが行われる。テストが完了して
いない場合には、ブロツク６１に示されている如
〓〓〓〓
く上記方法が継続される。テストが完了した場合
には、ブロツク６８に示されている如く合格とさ
れ、自動テスト・パターン生成システムにより設
定された特定の伝搬遅延特性が充たされているこ
とを示す。

既に述べた如く、伝搬遅延の決定に於て本発明
に於けるテスト方法を行う際に活性化されねばな
らない、一般的に４つの型の径路が存在する。そ
の様な径路の１つは原始入力から原始出力への径
路である。第７図に於て、この径路はシステム入
力信号セツトＳから組合せ論理回路網３８を経て
システム応答セツトＲ迄の径路である。原始入力
に変化を与えるために、システム入力の１つが変
化されそして本発明に於けるテスト方法の測定部
分をより詳細に示している第１９図に従つて変化
が測定される。許容され得る伝搬遅延に関連する
所定の期間が経過した後、ブロツク７０に示され
ている如く活性化された径路の出力に於て直接測
定が行われる。ブロツク７１に示されている如
く、システム応答セツトＲの少くとも１つが変化
したかを決定するために問合せが行われる。それ
が変化しなかつた場合には、ブロツク７４に示さ
れている如くユニツトが不合格とされる。ブロツ
ク７２に示されている如くテストが完了したかを
決定するために問合せが継続される。テストが完
了していない場合には、本発明に於ける方法に従
つて更にテスト・パターンが順次加えられる。テ
ストが完了しそしてすべてのテスト・パターンに
関するすべての測定が変化を示した場合には、ブ
ロツク７３に示されている如くテストされている
ユニツトは合格とされる。

活性化された径路がラツチ・セツトから原始出
力迄の径路である場合に含まれる測定のステツプ
も同様にして行われる。その様な径路はラツチ・
セツト３３に於ける回路の１つから組合せ論理回
路網３８を経てシステム応答セツトＲ迄の径路で
ある。この型の活性化された径路の伝搬遅延テス
トを行うためには、ラツチ・セツト３３，３４に
於けるラツチ回路の状態の初期条件を設定するた
めに必要なテスト・パターンが用いられそして原
始入力のシステム入力信号セツトＳに必要なパタ
ーンが加えられる。更に、ラツチ・セツト３３に
所望の変化が生じることを確認するために、組合
せ論理回路網３０にシステム入力信号セツトＳ及
びラツチ・セツト３４の出力から入力が加えられ
る。それから、クロツク列Ｃ１をアツプ状態にし
そしてダウン状態にすることによつてテストが行
われる。これはラツチ・セツト３３に於けるラツ
チ回路の１つの状態を変化させる。その変化が組
合せ論理回路網３８を経てシステム応答セツトＲ
に伝搬される。測定が、第１９図の方法に従つ
て、活性化された径路の出力に於て直接行われ
る。

ブロツク７０に示されている如く、Ｒに変化が
生じたかを決定するためにクロツクＣ１をアツプ
状態にしそして或る期間が経過した後にダウン状
態にすることによつて測定が行われる。その特定
の経過時間はその様な径路のための特定の許容さ
れ得る遅延である。ブロツク７１に示されている
変化に関する問合せの結果に応じて、活性化され
た径路が原始入力から原始出力迄の径路である場
合と同様にして、テスト方法が続けられる。ラツ
チ・セツト３４のラツチ回路からシステム応答セ
ツトＲ迄の活性化された径路の場合にも、同一の
ステツプが用いられる。

機能論理ユニツトに於ける他の２つの一般的な
型の活性化された径路はラツチ・セツトに於て終
端する。その測定は、組合せ論理回路網により与
えられた信号をラツチ・セツト中にゲート・イン
させそしてそのラツチ・セツトの状態をスキヤ
ン・アウトさせるために第７図のシステムの独立
したスキヤン・アクセス及び制御手段を用いるこ
とによつて行われる。この様にして、システム・
クロツクがターン・オフされる前にラツチ・セツ
トへの入力がそれらの新しい値に変化したかが決
定される。この型の活性化された径路のためのテ
スト方法のステツプは第２０図に示されている。

その様な一般的径路の１つは、システム入力信
号セツトＳから組合せ論理回路網３０を経てラツ
チ・セツト３３迄の径路の如き、原始入力からラ
ツチ・セツト迄の径路である。その様な径路に於
ける伝搬遅延のテストは、ブロツク６３に示され
ている如く、システム入力信号セツトＳの原始入
力の１つを変えることによつて行われる。それか
ら、クロツク列Ｃ１が、ブロツク７５に示されて
いる如く、それをアツプ状態にしそしてダウン状
態にすることによつて付勢される。これは、回路
網３０の出力に於ける変化をラツチ・セツト３３
〓〓〓〓
中にゲートさせる。

生じ得る変化を測定するために、ラツチ・セツ
ト３３に於けるラツチ回路の状態が、シフト制御
手段即ちクロツクＡ及びＢを用いてシフト・アウ
トされる。ブロツク７６に示されている如く、こ
れらの回路の状態は出力線４６上に生じる。ブロ
ツク７７に示されている如く、出力線４６上に生
じた値が測定され、そしてブロツク７８に示され
ている如く、伝搬遅延が原始入力に於ける変化と
クロツク列Ｃ１のダウン状態との間の時間よりも
小さいかを示すため特定の位置に於けるラツチ回
路に変化が生じたかを決定するために問合せが行
われる。

ブロツク７８に於て行われた問合せは変化の表
示を与える。何ら変化が生じなかつた場合には、
ブロツク７９に示されている如く、テストされて
いるユニツトは不合格とされる。変化が生じた場
合には、ブロツク８０に示されている如く、その
ユニツトに於けるテストが完了したかを決定する
ために問合せが行われる。完了していない場合に
は、ブロツク６１に示されている如く、テストが
継続される。完了した場合には、ブロツク８１に
示されている如く、そのユニツトは合格とされ
る。

第４の一般的な型の活性化された径路は、ラツ
チ・セツト３４の上部ラツチ３４Ａから組合せ論
理回路網３０を経てラツチ・セツト３３迄の径路
の如き、或るラツチ・セツトから組合せ論理回路
網を経てもう１つのラツチ・セツト迄の径路であ
る。ラツチ・セツト３３及び３４が独立のスキヤ
ン・アクセス及び制御手段を用いて初期条件を設
定された後に、原始入力であるシステム入力信号
セツトＳそして又ラツチ・セツト３４からの入力
から適当な入力が組合せ論理回路網３０に加えら
れる。更に、ラツチ・セツト３４に於ける所望の
変化を確認するために、適当なテスト・パターン
入力が、原始入力であるシステム入力信号セツト
Ｓからそしてラツチ・セツト３３から組合せ論理
回路網３１及び３２に加えられる。

次に、この活性化された径路に於ける伝搬遅延
のテストがクロツク列Ｃ２をアツプ状態にしそし
てダウン状態にすることによつて行われる。所定
の時間が経過した後に、クロツク列Ｃ１がアツプ
状態にされそしてダウン状態にされる。ラツチ・
セツト３４のラツチ回路の１つに生じた変化が、
クロツク列Ｃ２がダウン状態にされる時間迄に、
ラツチ・セツト３３に於ける回路に達した場合に
は、ラツチ・セツト３３に於けるその回路に新し
い状態が存在する。それから、この状態は、第２
０図のブロツク７６に示されている如く、出力線
４６上に生じたときにブロツク７７に於ける測定
を行うためにシフト・アウトされる。それから、
その活性化された径路に於ける遅延が合格である
かの決定が行われる。

上述の方法は、組合せ論理回路網を含む活性化
された径路に於ける伝搬遅延をテストするために
用いられる。ラツチの遅延は、クロツク列Ｃ１及
びＣ２に最小期間のクロツク・パルスを加えるこ
とによつてテストされる。この様にして、その様
な一般化された論理システムの通常動作中に付勢
され得る任意の径路がこの方法に従つて活性化さ
れそしてテストされ得る。その方法は、ラツチ・
セツトをそれらのセツトの回路に於ける所定のパ
ターンに設定することを含む。それから、原始入
力が変化される。その特定の径路に応じて、その
変化は原始入力であるシステム入力信号セツトＳ
の１つ又はクロツク列入力の１つを変化させるこ
とを含む。それから、所定の時間が経過した後
に、活性化された径路の出力に於ける変化の測定
が、直接に、又は信号をラツチ・セツト中にクロ
ツク及びゲートさせてから観察のためにそのラツ
チ・セツトからスキヤン・アウトすることによつ
て行われる。従つて、この方法は、機能論理ユニ
ツトの動的な性能に関する実質的な表示を与え
る。

【図面の簡単な説明】

第１図は本発明の原理を用いている一般化され
た論理システムの構造を示している概略図であ
り、第２図は第１図の論理システムとともに用い
られたシステム・クロツクを示しているタイミン
グ図であり、第３図は第１図の論理システムに於
て用いられ得るアンド・インバータ・ゲートで達
成されたクロツク制御室DCラツチの１つの型を
示しているブロツク図であり、第４図は第３図に
示されているものと同一の機能の反転を行うラツ
チの回路図であり、第５図は第３図のラツチのた
めのタイミング図であり、第６図は第１図の論理
システムに於て用いられ得るもう１つのクロツク
〓〓〓〓
制御型DCラツチを示しているブロツク図であ
り、第７図は論理システムのスキヤン・イン／ス
キヤン・アウトを達成するための手段を有する本
発明による一般化された論理システムの構造を示
している概略図であり、第８Ａ図及び第８Ｂ図は
第７図の一般化された論理システムに於て用いら
れるラツチ構造を記号により示している図であ
り、第９Ａ図及び第９Ｂ図はスキヤン・イン／ス
キヤン・アウトのための手段を有する第７図の論
理システムに於て用いられるクロツク制御型DC
ラツチを示しているブロツク図であり、第１０図
は単一の半導体チツプ素子上に相互接続された複
数の第８Ａ図及び第８Ｂ図のラツチを概略的に示
している図であり、第１１図はモジユール上に相
互接続された複数の第１０図に示されている如き
チツプ構造体を概略的に示している図であり、第
１２図は米国特許第3783254号明細書に記載され
ている従来技術の原理を達成するために用いられ
る修正された形の一般化された論理システムの構
造を示している概略図であり、第１３図は本発明
の原理を達成するために用いられる修正された形
の第１２図の一般化された論理システムの構造を
示している概略図であり、第１４図は第１３図の
構造体のクロツク列のためのタイミング図であ
り、第１５図は本発明に於ける機能テスト方法を
行うために用いられ得るテスト方法を示している
ブロツク図であり、第１６Ａ図及び第１６Ｂ図は
本発明に於ける機能テスト方法を行う際に含まれ
るステツプを示している流れ図であり、第１７図
は本発明に於ける機能テスト方法を行う際に第１
５図に於けるテスト・パターン・ジエネレータが
どの様に機能ユニツトの組合せ論理回路網を見る
かを示している図であり、第１８図は伝搬遅延テ
スト方法を行う際に含まれるステツプを示してい
る流れ図であり、第１９図は測定が直接行われる
場合の伝搬遅延テスト方法の一部を行うためのス
テツプをより詳細に示している流れ図であり、第
２０図は測定がスキヤン・アウト後に行われる場
合の伝搬遅延テスト方法の一部を行うためのステ
ツプをより詳細に示している流れ図である。 Ｓ……システム入力信号セツト、Ｒ……システ
ム出力信号セツト、Ｅ１，Ｅ２，Ｅ３……付勢信
号セツト、Ｇ１，Ｇ２，Ｇ３……ゲート信号セツ
ト、Ｃ１，Ｃ２，Ｃ３……システム・クロツク信
号列、Ａ，Ｂ……シフト・クロツク入力、Ｕ……
付勢入力、１０，１１，１２，１６，３０，３
１，３２，３８，７０，７１，７８，８２……組
合せ論理回路網、１３，１４，１５，３３，３
４，７３，７４，７６，７７，７９，８０，８１
……ラツチ・セツト。 〓〓〓〓

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成要件(イ)乃至(ヘ)よりなる論理システ
   ム。 (イ) システム入力信号に応答する複数の組合せ論
   理回路網。 (ロ) それぞれ上記組合せ論理回路網の特定の１つ
   と対応づけられ且つ互いに位相がずれている複
   数のシステム・クロツク信号列を発生する手
   段。 (ハ) 互いに位相がずれている第１および第２のシ
   フト・クロツク信号列を発生する手段。 (ニ) スキヤン・イン入力およびスキヤン・アウト
   出力を有する多段シフト・レジスタであつて、
   各段が上記第１および第２のシフト・クロツク
   信号列に応答してそれぞれシフト制御される第
   １および第２のDCラツチを含むもの。 (ホ) 上記シフト・レジスタの所定の段は、上記第
   １のDCラツチのみに、特定の上記組合せ論理
   回路網の出力信号を、この組合せ論理回路網と
   対応づけられた上記システム・クロツク信号列
   の制御のもとに受取り、他の所定の段は、上記
   第１および第２のDCラツチの両方に、それぞ
   れ異なる他の上記組合せ論理回路網の出力信号
   を、これらの組合せ論理回路網と対応づけられ
   た上記システム・クロツク信号列の制御のもと
   に受取る。 (ヘ) 各上記組合せ論理回路網は自己と対応づけら
   れたシステム・クロツク信号列とは別のシステ
   ム・クロツク信号列の制御のもとに上記組合せ
   論理回路網の出力信号を受取る所定の上記DC
   ラツチの出力に接続された入力を有する。