JPS6045511B2 - ラッチ付きシフトレジスタ - Google Patents
ラッチ付きシフトレジスタInfo
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- JPS6045511B2 JPS6045511B2 JP54058140A JP5814079A JPS6045511B2 JP S6045511 B2 JPS6045511 B2 JP S6045511B2 JP 54058140 A JP54058140 A JP 54058140A JP 5814079 A JP5814079 A JP 5814079A JP S6045511 B2 JPS6045511 B2 JP S6045511B2
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- shift register
- latch
- signal
- inverter
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
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- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はシフトレジスタに関し、特にシリアル演算器
に適したラッチ付きのシフトレジスタに関するものであ
る。
に適したラッチ付きのシフトレジスタに関するものであ
る。
シリアル演算器は、所定のビット数のシフトレジスタ
と、このシフトレジスタの最下位ビットに接続され、１
サイクルに１ビット分の演算を行なつてその結果を上記
シフトレジスタの最上位ビットに帰還する１ビット演算
器とからなり、例えばデータプロセッサを用いた各種の
制御システムにおいて、制御信号のオン、オフのタイミ
ング等を 決定するため周辺装置として応用される。
と、このシフトレジスタの最下位ビットに接続され、１
サイクルに１ビット分の演算を行なつてその結果を上記
シフトレジスタの最上位ビットに帰還する１ビット演算
器とからなり、例えばデータプロセッサを用いた各種の
制御システムにおいて、制御信号のオン、オフのタイミ
ング等を 決定するため周辺装置として応用される。
このような用途に用いられるシリアル演算器は、シフ
トレジスタヘの目標値データの設定あるいはシフトレジ
スタからの演算結果データの読み出しのために、ラッチ
付きのシフトレジスタを必要とする。また、シリアル演
算器およびその付属回路をＬＳＩ化して各種制御システ
ムに汎用の装置とする場合には、上記ラッチ付きのシフ
トレジスタを消費電力の少ないＬＳＩ化に適した回路構
成とする必要がある。 従つて、本発明の目的は消費電
力の少ない、［Ｉ化に適した構造のラッチ付きシフトレ
ジスタを提供することにある。
トレジスタヘの目標値データの設定あるいはシフトレジ
スタからの演算結果データの読み出しのために、ラッチ
付きのシフトレジスタを必要とする。また、シリアル演
算器およびその付属回路をＬＳＩ化して各種制御システ
ムに汎用の装置とする場合には、上記ラッチ付きのシフ
トレジスタを消費電力の少ないＬＳＩ化に適した回路構
成とする必要がある。 従つて、本発明の目的は消費電
力の少ない、［Ｉ化に適した構造のラッチ付きシフトレ
ジスタを提供することにある。
上記目的を達成するために、本発明では、互いに縦続
接続されるシフトレジスタの各ビットをスタティック・
インバータとスイッチ素子とダイナミック・インバータ
との直列回路で構成し、上記シフトレジスタの各ビット
毎にスタティック・インバータとスイッチ素子とダイナ
ミック、インバ゛一タとの閉回路からなるラッチを設け
、シフトレジスタのスイッチ素子とラッチのスイッチ素
子との各出力側端子間をデータ転送用のスイッチ素子で
接続する。
接続されるシフトレジスタの各ビットをスタティック・
インバータとスイッチ素子とダイナミック・インバータ
との直列回路で構成し、上記シフトレジスタの各ビット
毎にスタティック・インバータとスイッチ素子とダイナ
ミック、インバ゛一タとの閉回路からなるラッチを設け
、シフトレジスタのスイッチ素子とラッチのスイッチ素
子との各出力側端子間をデータ転送用のスイッチ素子で
接続する。
そして、シフトレジスタとラッチを互いに半位相ずらし
たタイミングで駆動することにより、データ受取り側の
スイッチ素子がオフ状態にあるときデータ転送用のスイ
ッチ素子を介してシフトレジスタとラッチ間のデータ転
送が行なわれるようにしたことを特徴とする。以下、本
発明の詳細な説明例に基づいて説明する。
たタイミングで駆動することにより、データ受取り側の
スイッチ素子がオフ状態にあるときデータ転送用のスイ
ッチ素子を介してシフトレジスタとラッチ間のデータ転
送が行なわれるようにしたことを特徴とする。以下、本
発明の詳細な説明例に基づいて説明する。
第１図は本発明によるラッチ付きシフトレジスタの１ビ
ット分の回路構成を示す１実施例回路図であり、１はシ
フトレジスタ部、２ａはラッチ部、２ｂはデータ入出力
部、３はデータ転送用のＭＯＳスイッチを示す。
ット分の回路構成を示す１実施例回路図であり、１はシ
フトレジスタ部、２ａはラッチ部、２ｂはデータ入出力
部、３はデータ転送用のＭＯＳスイッチを示す。
シフトレジスタ部１は、前半部がスタティック●インバ
ータ１１とＭＯＳスイッチ１２、後半部がダイナミック
・インバータ１３からなり、上位ビットから供給された
信号Ａ２″をインバータ１１で受け、インバータ１３の
出力信号〜を下位ビット側のシフトレジスタ部に与える
。
ータ１１とＭＯＳスイッチ１２、後半部がダイナミック
・インバータ１３からなり、上位ビットから供給された
信号Ａ２″をインバータ１１で受け、インバータ１３の
出力信号〜を下位ビット側のシフトレジスタ部に与える
。
ラッチ部２ａは、上記シフトレジスタ部と同様、前半部
がスタティック●インバータ１４とＭＯＳスイッチ１５
、後半部がダイナミック・インバータ１６からなり、こ
れらの要素はインバータ１６の出力信号式がインバータ
１４に帰還されるよう閉回路を形成している。
がスタティック●インバータ１４とＭＯＳスイッチ１５
、後半部がダイナミック・インバータ１６からなり、こ
れらの要素はインバータ１６の出力信号式がインバータ
１４に帰還されるよう閉回路を形成している。
データ入出力部２ｂは、ＭＯＳスイッチ１７、スタティ
ック●インバータ１８、およびＭＯＳスイッチ１９，２
０の直列回路からなり、この直列回路はラッチ部２ａの
インバータ１４に並列に接続され、ＭＯＳスイッチ１９
，２０の各ゲートは読出し制御線１０３と書込み制御線
１０４にそれぞれ接続され、これら両スイッチの結合点
をデータ線１０２に接続した回路構成となつている。
ック●インバータ１８、およびＭＯＳスイッチ１９，２
０の直列回路からなり、この直列回路はラッチ部２ａの
インバータ１４に並列に接続され、ＭＯＳスイッチ１９
，２０の各ゲートは読出し制御線１０３と書込み制御線
１０４にそれぞれ接続され、これら両スイッチの結合点
をデータ線１０２に接続した回路構成となつている。
データ転送用のスイッチ３は、シフトレジスタ．部のス
イッチ１２の出力側とラッチ部のスイッチ１５の出力側
との間に挿入され、信号線１０１に現われるセット信号
Ｓまたはムーブ信号Ｍにより導通制御される。次に上記
回路の動作を第２図に示す信号タイム，チャートを参照
して説明する。
イッチ１２の出力側とラッチ部のスイッチ１５の出力側
との間に挿入され、信号線１０１に現われるセット信号
Ｓまたはムーブ信号Ｍにより導通制御される。次に上記
回路の動作を第２図に示す信号タイム，チャートを参照
して説明する。
本発明のラッチ付きシフトレジスタでは、シフトレジス
タ部とラッチ部を互いに半位相ずらしたタイミングで信
号シフト動作させる。
タ部とラッチ部を互いに半位相ずらしたタイミングで信
号シフト動作させる。
このため、ダイナミック・インバータとして、例えば第
３図に示すような、３個のＭＯＳトランジスタ２１，２
２，２３からなる２相クロック駆動型のものを用いた場
合、第２図に示す４相のクロックφ１〜φ，を用意し、
ラッチ側のインバータ１６はφ１とφ２、シフトレジス
タ側のインバータ１３はφ３とφ４で駆動する。また、
ラッチ側のスイッチ１５はφ，で、シフトレジスタ側の
スイッチ１２はφ２で導通制御する。第３図のダイナミ
ック・インバータは、φ１（φ３）の期間で出力側の浮
遊容量２５をプリチャージしておき、φ２ （φ４）の
期間の後半で入力信号Ｂ１（Ａ１）の反転信号Ｂ２（〜
）を出力する。
３図に示すような、３個のＭＯＳトランジスタ２１，２
２，２３からなる２相クロック駆動型のものを用いた場
合、第２図に示す４相のクロックφ１〜φ，を用意し、
ラッチ側のインバータ１６はφ１とφ２、シフトレジス
タ側のインバータ１３はφ３とφ４で駆動する。また、
ラッチ側のスイッチ１５はφ，で、シフトレジスタ側の
スイッチ１２はφ２で導通制御する。第３図のダイナミ
ック・インバータは、φ１（φ３）の期間で出力側の浮
遊容量２５をプリチャージしておき、φ２ （φ４）の
期間の後半で入力信号Ｂ１（Ａ１）の反転信号Ｂ２（〜
）を出力する。
従つて、シフトレジスタ部１では、インバータＪｌｌか
ら出力されφ２同期でスイッチ１２を通過した信号Ａ１
が、φ，の後半でダイナミック・インバータ１３の出力
側に信号Ａ２として現われ、第２図に矢印ａ１〜へで示
すように信号のシフト動作が行なわれることになる。同
様に、ラッチ部２ａでは、φ４同期でスイッチ１５を通
過したインバータ１４の出力信号Ｂ１が、φ２の後半で
ダイナミック・インバータ１６の出力八となり、再びイ
ンバータ１４に入力されて矢印ｂ１〜玩で示すように信
号がシフトする。尚、第２図のＡｌ，Ａ２，Ｂｉ，Ｂ２
において、斜線を施した部分は信号の直流レベルが確定
している期間を示し、それ以外の部分はＭＯＳ素子の出
力側容量に情報が蓄積されている期間を示す。ラッチ部
２ａに記憶された信号をシフトレジスタ部１に移すため
の制御信号Ｓはクロックφ４に同期したタイミングで与
える。
ら出力されφ２同期でスイッチ１２を通過した信号Ａ１
が、φ，の後半でダイナミック・インバータ１３の出力
側に信号Ａ２として現われ、第２図に矢印ａ１〜へで示
すように信号のシフト動作が行なわれることになる。同
様に、ラッチ部２ａでは、φ４同期でスイッチ１５を通
過したインバータ１４の出力信号Ｂ１が、φ２の後半で
ダイナミック・インバータ１６の出力八となり、再びイ
ンバータ１４に入力されて矢印ｂ１〜玩で示すように信
号がシフトする。尚、第２図のＡｌ，Ａ２，Ｂｉ，Ｂ２
において、斜線を施した部分は信号の直流レベルが確定
している期間を示し、それ以外の部分はＭＯＳ素子の出
力側容量に情報が蓄積されている期間を示す。ラッチ部
２ａに記憶された信号をシフトレジスタ部１に移すため
の制御信号Ｓはクロックφ４に同期したタイミングで与
える。
このようにすると、データ転送用のスイッチ３とラッチ
側のスイッチ１５が同時に導通し、第２図に矢印Ｃ２で
示すように、ラッチ出力Ｂ１がシフトレジスタのダイナ
ミック●インバータ１３に入力される。この場合、シフ
トレジスタ側のスイッチ１２はオフ状態となつているた
め、インバータ１１の出力を改めてカットする必要はな
い。逆に、シフトレジスタ部１の情報をラッチ部２ａに
移す場合には、クロックφ２に同期した制御信号Ｍでス
イッチ３を導通させる。
側のスイッチ１５が同時に導通し、第２図に矢印Ｃ２で
示すように、ラッチ出力Ｂ１がシフトレジスタのダイナ
ミック●インバータ１３に入力される。この場合、シフ
トレジスタ側のスイッチ１２はオフ状態となつているた
め、インバータ１１の出力を改めてカットする必要はな
い。逆に、シフトレジスタ部１の情報をラッチ部２ａに
移す場合には、クロックφ２に同期した制御信号Ｍでス
イッチ３を導通させる。
制御信号Ｍが６“１゛の期間中は、シフトレジスタ側の
インバータ１１の出力信号が、スイッチ１２と３を通つ
て、矢印Ｃ５で示すように信号伐に代つてラッチ側のイ
ンバータ１６に入力される。この場合も、ラッチ側のス
イッチ１５がオフ状態にあり、インバータ１４の出力を
改めてカットする必要がない。外部データ線１０２から
ラッチ部２ａへのデー夕書込みは、データ入出力部２ｂ
のスイッチ２０をクロックφ，に同期したライト信号（
Ｗｒｉｔｅ）で導通させればよい。
インバータ１１の出力信号が、スイッチ１２と３を通つ
て、矢印Ｃ５で示すように信号伐に代つてラッチ側のイ
ンバータ１６に入力される。この場合も、ラッチ側のス
イッチ１５がオフ状態にあり、インバータ１４の出力を
改めてカットする必要がない。外部データ線１０２から
ラッチ部２ａへのデー夕書込みは、データ入出力部２ｂ
のスイッチ２０をクロックφ，に同期したライト信号（
Ｗｒｉｔｅ）で導通させればよい。
このタイミングでスイッチ２０が導通すると、矢印山で
示すように、データ線１０２上の信号がインバータ１６
の出力八に代つてインバータ１４に入力される。ラッチ
部２ａに記憶されたデータの外部データ線１０２への読
取りは、クロックφ２に同期したリード線（Ｒｅａｄ）
でスイッチ１９を導通させ、矢印ｄ１で示すように、デ
ータ入出力部２ｂのインバータ１８の出力Ｌをデータ線
１０２に取り出す。
示すように、データ線１０２上の信号がインバータ１６
の出力八に代つてインバータ１４に入力される。ラッチ
部２ａに記憶されたデータの外部データ線１０２への読
取りは、クロックφ２に同期したリード線（Ｒｅａｄ）
でスイッチ１９を導通させ、矢印ｄ１で示すように、デ
ータ入出力部２ｂのインバータ１８の出力Ｌをデータ線
１０２に取り出す。
この場合、スイッチ１７をφ，同期で毎サイクル導通さ
せることにより、矢印１２，１４，１６で示すように、
ラッチ出力をデータ入出力部のインバータ１８まで常に
取り出しておく。以上、１ビット分の回路構成と動作に
ついて説明したが、本発明のラッチ付きシフトレジスタ
は、上記回路を所要ビット数縦続接続して複数ビットの
信号を保持するシフトレジスタを構成するものである。
せることにより、矢印１２，１４，１６で示すように、
ラッチ出力をデータ入出力部のインバータ１８まで常に
取り出しておく。以上、１ビット分の回路構成と動作に
ついて説明したが、本発明のラッチ付きシフトレジスタ
は、上記回路を所要ビット数縦続接続して複数ビットの
信号を保持するシフトレジスタを構成するものである。
動作説明から明らかなように、本発，明のラッチ付きシ
フトレジスタは、シフトレジスタとラッチとの動作タイ
ミングを半位相ずらし、両者間のデータ転送のタイミン
グを受信側のスイッチ素子のオフ期間に一致させること
により、シフトレジスタおよびラッチの夫々の信号経路
に専用のスイッチ要素を設けることなくデータの転送を
行ないうる。また、ＭＯＳスイッチが２段連続する信号
経路、すなわちＭＯＳスイッチ１２と３、１５と３から
なる経路では、それぞれのＭＯＳスイッチが同期したタ
イミングで導通するため、チャージ・シュアによる信号
レベルの変動がなく、且つこれらの信号経過ではスタテ
ィック・インバータにより安定した入力信号が与えられ
るため、回路動作は確実である。更に本発明のシフトレ
ジスタは、ダイナミック・インバータを利用しているた
め消費電力が少なくて済み、回路構成も簡単なため、Ｌ
ＳＩ化に特に適している。次に、第４図を参照して、本
発明のラッチ付きシフトレジスタの１応用例であるシリ
アル演算器を含む制御システムについて説明する。図に
おいて、３１は前述の１ビットシフトレジスタをｎビッ
ト分縦続接続して構成したシフトレジスタ、３２は上記
各ビットに対応する前述のラッチ部２ａとデータ入出力
部２ｂからなるラッチ回路、３３は上記各ビット毎のデ
ータ転送スイッチ３を含む信号線、３４は上記シフトレ
ジスタ３１の最下位ビットに接続され、１サイクルに１
ビット分の演算を行なつて結果をシフトレジスタの最上
位ビットに帰還する１ビット演算器であり、これらの要
素によりシリアル演算器３０が構成されている。
フトレジスタは、シフトレジスタとラッチとの動作タイ
ミングを半位相ずらし、両者間のデータ転送のタイミン
グを受信側のスイッチ素子のオフ期間に一致させること
により、シフトレジスタおよびラッチの夫々の信号経路
に専用のスイッチ要素を設けることなくデータの転送を
行ないうる。また、ＭＯＳスイッチが２段連続する信号
経路、すなわちＭＯＳスイッチ１２と３、１５と３から
なる経路では、それぞれのＭＯＳスイッチが同期したタ
イミングで導通するため、チャージ・シュアによる信号
レベルの変動がなく、且つこれらの信号経過ではスタテ
ィック・インバータにより安定した入力信号が与えられ
るため、回路動作は確実である。更に本発明のシフトレ
ジスタは、ダイナミック・インバータを利用しているた
め消費電力が少なくて済み、回路構成も簡単なため、Ｌ
ＳＩ化に特に適している。次に、第４図を参照して、本
発明のラッチ付きシフトレジスタの１応用例であるシリ
アル演算器を含む制御システムについて説明する。図に
おいて、３１は前述の１ビットシフトレジスタをｎビッ
ト分縦続接続して構成したシフトレジスタ、３２は上記
各ビットに対応する前述のラッチ部２ａとデータ入出力
部２ｂからなるラッチ回路、３３は上記各ビット毎のデ
ータ転送スイッチ３を含む信号線、３４は上記シフトレ
ジスタ３１の最下位ビットに接続され、１サイクルに１
ビット分の演算を行なつて結果をシフトレジスタの最上
位ビットに帰還する１ビット演算器であり、これらの要
素によりシリアル演算器３０が構成されている。
また、３５は上記シリアル演算器３０に演算指令を与え
るデータプロセッサ、３６は上記シリアル演算器の演算
動作に必要な各種のクロックを発生するクロック発生器
、３７はＡＮＤゲート、３８はフリップ・フ咄ンプを示
す。
るデータプロセッサ、３６は上記シリアル演算器の演算
動作に必要な各種のクロックを発生するクロック発生器
、３７はＡＮＤゲート、３８はフリップ・フ咄ンプを示
す。
第４図回路は、データプロセッサ３５からシリアル演算
器３０に或る目標値データを与え、シリアル演算器でこ
れを処理することにより、フリップ・フロップ３８から
上記目標値に対応するパルス幅のパルス出力Ｐ。
器３０に或る目標値データを与え、シリアル演算器でこ
れを処理することにより、フリップ・フロップ３８から
上記目標値に対応するパルス幅のパルス出力Ｐ。
を得るようにした制御システムとなつている。すなわち
、データプロセッサ３５は、先ず目標値データを母線３
９を介してラッチ回路３２に設定し、次いで演算開始タ
イミングでセット信号Ｓを出力する。
、データプロセッサ３５は、先ず目標値データを母線３
９を介してラッチ回路３２に設定し、次いで演算開始タ
イミングでセット信号Ｓを出力する。
これにより、信号線３３のスイッチが導通して目標値デ
ータがラッチ回路３２からシフトレジスタ３１に移され
、同時にフリップ・フロップ３８がセットされる。１ビ
ット演算器３４は、与えられたデータの最下位ビットの
信号がシフトレジスタ３４から出力されるタイミングＴ
。
ータがラッチ回路３２からシフトレジスタ３１に移され
、同時にフリップ・フロップ３８がセットされる。１ビ
ット演算器３４は、与えられたデータの最下位ビットの
信号がシフトレジスタ３４から出力されるタイミングＴ
。
でデータのデクリメント処理を行ない、シフトレジスタ
のデータの値が零でなｊい間はフラッグ信号Ｆ＝“１゛
を出力し、データの値が零となつたとき、Ｆ＝“Ｏ゛を
出力する。従つて、データの最上位ビットがシフトレジ
スタ３１から出力されるタイミングＴｎ−１で、ＡＮＤ
ゲート３７により上記演算器出力Ｆをフリップ・フ；口
ノブ３８のリセット端子に取り込み、Ｆ＝４′０゛５な
らフリップ●フロップ３８をリセットする。これにより
、フリップ・フロップ３８の出力パルスは、与えられた
目標値に対応したパルス幅のものとなる。つ 上記１ビ
ット演算器３４の具体的な回路例を第５図、信号タイム
チャートを第６図に示す。
のデータの値が零でなｊい間はフラッグ信号Ｆ＝“１゛
を出力し、データの値が零となつたとき、Ｆ＝“Ｏ゛を
出力する。従つて、データの最上位ビットがシフトレジ
スタ３１から出力されるタイミングＴｎ−１で、ＡＮＤ
ゲート３７により上記演算器出力Ｆをフリップ・フ；口
ノブ３８のリセット端子に取り込み、Ｆ＝４′０゛５な
らフリップ●フロップ３８をリセットする。これにより
、フリップ・フロップ３８の出力パルスは、与えられた
目標値に対応したパルス幅のものとなる。つ 上記１ビ
ット演算器３４の具体的な回路例を第５図、信号タイム
チャートを第６図に示す。
図において、Ｘｉはシフトレジスタ３１からのｉビット
目の入力信号、ＸＯｕｔはシフトレジスタ３１の最上位
ビットに帰還すべき出力信号、Ｃｉはｉビット目のキャ
リー信号を示す。ここで、１−１ビット目のキャリー信
号をＣ１−１とすれば、デクリメント演算におけるＸＯ
ｕｔ，Ｃｉは次の論理式で与えられる。ＸＯｕｔ＝Ｘｉ
ｌＣト，＝Ｘｉ４Ｃ，−１ （１）
Ｃｉ＝Ｘｉ−Ｃ，−１＝Ｘｉ＋Ｃ，−１
（２）第５図回路では、シフトレジスタからのデ
ータの最下位ビット入力に同期して１サイクル期間“１
゛となる演算スタート信号ちと、演算指令信号ＣＸＮと
を外部からＡＮＤゲート４１に入力し、その出力をＮＯ
Ｒ回路４３に与えている。
目の入力信号、ＸＯｕｔはシフトレジスタ３１の最上位
ビットに帰還すべき出力信号、Ｃｉはｉビット目のキャ
リー信号を示す。ここで、１−１ビット目のキャリー信
号をＣ１−１とすれば、デクリメント演算におけるＸＯ
ｕｔ，Ｃｉは次の論理式で与えられる。ＸＯｕｔ＝Ｘｉ
ｌＣト，＝Ｘｉ４Ｃ，−１ （１）
Ｃｉ＝Ｘｉ−Ｃ，−１＝Ｘｉ＋Ｃ，−１
（２）第５図回路では、シフトレジスタからのデ
ータの最下位ビット入力に同期して１サイクル期間“１
゛となる演算スタート信号ちと、演算指令信号ＣＸＮと
を外部からＡＮＤゲート４１に入力し、その出力をＮＯ
Ｒ回路４３に与えている。
ＴＯ＝“１゛の期間にＣＩＮ＝゜゜１゛であれば、ＮＯ
Ｒ回路４３の出力Ｃ冨−とシフトレジスタからの入力Ｘ
ｉとが排他論理和（ＥＯＲ）回路４４に入力され、イン
バータ４５から（１）式に従つた１ビット目の演算結果
ＸＯｕｔが得られる。また上記Ｘｉどｄ＝はＮＯＲ回路
４６に入力され、これによつて（２）式に従つた１ビッ
ト目のキャリー信号Ｃｉが得られる。ＮＯＲ回路４６の
出力はＡＮＤゲート４２に入力され、このＮ１ゲートは
ち＝“０゛のとき、すなわち２ビット目以降のＵ轡−を
次々と与える。従つてシフトレジスタのデータが１循す
る間、ＡＮＤゲート４２の出力に基づくＮＯＲゲート出
力石互により、最上位ビットまでのＸｉ，Ｃｉの演算が
順次実行される。演算スタート信号Ｔ。はｎシフトサイ
クル毎に゜゛１゛となるため、信号Ｃ４が“１゛である
限り、上記デクリメント動作が繰り返されることになる
。ＡＮＤゲート４７、ＮＯＲ回路４８、インバータ５０
、ＭＯＳスイッチ４９，５１からなる閉回路．は演算結
果フラッグ信号Ｆを記憶するためのラッチを構成してい
る。
Ｒ回路４３の出力Ｃ冨−とシフトレジスタからの入力Ｘ
ｉとが排他論理和（ＥＯＲ）回路４４に入力され、イン
バータ４５から（１）式に従つた１ビット目の演算結果
ＸＯｕｔが得られる。また上記Ｘｉどｄ＝はＮＯＲ回路
４６に入力され、これによつて（２）式に従つた１ビッ
ト目のキャリー信号Ｃｉが得られる。ＮＯＲ回路４６の
出力はＡＮＤゲート４２に入力され、このＮ１ゲートは
ち＝“０゛のとき、すなわち２ビット目以降のＵ轡−を
次々と与える。従つてシフトレジスタのデータが１循す
る間、ＡＮＤゲート４２の出力に基づくＮＯＲゲート出
力石互により、最上位ビットまでのＸｉ，Ｃｉの演算が
順次実行される。演算スタート信号Ｔ。はｎシフトサイ
クル毎に゜゛１゛となるため、信号Ｃ４が“１゛である
限り、上記デクリメント動作が繰り返されることになる
。ＡＮＤゲート４７、ＮＯＲ回路４８、インバータ５０
、ＭＯＳスイッチ４９，５１からなる閉回路．は演算結
果フラッグ信号Ｆを記憶するためのラッチを構成してい
る。
ＡＮＤゲート４７はち＝゜゜１゛のサイクルにおいて、
インバータ５０からＮＯＲゲート４８へのフィードバッ
ク信号をカットする。つまり、上記ラッチはち＝“゜１
゛において１たんＦの値を“゜０゛にし、然る後、Ｆｉ
＝Ｆ，−１＋ＸＯｕｔの演算結果を記憶することになる
。従つて、シフトレジスタのデータの最上位ビットの信
号Ｘｉ（１＝ｎ−１）が出力された時点Ｔｎ−１で信号
Ｆの状態を判定することにより、シフトレジス・夕のデ
ータが零になつたか否かを知ることができる。第４図の
回路では、上記フラッグ信号Ｆが４６０゛５になつたと
き、フリップ・フロップ３８をリセットし、パルス出力
Ｐ。と信号Ｃ！Ｎを“０゛にすることにより、次のサイ
クルからデクリメント処理を禁止するように構成されて
いる。第７図はシリアル演算器の他の応用例として、一
定時間内に入力するパルスＰの数を計数するシステムを
示す。
インバータ５０からＮＯＲゲート４８へのフィードバッ
ク信号をカットする。つまり、上記ラッチはち＝“゜１
゛において１たんＦの値を“゜０゛にし、然る後、Ｆｉ
＝Ｆ，−１＋ＸＯｕｔの演算結果を記憶することになる
。従つて、シフトレジスタのデータの最上位ビットの信
号Ｘｉ（１＝ｎ−１）が出力された時点Ｔｎ−１で信号
Ｆの状態を判定することにより、シフトレジス・夕のデ
ータが零になつたか否かを知ることができる。第４図の
回路では、上記フラッグ信号Ｆが４６０゛５になつたと
き、フリップ・フロップ３８をリセットし、パルス出力
Ｐ。と信号Ｃ！Ｎを“０゛にすることにより、次のサイ
クルからデクリメント処理を禁止するように構成されて
いる。第７図はシリアル演算器の他の応用例として、一
定時間内に入力するパルスＰの数を計数するシステムを
示す。
この回路はデクリメント動作をする第１のシリアル演算
器３０ａとインクリメント動作をする第２のシリアル演
算器３０ｂとを用い、第１のシリアル演算器３０ａに外
部から目標値データＤ１を与え、フリップ・フロップ３
８かｌら上記目標値に対応したパルス幅をもつパルスＰ
。を出力させる。上記パルスＰ。はＡＮＤゲート６１を
パルス幅に相当する期間だけ開き、これによつて同期回
路６０からの出力信号６０ｓが第２のシリアル演算器３
０ｂに信号Ｃ，Ｎとして入力される。同期信号６０は、
不規則に発生する被計測パルスＰを、第２のシリアル演
算器３０ｂの演算開始タイミングちに同期したパルスに
変換するためのものである。
器３０ａとインクリメント動作をする第２のシリアル演
算器３０ｂとを用い、第１のシリアル演算器３０ａに外
部から目標値データＤ１を与え、フリップ・フロップ３
８かｌら上記目標値に対応したパルス幅をもつパルスＰ
。を出力させる。上記パルスＰ。はＡＮＤゲート６１を
パルス幅に相当する期間だけ開き、これによつて同期回
路６０からの出力信号６０ｓが第２のシリアル演算器３
０ｂに信号Ｃ，Ｎとして入力される。同期信号６０は、
不規則に発生する被計測パルスＰを、第２のシリアル演
算器３０ｂの演算開始タイミングちに同期したパルスに
変換するためのものである。
第２のシリアル演算器３０ｂはＴ。の“タイミングでＣ
ＩＮが“゜１゛のときだけ、レジスタ３１ｂの内容をイ
ンクリメント演算する。従つて、指定した時間幅の経過
後、第２のシリアル演算器３０ｂにムーブ信号Ｍを与え
、シフトレジスタ３１ｂのデータをラッチ回路３２ｂに
転送し、しかる後、ラッチ回路３２ｂの内容を外部にデ
ータＤ２として読出すことにより、パルスＰの発生個数
を知ることができる。
ＩＮが“゜１゛のときだけ、レジスタ３１ｂの内容をイ
ンクリメント演算する。従つて、指定した時間幅の経過
後、第２のシリアル演算器３０ｂにムーブ信号Ｍを与え
、シフトレジスタ３１ｂのデータをラッチ回路３２ｂに
転送し、しかる後、ラッチ回路３２ｂの内容を外部にデ
ータＤ２として読出すことにより、パルスＰの発生個数
を知ることができる。
尚、シリアル演算器を用いて、入力パルスの幅をカウン
トする場合は、第７図の第２の演算器３０ｂの信号Ｃ！
Ｎに被測定パルスを入力し、Ｃ！Ｎが゜゜１゛の期間中
にカウント動作し、カウントデータをシフトレジスタ３
１ｂからラッチ３２ｂに移すようにすればよい。
トする場合は、第７図の第２の演算器３０ｂの信号Ｃ！
Ｎに被測定パルスを入力し、Ｃ！Ｎが゜゜１゛の期間中
にカウント動作し、カウントデータをシフトレジスタ３
１ｂからラッチ３２ｂに移すようにすればよい。
以上、本発明のラッチ付きシフトレジスタはシリアル演
算器に特に有効であるが、本発明は複数ビットのシフト
レジスタのデータを部分的に外部に取り出したり、逆に
シフトレジスタに順次入力されたデータの一部を外部か
ら与えたデータと置き換える用途にも応用でき、その効
果は極めて大きい。
算器に特に有効であるが、本発明は複数ビットのシフト
レジスタのデータを部分的に外部に取り出したり、逆に
シフトレジスタに順次入力されたデータの一部を外部か
ら与えたデータと置き換える用途にも応用でき、その効
果は極めて大きい。
第１図は本発明によるラッチ付きシフトレジスタの要部
を示す回路図、第２歯は上記シフトレジスタの回路動作
を説明するための信号タイムチヤート、第３図は本発明
回路に適用されるダイナミック・インバータの一実施例
回路図、第４図は本発明のシフトレジスタを一応用例で
あるシリアル演算器を含む制御システムを示す図、第５
図は上記シリアル演算器の一部である１ビット演算器３
４の具体的回路図、第６図は上記１ビット演算器の動作
を示す信号タイムチャート、第７図は本発明のラッチ付
きシフトレジスタ今枦用したシリアレ演算器を含む他の
システム例を示す図、であ５。 図において、１はシフトレジスタ部、２ａはラノチ部、
２ｂはデータ入出力部、３はデータ転送１』のスイッチ
、１１，１６，１８はスタテイツｊ●インバータ、１３
，１４はダイナミック●イノバータを示す。
を示す回路図、第２歯は上記シフトレジスタの回路動作
を説明するための信号タイムチヤート、第３図は本発明
回路に適用されるダイナミック・インバータの一実施例
回路図、第４図は本発明のシフトレジスタを一応用例で
あるシリアル演算器を含む制御システムを示す図、第５
図は上記シリアル演算器の一部である１ビット演算器３
４の具体的回路図、第６図は上記１ビット演算器の動作
を示す信号タイムチャート、第７図は本発明のラッチ付
きシフトレジスタ今枦用したシリアレ演算器を含む他の
システム例を示す図、であ５。 図において、１はシフトレジスタ部、２ａはラノチ部、
２ｂはデータ入出力部、３はデータ転送１』のスイッチ
、１１，１６，１８はスタテイツｊ●インバータ、１３
，１４はダイナミック●イノバータを示す。
Claims (1)
- １ 互いに縦接接続されるシフトレジスタの各ビットを
、スタティック・インバータとスイッチ素子とダイナミ
ック・インバータとの直列回路で構成し、上記シフトレ
ジスタの各ビット毎に、スタティック・インバータとス
イッチ素子とダイナミック・インバータとの閉回路から
なるラッチを設け、上記両スイッチ素子の出力側端子間
をデータ転送用のスイッチ素子で接続してなり、上記シ
フトレジスタと上記ラッチを互いに半位相ずらしたタイ
ミングで駆動することにより、データ受取り側のスイッ
チ素子がオフ状態にあるときデータ転送用のスイッチ素
子を介してシフトレジスタとラッチ間のデータ転送が行
なわれるようにしたことを特徴とするラッチ付きシフト
レジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54058140A JPS6045511B2 (ja) | 1979-05-14 | 1979-05-14 | ラッチ付きシフトレジスタ |
| GB8015014A GB2050018B (en) | 1979-05-14 | 1980-05-06 | Shift register |
| US06/147,078 US4387294A (en) | 1979-05-14 | 1980-05-07 | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu |
| DE3018509A DE3018509C2 (de) | 1979-05-14 | 1980-05-14 | Schieberegister |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54058140A JPS6045511B2 (ja) | 1979-05-14 | 1979-05-14 | ラッチ付きシフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55150195A JPS55150195A (en) | 1980-11-21 |
| JPS6045511B2 true JPS6045511B2 (ja) | 1985-10-09 |
Family
ID=13075675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54058140A Expired JPS6045511B2 (ja) | 1979-05-14 | 1979-05-14 | ラッチ付きシフトレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4387294A (ja) |
| JP (1) | JPS6045511B2 (ja) |
| DE (1) | DE3018509C2 (ja) |
| GB (1) | GB2050018B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| US4896054A (en) * | 1983-08-01 | 1990-01-23 | International Business Machines Corporation | Optional single or double clocked latch |
| US4598214A (en) * | 1983-10-31 | 1986-07-01 | Texas Instruments Incorporated | Low power shift register latch |
| US4667339A (en) * | 1983-12-05 | 1987-05-19 | Texas Instruments Incorporated | Level sensitive latch stage |
| US4775990A (en) * | 1984-01-18 | 1988-10-04 | Sharp Kabushiki Kaisha | Serial-to-parallel converter |
| US5230067A (en) * | 1988-05-11 | 1993-07-20 | Digital Equipment Corporation | Bus control circuit for latching and maintaining data independently of timing event on the bus until new data is driven onto |
| JPH0758458B2 (ja) * | 1988-07-21 | 1995-06-21 | 三菱電機株式会社 | データ転送装置及びそれを使用したパイプライン処理装置 |
| US5027382A (en) * | 1988-12-20 | 1991-06-25 | Ricoh Company, Ltd. | Shift register circuit |
| US6473252B1 (en) | 1998-12-23 | 2002-10-29 | And Yet, Inc. | Biphasic multiple level storage method |
| US7912143B1 (en) | 1998-12-23 | 2011-03-22 | And Yet, Inc. | Biphase multiple level communications |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4968634A (ja) * | 1972-11-06 | 1974-07-03 | ||
| US3940596A (en) * | 1973-06-11 | 1976-02-24 | International Business Machines Corporation | Dynamic logic counter |
| US3967254A (en) * | 1974-11-18 | 1976-06-29 | Rca Corporation | Charge transfer memory |
| US3993916A (en) * | 1975-05-21 | 1976-11-23 | Bell Telephone Laboratories, Incorporated | Functionally static type semiconductor shift register with half dynamic-half static stages |
| JPS53112040A (en) * | 1977-03-11 | 1978-09-30 | Citizen Watch Co Ltd | Shift register circuit |
| US4256954A (en) * | 1977-04-01 | 1981-03-17 | Texas Instruments Incorporated | Fast binary coded decimal incrementing circuit |
| US4075464A (en) * | 1977-05-02 | 1978-02-21 | Fairchild Camera And Instrument Corporation | Incrementer/decrementer circuit |
| US4277675A (en) * | 1978-05-01 | 1981-07-07 | Texas Instruments Incorporated | Non-sequential counter |
| US4224676A (en) * | 1978-06-30 | 1980-09-23 | Texas Instruments Incorporated | Arithmetic logic unit bit-slice with internal distributed iterative control |
| US4255785A (en) * | 1978-09-25 | 1981-03-10 | Motorola, Inc. | Microprocessor having instruction fetch and execution overlap |
| US4242735A (en) * | 1978-11-20 | 1980-12-30 | Texas Instruments Incorporated | Calculator-printer interface with numerical string segmentation |
| US4244028A (en) * | 1979-03-08 | 1981-01-06 | National Semiconductor Corporation | Digital microprocessor having a time-shared adder |
| US4293919A (en) * | 1979-08-13 | 1981-10-06 | International Business Machines Corporation | Level sensitive scan design (LSSD) system |
| US4348722A (en) * | 1980-04-03 | 1982-09-07 | Motorola, Inc. | Bus error recognition for microprogrammed data processor |
| US4348741A (en) * | 1980-07-17 | 1982-09-07 | Motorola, Inc. | Priority encoder |
-
1979
- 1979-05-14 JP JP54058140A patent/JPS6045511B2/ja not_active Expired
-
1980
- 1980-05-06 GB GB8015014A patent/GB2050018B/en not_active Expired
- 1980-05-07 US US06/147,078 patent/US4387294A/en not_active Expired - Lifetime
- 1980-05-14 DE DE3018509A patent/DE3018509C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2050018A (en) | 1980-12-31 |
| US4387294A (en) | 1983-06-07 |
| DE3018509C2 (de) | 1983-07-21 |
| DE3018509A1 (de) | 1980-11-20 |
| JPS55150195A (en) | 1980-11-21 |
| GB2050018B (en) | 1983-01-19 |
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