SU847372A1 - Регистр сдвига - Google Patents
Регистр сдвига Download PDFInfo
- Publication number
- SU847372A1 SU847372A1 SU792830574A SU2830574A SU847372A1 SU 847372 A1 SU847372 A1 SU 847372A1 SU 792830574 A SU792830574 A SU 792830574A SU 2830574 A SU2830574 A SU 2830574A SU 847372 A1 SU847372 A1 SU 847372A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- memory
- register
- memory cell
- cells
- Prior art date
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
1
Изобретение относитс к вычисли тельной технике, в частности к запо. минающим устройствам (ЗУ), где уп- равл ющий сдвиговый регистр может быть составной частью ЗУ последовательного действи , основным назначением которого вл етс сбор и передача высокоскоростной информации, совмещение цифровых устройств с различной пропускной способностью и т.д.
Известны управл ющие сдвиговые регистры дл бункерного ЗУ, содержащие триггерные регистры с логическими схемами в цеп х св зи ГО
Наиболее близким по технической сущности к предлагаемому вл етс регистр, который содержит одноступен чатый триггерный регистр с трем фазовыми вентил ми-схемами И в цеп х св зи Т.
Недостатками регистра вл ютс большие аппаратурные затраты и сложное структурное выполнение.
Логическа структура такого регистра удобна дл реализации на МДП-транзисторах, позвол ющих реализовать кратковременное динамическое хранение зар да в узлах структуры . Однако она не может быть реализована на структурах с бипол рными транзисторами, например транзисторно-транзисторной логике или инжекционной логике, необладающими указанным свойством.
Цель изобретени - упрощение регистра сдвига.
Поставленна цель достигаетс тем, что в регистре сдвига, содержащем чейки пам ти, кажда из которых выполнена на первом триггере и первом элементе И, выход которого соединен с одним из входов первых триггеров данной и предьщущей чеек пам ти , другой вход первого триггера каждой чейки пам ти подключен к выходу первого элемента И последующей чейки пам ти, один из входов первого элемента И каждой чейки пам ти соединен с первой тактовой шиной, и.-вторую тактовую шину, в каждую чейку пам ти введены второй , второй итретий элементы И, певые входы которых соединены с выходами первого триггера данной чейки пам ти, другой вход первого элелемента И каждой чейки пам ти соединен , с пр мым выходом второго триггера данной чейки пам ти, инверсный выход которого подключен к выходу данной чейки пам ти, входы .второго триггера каждой чейки пам ти подсоединены к выходам второго и третьего элементов И данной чейки пам ти, вторые входы второго и третьего элементов И каждой- чейки пам ти соединены.со второй тактовой шиной, третий вход второго элемента И подключен к одному из
входов третьего элемента И и пр мому выходу первого триггера предыдущ чейки пам ти.
На чертеже изображена функциональна схема предложенного регистра сдвига.
Схема содержит чейки ,1-3 пам ти (на чертеже показаны только три чейки пам ти), триггеры 4 и 5, пер-вый элемент И 6, второй и третий элементы И 7 и 8, тактовые шины 9 и 10, выходы 11-13 чеек пам ти 1-3.
Регистр сдвига функционирует следующим образом.
Если в накопителе 14 заполнены. от i-ой до, В -ой позиции, то триггеры 4 чеек 2 и 3 пам ти наход тс в состо нии 1, а триггер 4 чейки 1 пам ти - в О, то все тригеры 5 - также в О. Управление .по тактовым шинам 9 и 10 производитс неперекрывающимис импульсами Фг.
Занесение новых данных осуществл етс по импульсу OQ В тактовой шине 10, при этом маркерна 1 продвигаетс по регистру, а импульс сдвига по вл етс последовательно н выходе регистра. Когда по очередном импульсу Фх, на шине 9 маркерна 1 заноситс в триггер 4 чейки 1 па м ти, по следующему импульсу Ф на шине 10 триггер .5 чейки 1 пам ти возвращаетс в О, а в триггер 5 чейки 2 пам ти 1 не заноситс , так как запрещаетс сигналом с нулевого выхода триггера 4 чейки 2 пам ти, наход щегос до этого в состо нии 1.
Считывание данных из регистра осуществл етс по импульсу Ф в шине 9 установлением триггера 4 чейки 3 пам ти в О. Тогда по следующему сигналу Фд по шине 10 в 1 переключаетс триггер 5 чейки 3 пам ти,
а по следующему сигналу Ф. триггер 4 чейки 1 пам ти переключаетс в О, и т.д. Таким образом при считывании по регистру продвигаетс маркерный О. Триггер 4 чейки 1 пам ти , наход щийс в 1, переключаетс в О и остаетс в таком состо нии .
Считывание и занесение данных может быть совмещенно. При этом маркерные 1 и О продвигаютс по регистру навстречу в граничной чейк;и пам ти их продвижение прерываетс аналогичным образом. И занесение и считьшание возможно с пробелом как
минимум в один такт. Особенностью регистра вл етс отсутствие цепи общего сброса или начальной установки . При включении питани все триггеры устанавливаютс в произвольное
состо ние, но затем под д-ействием импульсов Ф -и Ф.2 происходит упор до - чение таким образом что в триггеpax 4 правой части регистра содержатс 1, а в триггера 4 левой части - О. Поэтому..перед работой необходимо подать серию импульсов Считывание и очистить таким образом регистр.
Регистр, особенно подходит под схемотехнику и технологию инжекционных структур (ил), дл которой другие известные логические структуры регистров не год тс .
Предложенный регистр вместе с накопителем ЗУ размещаетс на одном полупроводниковом кристалле, представл ющем автономное удобное дл многих практических задач бункерное ЗУ. Емкость бункерного ЗУ можно наращивать
путем соединени многих кристаллов.
Claims (2)
1.Синтез последовательного ЗУ буйкерного типа. - Автоматика, 1979,
№ 2.
2.Авторское свидетельство СССР № 630643, кл. G 11 С 19/00, 1978
. (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792830574A SU847372A1 (ru) | 1979-10-16 | 1979-10-16 | Регистр сдвига |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792830574A SU847372A1 (ru) | 1979-10-16 | 1979-10-16 | Регистр сдвига |
Publications (1)
Publication Number | Publication Date |
---|---|
SU847372A1 true SU847372A1 (ru) | 1981-07-15 |
Family
ID=20855329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792830574A SU847372A1 (ru) | 1979-10-16 | 1979-10-16 | Регистр сдвига |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU847372A1 (ru) |
-
1979
- 1979-10-16 SU SU792830574A patent/SU847372A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4442508A (en) | Storage cells for use in two conductor data column storage logic arrays | |
US4706216A (en) | Configurable logic element | |
DE3687407D1 (de) | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. | |
US3942163A (en) | CCD stack memory organization | |
GB1122411A (en) | Data storage circuit | |
US5936449A (en) | Dynamic CMOS register with a self-tracking clock | |
US4387294A (en) | Shift register-latch circuit driven by clocks with half cycle phase deviation and usable with a serial alu | |
SU847372A1 (ru) | Регистр сдвига | |
GB2202356A (en) | Configurable combinational logic circuit | |
EP0293808B1 (en) | Semiconductor integrated circuit | |
US4438407A (en) | Integrable demodulator for digital signals modulated onto carriers | |
US4314348A (en) | Signal processing with random address data array and charge injection output | |
SU962918A1 (ru) | Устройство дл вычислени логических выражений @ переменных | |
SU552600A1 (ru) | Устройство дл синхронизации операндов в однородных структурах | |
SU763965A1 (ru) | Буферное запоминающее устройство | |
SU750568A1 (ru) | Буферное запоминающее устройство | |
SU1497743A1 (ru) | Пересчетное устройство в @ -кодах Фибоначчи | |
SU497637A1 (ru) | Однотактный регистр сдвига | |
SU951402A1 (ru) | Устройство дл сдвига информации | |
SU805415A1 (ru) | Регистр сдвига | |
SU387361A1 (ru) | Арифметическое устройство последовательного | |
SU482899A1 (ru) | Делитель на 5 | |
SU1049971A2 (ru) | Накопитель дл запоминающего устройства | |
SU363212A1 (ru) | Инвертор | |
SU822288A1 (ru) | Буферное запоминающее устройство |