JPS63286936A - レジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はシグナルプロセッサ等に多数使用されるレジス
タ回路に関するものである。

（従来の技術） レジスタ回路はクロック信号に同期してデータを入力、
保持する順序回路でありシグナルプロセッサ等の論理集
積回路において、データの格納に用いられる回路である
。従来このレジスタ回路を構成するものとしては「半導
体集積回路の基礎」、培風館、２２６７図４　、２１　
（ｂ）　（昭和６１年２月２０日発行）に記載されるも
のがあった。第４図（ａ）。

（ｂ）に上記文献の回路構成と動作を示す。ただし、第
４図（、）は上記文献の回路全相補型Ｍｏｓトランジス
タで構成したものである。第４図（、）において３１〜
３４はトランスファーゲート、３５〜３８はインバータ
ーである。インバーター３５の入力にはトランスファー
ゲート３１および３２が、出力にはインバーター３６の
入力がそれぞれ接続されている。またインバーター３６
の出力にはトランスファーｆ　−）　３２の他一方およ
びトランスファーゲート３３が接続されている。さらに
インバーター３７の入力にはトランスファーゲート３３
の他一方およびトランスファーゲート３４が、出力には
インバーター３８の入力が接続されており、インバータ
ー３８の出力（レヅスタの出力）にはトランスファーゲ
ート３４の他一方が接続されている。ここで第４図の回
路動作の理解を助はるために、トランスファーゲートお
よびインバーターの動作を第６図を用いて説明する。第
６図において６１および６３ばＰチャンネルＭＯＳトラ
ンジスタ（以下ＰＭＯ８Ｔｒと記す）、６２および６４
はＮチャンネルＭＯ８）ランジスタ（以下ＮＭＯ３Ｔ　
ｒと記す）である。ＰＭＯ８Ｔｒはダートが低（Ｌｏｗ
　）レベル（以下“Ｌ″と記す）のとき導通し、高（Ｈ
ｉｇｈ　）レベル（以下“Ｈ”と記す）のとき非導通と
なる。

ＮＭＯ８Ｔ　ｒはダートが”Ｈ”のとき導通し、＋１　
Ｌ”のとき非導通となる。第６図のトランスファーゲー
トはＰＭＯ８Ｔｒと間０８Ｔｒのソースどうし、ＰＭＯ
ＳＴ　ｒとＮＭＯ８Ｔｒのドレインどうしがそれぞれ互
いに接続されてお９、ＰＭＯ８Ｔ　ｒとＮＭＯＳＴ　ｒ
のダートには互いに反転した信号が供給される。これに
よシ入力信号を出力に伝達するかまたは遮断するかの動
作が行なわれる。インバーターに関してはＰＭＯ８Ｔｒ
のソースは電源電位に、ドレインはＮＭＯ８Ｔ　ｒのド
レインに接続されており、　ＮＭＯ８Ｔｒのソースは接
地電位に接続されている。ＰＭＯ８ＴｒおよびＮＭＯ８
Ｔｒのダートに信号が入力され両者のドレインから反転
信号が出力される。

以下に第４図（、）の回路の動作を説明する。いま第４
図（ｂ）のタイムチャートにおいてＴ１の期間での最終
入力データをＤｌとすると、クロックφがＬ”の期間に
トランスファーｆ　−）　３１を通じて取シ込まれた該
データはＴ２になるとクロックφが”Ｈ”となるためト
ランスファーゲート３２゜３３が導通しトランスファー
ゲート３１．３４が非導通となりインバータ−３７ｊ３
８ｆ通じてＱＡにはＤｌが出力される。Ｔ２の期間はマ
スター部のトランスファーダート３２およびインバータ
ー３５．３６は閉ループを形成するため出力ＱＡＯ値は
保持される。次に、Ｔ３にうつシクロツクφが再び′Ｌ
″になるとトランスファーゲート３１．３４が導通し、
トランスファーゲート３２．３３が非導通となる。この
ためマスター部は新データを取シ込む一方、スレーブ部
のトランスファーダート３４およびインバーター３７゜
３８は閉ルーｆを形成するため出力ＱＡはＴ２での値を
引き続き保持する。次に、Ｔ４で再びクロックφがＨ”
になると、Ｔ３の期間に取り込まれた最終入力データＤ
２は、トランスファーｙ　−ト３２．３３が導通しトラ
ンスファーダート３ノ。

３４が非導通となるためＴ２での動作と同様にしてＱＡ
にはＤ２が出力されＴ４の期間中該データが保持される
。以下については前述したＴ　３　（ＴＩ）〜Ｔ４（Ｔ
２）の動作を同様にくり返す。

一方、シグナルプロセッサ等では割込み機能あるいはマ
ルチタスク機能を必要とする場合がある。

割込みとはシグナルプロセッサが通常の動作を行なって
いるときに強制的に介入し他の処理を実行することをい
うが、割込みを行なう場合には割込み処理終了後に割込
み以前の処理が引続き実行できるようにしておくことが
必要である。同様に、複数のタスクを実行するマルチタ
スク処理時においても一方のタスクから他方のタスクに
切り換える場合、復帰後、切り換え前のタスクが引′続
き実行できるようにしておくことが必要である。これに
関し、プログラムによりレジスタ内のデータをメモリに
退避させる方法がある。しかしながらプログラムで制御
を行なうと余分な処理ステップを要するため、割込み処
理あるいは他のタスク処理が直ちに開始できないという
欠点がある。一方、ハードウェア上レジスタを多面構成
にし、割込み直前あるいは前タスクの最終データを一方
のレジスタに格納し他のレジスタは割込み処理時あるい
は他のタスク処理時に用いるという方法がある。

第５図は、この方法に関し従来回路で二つのデータが保
持できるレジスタを構成した場合を示している。４１は
通常の動作時に用いられる従来のレジスタ回路、４２は
割込み時に用いられる従来のレジスタ回路、４３〜４５
はインバーター、４６゜４７はＡＮＤダート、４８はマ
ルチプレクサである。

４８のマルチブレフサは表１に示す真理値表の動作をす
る。

表　　１ 以下、第３図のタイムチャートにそって第５図の回路の
動作説明をする。レジスタ回路の動作については先に説
明したので省略する。Ｔ　（ｎ）の期間では例えば割込
み信号ＩＮＴが′Ｌ″のため入力データＤｎは通常用の
レジスタ４ノにより保持される。

次にＴ（ｎ＋１）では割込み信号ＩＮＴは同じく′Ｌ″
であるので入力データＤｎ＋’ｌは同様にレジスタ４１
により保持される。次にＴ（ｎ＋ｘ）からＴ（ｎ＋２）
に移るタイミングで割込み信号ＩＮＴが′Ｈ＃になると
期間Ｔ（ｎ＋２）ではレジスタ４１を制御するクロック
は停止し割込み用のレジスタ４２全制御するクロックが
動作に入るため入力データは該レジスタ４２により保持
され、レジスタ４ノは前のサイクルのデータＤｎ＋１全
保持することになる。Ｔ（ｎ＋３　）では割込み信号Ｉ
ＮＴは同じくＨ′のため入力データＤｉ＋１は同様に割
込み用のレジスタ４２により保持されレジスタ４１では
データＤ　ｎ　＋　１が引続き保持される。次にＴ（ｎ
＋３）からＴ（ｎ＋４）に移るタイミングで割込み信号
ＩＮＴがＨ”からＩ　Ｌ　ｊｌになると、レジスタ４１
のクロックが再開すると同時にレジスタ４２のクロック
は停止する。このため入力データＤｎ＋２は通常用のレ
ジスタ４１により保持される。レジスタ４２は前のサイ
クルのデータＤｉ＋１′ｆ：引続き保持する。

以上の各レジスタの動作にマルチプレクサ４８の動作を
加えると出力ＯＵＴは第３図のタイムチャートに示すデ
ータを出力することになる。このようにレジスタを多面
の構成にすることにより、通常の動作から割込み処理へ
また割込み処理から通常の動作への切り換え、あるいは
マルチタスク時のタスク切シ換え等を即座に行なうこと
が出来る。

（発明が解決しようとしている問題点）しかしながら、
上記のように一つのデータ入力経路に対し複数のデータ
が保持できるようにレジスタを構成する場合、保持する
データの数に比例したハード量の増大が生じる。

本発明は前記従来技術が持っていた問題点として、一つ
のデータ入力経路に対し複数のデータが保持できるレジ
スタを構成する場合にハード量が増大するという問題を
解決するレジスタ回路を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、複数のデータが
保持できるマスタースレーブ型のレジスタ回路の構成に
関しマスター部を各面共通とする手段を用いることで、
従来の回路を用いて上記の機能を有するレジスタを構成
する場合にくらべてハード量が低減するようにしたもの
である。

（作用） 本発明によ・れば、以上のようにレジスタ回路を構成し
たので、複数のデータが保持できるレジスタを構成する
場合従来の回路にくらベハード量が低減できる。したが
って、前記問題点を除去できるのである。

（実施例） 第１図（ａ）はこの発明の実施例を示す回路図であって
、二つのデータが保持できるレジスタ回路の構成を示す
ものである。１〜６はトランスファーゲート、７〜１２
はインバーター、１１０は第一のスレーブ部、１２０は
第二のスレーブ部である。

インバーター７の入力にはトランスファーゲート１およ
び２の一方が、出力にはインバーター８の入力がそれぞ
れ接続されている。また、インバーター８の出力にはト
ランスファーダート２の他一方およびトランスファーゲ
ート３および５の一方がそれぞれ接続されている。イン
バーター９の入力にはトランスファーゲート３の他一方
およびトランスファーｆ−）　４の一方が接続されてお
シ、出力にはインバーター１０の入力が接続されている
、インバーター１１の入力にはトランスファーゲート５
の他一方およびトランスファーグートロの一方が接続さ
れておシ出力にはインバーター１２の入力が接続されて
いる。さらに、インバーター１０の出力はトランスファ
ーダート４の他一方に接続されておりここから出力Ｑｌ
ｅとっている。インバーター１２の出力はトランスファ
ーダート６の他一方に接続されておりここから出力Ｑ２
をとっている。

次に第１図（ａ）の動作を同図（ｂ）のタイムチャート
にそって説明する。ここではφに連続クロツタを供給し
、φｌ　、φ２には図のようにφに対しＨ”の期間が同
一で周期が二倍であるクロックを位相をずらして供給す
るものとする。ＴＩ直前での最終入力データｉＤ１とす
るとφがＬ＃の期間にトランスファーダートＩｆ：通じ
て取シこまれた該データはＴ１ではφ、φｌが共に′Ｈ
”、φ２がＬ”となるためトランスファーゲート２．３
゜６が導通しトランスファーゲートｌ、４．５は非導通
となジインバーター９　、１０ｆ通じて出力Ｑ１にはＤ
ｌが出力される。（このときＱ２はそれ以前のサイクル
に取りこんだデータを保持している。）Ｔ２の期間はφ
、φ！、φ２共にＬ′のため第１のスレーブ部および第
２のスレーブ部は共に閉ループ全形成しＱｌ　、Ｑ２の
値は保持される。次にＴ３に移シφはＨ＃、φｌは引き
続きｎ　Ｌ　ｊｌ、φ２はＨ＃となるとトランスファー
ゲート２．４．５が導通しトランスファーゲート１．３
．６は非導通となる。従って出力Ｑ１は引き続きデータ
Ｄ１を保持し、出力Ｑ２にはＴ２の期間に取シこまれた
最終データＤ２が出力される。

Ｔ４ではφ、φ１、φ２共に“Ｌ＃のため第１のスレー
ブ部、第２のスレーブ部共に閉ルーｆを形成しＱｌ、Ｑ
２はＴ２のときと同様に前の期間のデータを引続き保持
する。以下、Ｔ５〜Ｔ８については取りこむデータが異
なること２除いて前述したＴ１〜Ｔ４の動作を同様に繰
り返す。

第２図は本発明による回路で二つのデータが保持できる
レジスタを構成したものである。２１〜２４はインバー
ター、２５．２６はＡＮＤダート、２７は本発明による
レジスタ回路、２８はマルチプレクサである。マルチプ
レクサについては第５図と同様のものを用いている。本
回路の機能は第５図のものと同様なので同じく第３図の
タイムチャートに従って動作を説明する。ゴ（ｎ）の期
間では割込み信号ＩＮＴがＬ＃のため入力データＤｎは
Ｑｌに出力、保持される。次にＴ（ｎ＋１）では割込み
信号ＩＮＴは同じくＬ”であるので入力データＤｎ＋１
は同様にＱｌに出力、保持される。次にＴ（ｎ＋１）か
らＴ（ｎ＋２）に移るタイミングで割込み信号ＩＮＴが
Ｈ＃になると期間Ｔ（ｎ＋２）ではＱｌを制御するクロ
ックは停止しＱ２を制御するクロックが動作に入る。こ
のため入力データＤｉはＱ２に出方、保持され、一方。

１は前のサイクルのデータＤｎ＋１’ｊｚ引続き保持す
る。Ｔ（ｎ＋３）では割込み信号ＩＮＴは同じく“Ｈ”
のため入力データＤｉ＋１は同様にＱ２に出方、保持さ
れＱｌにはデータＤ　ｎ　＋　１が引続き保持される。

次にＴ（ｎ＋３）からＴ（ｎ＋４）に移るタイミングで
割込み信号ＩＮＴがＨ”からＬ”になると、Ｑｌを制御
するクロックが再開すると同時にＱ２を制御するクロッ
クは停止する。このためＱｌに保持していたデータＤｎ
＋１はこの時点により再度使用可能となシ、また入力デ
ータＤ　ｎ　＋　２はＱｌに保持される。一方Ｑ２は前
のサイクルのデータＤ　ｉ　＋　１を引続き保持する。

以上のレジスタの動作にマルチプレクサ２８の動作を加
えると出力ＯＵＴはタイムチャートに示すデータを出力
することになる。

このように本実施例では二つのデータが保持できるマス
タースレーブ型のレジスタ回路において、マスター部を
各面共通とする手段を用いたので、従来回路で構成した
レジスタ回路にくらべてハード量が低減できる。

（発明の効果） 以上詳細に説明したように本発明によれば、複数のデー
タが保持できるマスタースレーブ型のレジスタ回路の構
成に関しマスター部を共通とする手段を用いたので、従
来の回路で上記機能を有するレジスタ回路を構成する場
合にくらべてハード量が低減できる。したがって、多量
の割込み機能やマルチタスク機能を有するシグナルプロ
セッサ等においてハード量が増大するという問題点の解
決が期待できるのである。なお、本実施例ではスレーブ
部は二面の場合を示したが三面以上の構成にすることも
もちろん可能である。またレジスタの出力に関してはマ
ルチプレクサで一方を選択する構成を示したが、両出力
をそれぞれ別データとして同時に用いることもできるな
ど幾多の応用が可能である。さらに本回路は相補型ＭＯ
８）ランジ′スタで回路全構成するに限らず、Ｎチャン
ネルＭＯ８）ランジスタやＰチャンネルＭＯＳトランソ
スタで回路を構成する場合にも同様の効果をあげること
ができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の一実施例を示す回路図、第１
図（ｂ）は第１図（ａ）のレジスタ回路の動作を示すタ
イムチャート、第２図は本発明のレジスタ回路の応用例
を示す回路図、第３図は第２図　および第ぢ図　の回路
の動作を示すタイムチャート、第４図（、）は従来のレ
ジスタ回路の回路図、第千図（ｂ）は第序図（ａ）のレ
ジスタ回路の動作を示すタイムチャート、第５図は従来
のレジスタ回路を用いた複数データ保持レジスタ回路の
回路図、第６図はトランスファーデートおよびインバー
ターの構成を示す図である。 １〜６・・・トランスファゲート、７〜１２・・・イン
バータ。 特許出願人　　沖電気工業株式会社 Φ２ 、本、父Ｉ月めレジ又り回］各 第１図（０） φ　　　　　　　　　　　や ２Ｌ米のレジ又り回路 第４図（０） 第４図（Ｏ）ｍｌ動（’Ｉ＝ｒｅホすタイムナ、ｖ−ｂ
第４図（ｂ） 従来、Ｐ夏↑父テ′−グイ禾１）レジ”スタ回ｙ苓・第
５図 トランスフアープ・・−トあ・よひイ〉ノぐ一ターの才
葺八第６図

Claims (1)

1. 【特許請求の範囲】 一つのデータ入力経路に対し複数のデータを保持するマ
   スタースレーブ型のレジスタ回路において、 一個のマスター部回路の出力に複数個のスレーブ部回路
   を並列に接続したことを特徴とするマスタースレーブ型
   のレジスタ回路。