JPH03211613A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH03211613A JPH03211613A JP2006383A JP638390A JPH03211613A JP H03211613 A JPH03211613 A JP H03211613A JP 2006383 A JP2006383 A JP 2006383A JP 638390 A JP638390 A JP 638390A JP H03211613 A JPH03211613 A JP H03211613A
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- circuit unit
- processing device
- signal processing
- latch
- input
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- 230000007257 malfunction Effects 0.000 description 2
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- 238000011084 recovery Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ディジタル信号処理装置に関し、特に詳細に
は複数のステージから構成されるバイブライン方式のデ
ィジタル信号処理装置に関する。
は複数のステージから構成されるバイブライン方式のデ
ィジタル信号処理装置に関する。
（従来の技術）
第７図は従来におけるバイブライン方式を用いたディジ
タル信号処理装置のブロック図である。
タル信号処理装置のブロック図である。
同図において、１，３および５は回路ユニット、７は入
力レジスタ、１３は出力レジスタ、９および１１はレジ
スタである。回路ユニット１，３゜５は入力レジスタ７
、出力レジスタ１３およびレジスタ９．１１を介して互
いに直列に接続されている。このように、バイブライン
方式の信号処理装置は回路ブロックを複数個のステージ
である回路ユニット１，３．５に分割し、各々のユニッ
ト間にレジスタを配置している。昇れによりサイクル時
間を短縮することが可能である。
力レジスタ、１３は出力レジスタ、９および１１はレジ
スタである。回路ユニット１，３゜５は入力レジスタ７
、出力レジスタ１３およびレジスタ９．１１を介して互
いに直列に接続されている。このように、バイブライン
方式の信号処理装置は回路ブロックを複数個のステージ
である回路ユニット１，３．５に分割し、各々のユニッ
ト間にレジスタを配置している。昇れによりサイクル時
間を短縮することが可能である。
また、各々のステージの遅延時間を等しくすることによ
り、バイブライン方式を採用しない信号処理装置と比べ
て、サイクル時間（処理時間）を約１／３に短縮するこ
ができる。
り、バイブライン方式を採用しない信号処理装置と比べ
て、サイクル時間（処理時間）を約１／３に短縮するこ
ができる。
しかしながら、各パイプラインステージの遅延時間を均
一にすることは一般的に困難である。
一にすることは一般的に困難である。
即ち、回路ブロックを複数のステージへ分割するには機
能単位で行なわれる。例えば、機能単位として、ＡＬＵ
等の遅延時間の大きい単位もあれば、レジスタへの書き
込み処理等の遅延時間の小さい単位も存在する。また、
同一ステージにおいても、処理の内容により遅延時間が
変化する場合もある。
能単位で行なわれる。例えば、機能単位として、ＡＬＵ
等の遅延時間の大きい単位もあれば、レジスタへの書き
込み処理等の遅延時間の小さい単位も存在する。また、
同一ステージにおいても、処理の内容により遅延時間が
変化する場合もある。
従って、各ステージの遅延時間を均一にすることは困難
である。そして、各ステージの遅延時間が均一でない場
合、装置のサイクル時間の大小は、最大遅延時間を持つ
ステージに支配される。このため、他のステージの遅延
時間を減少させても装置全体のサイクル時間を短縮する
ことはできない。
である。そして、各ステージの遅延時間が均一でない場
合、装置のサイクル時間の大小は、最大遅延時間を持つ
ステージに支配される。このため、他のステージの遅延
時間を減少させても装置全体のサイクル時間を短縮する
ことはできない。
一方、サイクル時間を短縮するためには、回路ブロック
の分割数をさらに増加させる方法もある。
の分割数をさらに増加させる方法もある。
しかしながら、この方法においてはステージ数が増加す
ると、分岐、ト、ラップ、例外処理等によりバイブライ
ン処理の乱れが発生した場合、回復処理が複雑になると
いう問題がある。
ると、分岐、ト、ラップ、例外処理等によりバイブライ
ン処理の乱れが発生した場合、回復処理が複雑になると
いう問題がある。
（発明が解決しようとする課題）
以上説明したように、従来のバイブライン方式の処理装
置においては、サイクル時間を短縮するためには、各ス
テージの遅延時間を均一にしたり、また回路ブロックを
複数のステージへ分割する際に分割数を増加する必要が
あった。その反面、処理の乱れが生じた場合の回路処理
が複雑になるという問題があった。
置においては、サイクル時間を短縮するためには、各ス
テージの遅延時間を均一にしたり、また回路ブロックを
複数のステージへ分割する際に分割数を増加する必要が
あった。その反面、処理の乱れが生じた場合の回路処理
が複雑になるという問題があった。
そこで、本発明は上記した問題を解決するためになされ
たものであり、その目的とするところは、ステージ数を
増加することなく全体のサイクル時間を短縮したバイブ
ライン方式のディジタル信号処理装置を提供することに
ある。
たものであり、その目的とするところは、ステージ数を
増加することなく全体のサイクル時間を短縮したバイブ
ライン方式のディジタル信号処理装置を提供することに
ある。
［発明の構成コ
（課題を解決するための手段）
本発明のディジタル信号処理装置は、複数のパイプライ
ンステージから構成されるディジタル信号処理装置にお
いて、前記ステージの１つは、第１および第２の回路ユ
ニットから構成され、該第２の回路ユニットの前段には
第１のラッチ手段が設けられ、該第２の回路ユニットの
後段には第２のラッチ手段が設けられており、該第１の
ラッチ手段の出力は該第２の回路ユニットに入力され、
該第２の回路ユニットの出力は該第２のラッチ手段に入
力され、該第１および第２のラッチ手段に入力されるク
ロックは互いに逆相であることを特徴としている。
ンステージから構成されるディジタル信号処理装置にお
いて、前記ステージの１つは、第１および第２の回路ユ
ニットから構成され、該第２の回路ユニットの前段には
第１のラッチ手段が設けられ、該第２の回路ユニットの
後段には第２のラッチ手段が設けられており、該第１の
ラッチ手段の出力は該第２の回路ユニットに入力され、
該第２の回路ユニットの出力は該第２のラッチ手段に入
力され、該第１および第２のラッチ手段に入力されるク
ロックは互いに逆相であることを特徴としている。
また、前記第２の回路ユニットの最大遅延時間は、前記
第１の回路ユニットの最大遅延時間よりも小さいことを
特徴としている。
第１の回路ユニットの最大遅延時間よりも小さいことを
特徴としている。
（作用）
本発明の信号処理装置においては、例えば最大遅延時間
を有するステージを第１および第２の回路ユニットに分
け、第２の回路ユニットの前後に各々第１および第２の
ラッチ手段を設けた構成を有している。これらのラッチ
手段へは、互いに逆相のクロックが入力されるので、一
方がスルー状態のとき他方はロック状態となり同時にス
ルーあるいはロック状態になることはない。そして、最
大の遅延時間を有する前記ステージは第１および第２の
回路ユニットに分割されており、第２の回路ユニットの
遅延時間を次のサイクルステップで動作させる。また第
１および第２の回路ユニットの動作は前記クロックに基
づいて動作するので誤動作が生じることなく装置全体の
サイクル時間を短縮することができる。
を有するステージを第１および第２の回路ユニットに分
け、第２の回路ユニットの前後に各々第１および第２の
ラッチ手段を設けた構成を有している。これらのラッチ
手段へは、互いに逆相のクロックが入力されるので、一
方がスルー状態のとき他方はロック状態となり同時にス
ルーあるいはロック状態になることはない。そして、最
大の遅延時間を有する前記ステージは第１および第２の
回路ユニットに分割されており、第２の回路ユニットの
遅延時間を次のサイクルステップで動作させる。また第
１および第２の回路ユニットの動作は前記クロックに基
づいて動作するので誤動作が生じることなく装置全体の
サイクル時間を短縮することができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。第１
図は、本発明の第一の実施例であるマスタースレーブラ
ッチ方式のパイプライン処理方式を用いたディジタル信
号処理装置の構成図である。同図において、回路ブロッ
クは回路ユニット（Ａ）２０、第１の回路ユニット（Ｂ
）２２ａ。
図は、本発明の第一の実施例であるマスタースレーブラ
ッチ方式のパイプライン処理方式を用いたディジタル信
号処理装置の構成図である。同図において、回路ブロッ
クは回路ユニット（Ａ）２０、第１の回路ユニット（Ｂ
）２２ａ。
第２の回路ユニット（Ｂｉ ２２ｂおよび回路ユニット
（Ｃ）２４の各ステージから構成されている。つまり、
第７図に示した従来例におけるステージ（Ｂ）３を第１
の回路ユニット（Ｂ）２２ａおよび第２の回路ユニッｌ
−（Ｂ−）２２ｂに分割したものである。各回路ユニッ
ト２２，２２ａ。
（Ｃ）２４の各ステージから構成されている。つまり、
第７図に示した従来例におけるステージ（Ｂ）３を第１
の回路ユニット（Ｂ）２２ａおよび第２の回路ユニッｌ
−（Ｂ−）２２ｂに分割したものである。各回路ユニッ
ト２２，２２ａ。
２２ｂおよび２４は入力レジスタ２６、レジスタ２８、
第１のラッチ手段であるマスターラッチ３Ｏａ、第２の
ラッチ手段であるスレーブラッチ３０ｂそして出力レジ
スタ３２を介して互いに直列に接続されている。
第１のラッチ手段であるマスターラッチ３Ｏａ、第２の
ラッチ手段であるスレーブラッチ３０ｂそして出力レジ
スタ３２を介して互いに直列に接続されている。
このマスターラッチ３０ａおよびスレーブラッチ３０ｂ
は、例えばトランスペアレントラッチで構成されている
。第３図はＣＭＯ５回路を用いたトランスペアレントラ
ッチの構成図を示す。同図において、ゲートＧがＨレベ
ルの場合、データＩＮ−データＯＵＴ状態となり、ゲー
トＧがＬレベルの場合データＯＵＴはゲートＧの立ち下
がりエツジ時におけるデータＩＮの値を保持する動作を
する。そして、入力レジスタ２６、レジスタ２８、スレ
ーブラッチ３０ｂ１出力レジスタ３２へは、クロック信
号（ＣＬＫ）が入力されて動作する。
は、例えばトランスペアレントラッチで構成されている
。第３図はＣＭＯ５回路を用いたトランスペアレントラ
ッチの構成図を示す。同図において、ゲートＧがＨレベ
ルの場合、データＩＮ−データＯＵＴ状態となり、ゲー
トＧがＬレベルの場合データＯＵＴはゲートＧの立ち下
がりエツジ時におけるデータＩＮの値を保持する動作を
する。そして、入力レジスタ２６、レジスタ２８、スレ
ーブラッチ３０ｂ１出力レジスタ３２へは、クロック信
号（ＣＬＫ）が入力されて動作する。
一方、マスターラッチ３０ａには、クロック信号の逆相
を有するクロック信号（ＣＬ Ｋ）が入力されて動作す
る。従って５、マスターラッチ３０ａがスルー状態のと
き、スレーブラッチ３０ｂはロックされており、マスタ
ーラッチ３０ａがロック状態のとき、スレーブラッチ３
０ｂはスルー状態となる。
を有するクロック信号（ＣＬ Ｋ）が入力されて動作す
る。従って５、マスターラッチ３０ａがスルー状態のと
き、スレーブラッチ３０ｂはロックされており、マスタ
ーラッチ３０ａがロック状態のとき、スレーブラッチ３
０ｂはスルー状態となる。
上記構成を有する本実施例の信号処理装置の動作に関し
て説明する。
て説明する。
第２図は、本実施例の信号処理装置の動作を示すタイミ
ングチャート図である。データＩＮが、最初のステージ
である回路ユニット２０を経て次のステージである回路
ユニット２２ａへ入力した後における、回路ユニット（
Ｂ）２２ａから回路ユニット（Ｃ）２４にかけてのデー
タの流れをこのタイミングチャートを参照して説明する
。クロック（ＣＬＫ）がサイクルの前半（Φ１）で立ち
上がると、回路ユニット（Ｂ）２２ａの入力Ｂｉｎが駆
動される。入力Ｂｉｎの確定時から、回路ユニット（Ｂ
）２２ａの遅延時間ｔ４．８の経過後、回路ユニット（
Ｂ）２２ａの出力Ｂｏｕｔは確定する。この時、クロッ
クは１サイクルの後半となっている（Φ２）。従って、
マスターラッチ３０ａはスルー状態となっているので、
回路ユニット（Ｂ）２２ａの出力Ｂｏｕｔは、マスター
ラッチ３０Ｈの駆動時間ｔ、、経過後、回路ユニット（
Ｂ）２２ｂの入力Ｂ−１ａへ伝えられる。次に、この入
力Ｂ−１ｍが遅延時間ｔ、、Ｂ−経過後確定すると、回
路ユニット（Ｂｉ ２２ｂが動作し回路ユニット２２ｂ
の出力Ｂ′。１が確定する。ところで出力Ｂ′。１が確
定した時点では、タロツクは２サイクル目の前半（Φ３
）に入っているので、マスターラッチ３０ａはロック状
態であり、代わりにスレーブラッチ３０ｂがスルー状態
となる。従って、出力Ｂ′。、はスレーブラッチ３０ｂ
をスルーし、回路ユニット（Ｃ）２４の入力Ｃｉｎに取
り込まれる。そして、回路ユニット（Ｃ）２４の遅延時
間１．、ｃが経過した後、出力Ｃ，１１が駆動時間ｔ１
□６．経過後確定する。
ングチャート図である。データＩＮが、最初のステージ
である回路ユニット２０を経て次のステージである回路
ユニット２２ａへ入力した後における、回路ユニット（
Ｂ）２２ａから回路ユニット（Ｃ）２４にかけてのデー
タの流れをこのタイミングチャートを参照して説明する
。クロック（ＣＬＫ）がサイクルの前半（Φ１）で立ち
上がると、回路ユニット（Ｂ）２２ａの入力Ｂｉｎが駆
動される。入力Ｂｉｎの確定時から、回路ユニット（Ｂ
）２２ａの遅延時間ｔ４．８の経過後、回路ユニット（
Ｂ）２２ａの出力Ｂｏｕｔは確定する。この時、クロッ
クは１サイクルの後半となっている（Φ２）。従って、
マスターラッチ３０ａはスルー状態となっているので、
回路ユニット（Ｂ）２２ａの出力Ｂｏｕｔは、マスター
ラッチ３０Ｈの駆動時間ｔ、、経過後、回路ユニット（
Ｂ）２２ｂの入力Ｂ−１ａへ伝えられる。次に、この入
力Ｂ−１ｍが遅延時間ｔ、、Ｂ−経過後確定すると、回
路ユニット（Ｂｉ ２２ｂが動作し回路ユニット２２ｂ
の出力Ｂ′。１が確定する。ところで出力Ｂ′。１が確
定した時点では、タロツクは２サイクル目の前半（Φ３
）に入っているので、マスターラッチ３０ａはロック状
態であり、代わりにスレーブラッチ３０ｂがスルー状態
となる。従って、出力Ｂ′。、はスレーブラッチ３０ｂ
をスルーし、回路ユニット（Ｃ）２４の入力Ｃｉｎに取
り込まれる。そして、回路ユニット（Ｃ）２４の遅延時
間１．、ｃが経過した後、出力Ｃ，１１が駆動時間ｔ１
□６．経過後確定する。
上記説明した処理におけるサイクル時間ｔ ｃｙｃは、
次式で求めることができる。
次式で求めることができる。
２ ｔ ｅｙｅ −ｔ ａ、Ｂ ＋ ｔ ｉ、Ｂ−＋
ｔ 、、。＋３ｔａ。
ｔ 、、。＋３ｔａ。
＋ ｔｍ＊ｔｓｐ
仮りに、各回路ユニット２２ａ、２２ｂおよび２４の遅
延時間が等しく、ラッチ３０ａおよび３０ｂの駆動時間
と各レジスタ２６．２８および３゛２のセットアツプ時
間ｔ ＋＊＋ｕｐが等しいとすると、ｅ ｄ、ａ ””
ｔｄ、Ｂ−ｔ ａ、Ｃ＃ ｔ ４ｔ４、−ｔＩ＃１．
、、−ｔ７．。
延時間が等しく、ラッチ３０ａおよび３０ｂの駆動時間
と各レジスタ２６．２８および３゛２のセットアツプ時
間ｔ ＋＊＋ｕｐが等しいとすると、ｅ ｄ、ａ ””
ｔｄ、Ｂ−ｔ ａ、Ｃ＃ ｔ ４ｔ４、−ｔＩ＃１．
、、−ｔ７．。
ｔ、、。−３／２ ｔ ａ ＋ ２ ｔ 、、、
・・・（１）となる。
・・・（１）となる。
ところで、上記した実施例の信号処理装置を従来のパイ
プライン方式で実現した場合を考える。
プライン方式で実現した場合を考える。
即ち、回路ユニット（Ｂ）２２ａと回路ユニット（Ｂ′
）２２ｂとを融合したものは、回路ユニット（Ｂ） ３
（第６図参照）に相当する。この場合、回路ユニット
（Ｂ）３の遅延時間ｔｄ、Ｂ（ｃ ｏ ｎ ｖ）は ｔａ、ｓ （ＣＯｎ Ｖ） −ｔｄ、ａ ＋ ｔ４
．ａ・−２ｔａとなる。回路ユニット（Ｂ）３の遅延時
間がパイプラインのサイクル時間を律速しでいると仮定
した場合、処理のサイクル時間ｔｃｙｃ （ｃｏｎｖ
）は ｔｅ、ｃ （ｃｏｎｖ）−ｔａ、Ｂ （ｃｏｎｖ）
＋ｊ ｄｒ＋ ｔ ＋ｅ＋＋＋ｐ −２ｔ、＋２ ｔ 、、、
・・・（２）となる。
）２２ｂとを融合したものは、回路ユニット（Ｂ） ３
（第６図参照）に相当する。この場合、回路ユニット
（Ｂ）３の遅延時間ｔｄ、Ｂ（ｃ ｏ ｎ ｖ）は ｔａ、ｓ （ＣＯｎ Ｖ） −ｔｄ、ａ ＋ ｔ４
．ａ・−２ｔａとなる。回路ユニット（Ｂ）３の遅延時
間がパイプラインのサイクル時間を律速しでいると仮定
した場合、処理のサイクル時間ｔｃｙｃ （ｃｏｎｖ
）は ｔｅ、ｃ （ｃｏｎｖ）−ｔａ、Ｂ （ｃｏｎｖ）
＋ｊ ｄｒ＋ ｔ ＋ｅ＋＋＋ｐ −２ｔ、＋２ ｔ 、、、
・・・（２）となる。
（１）式とく２）式とを比較すると、本実施例のサイク
ル時間の方が従来のサイクル時間より＋ｔｄ短かいこと
がわかる。また、レジスタやラッチの駆動時間やセット
アツプ時間が各回路ユニットの遅延時間と比べて無視で
きると考えると（１，＞＞ｔ ｐｅｇの場合） ｔｃｒｅ （ｃｏｎｖ） ２ ｔａと
なる。
ル時間の方が従来のサイクル時間より＋ｔｄ短かいこと
がわかる。また、レジスタやラッチの駆動時間やセット
アツプ時間が各回路ユニットの遅延時間と比べて無視で
きると考えると（１，＞＞ｔ ｐｅｇの場合） ｔｃｒｅ （ｃｏｎｖ） ２ ｔａと
なる。
このように、本発明の信号処理装置は、従来の信号処理
装置と比較して２５％程度サイクル時間を向上すること
ができる。つまり、従来のパイプライン方式を用いたデ
ィジタル信号処理装置における最大遅延時間（これにサ
イクル周期の大小は支配される）を有するステージに本
発明のマスタースレーブ方式のパイプライン処理方式を
採用することにより、その遅延時間の一部を次のサイク
ルステップにすべり込ませることができ、結果としてサ
イクル周期を短縮することができる。
装置と比較して２５％程度サイクル時間を向上すること
ができる。つまり、従来のパイプライン方式を用いたデ
ィジタル信号処理装置における最大遅延時間（これにサ
イクル周期の大小は支配される）を有するステージに本
発明のマスタースレーブ方式のパイプライン処理方式を
採用することにより、その遅延時間の一部を次のサイク
ルステップにすべり込ませることができ、結果としてサ
イクル周期を短縮することができる。
第４図は、第１図の信号処理装置に比べて長いクロック
のサイクル時間（Φ１くΦ１ ′）を有する実施例であ
る信号処理装置のタイミングチャート図を示す。各ステ
ージの構成は第１図の実施例と同じである。本実施例に
示すように、サイクル時間が長くなる場合であっても、
サイクルΦ冒の間にデータが １３、、−４Ｈｌ 、、、 −Ｂ ＋ 、 −Ｂ −。
のサイクル時間（Φ１くΦ１ ′）を有する実施例であ
る信号処理装置のタイミングチャート図を示す。各ステ
ージの構成は第１図の実施例と同じである。本実施例に
示すように、サイクル時間が長くなる場合であっても、
サイクルΦ冒の間にデータが １３、、−４Ｈｌ 、、、 −Ｂ ＋ 、 −Ｂ −。
、、 −＋ＣＩ＋＋と伝わることはない。つまり、入力
データはクロックに同期して動作するため、より長いサ
イクルで動作させても各ステージの処理が誤動作するよ
うなことはない。つまり従来のパイプライン方式を用い
た信号処理装置における動作と同じ動作を行なう。
データはクロックに同期して動作するため、より長いサ
イクルで動作させても各ステージの処理が誤動作するよ
うなことはない。つまり従来のパイプライン方式を用い
た信号処理装置における動作と同じ動作を行なう。
この様に、本発明のパイプライン方式を用いた信号処理
装置は、サイクル時間が長い場合は、従来のパイプライ
ンと同様の動作を行なう。一方、サイクル時間が短かい
場合には、遅延時間の大きいパイプラインステージは、
その遅延時間の一部を次段のサイクルステップに移すこ
とができる。
装置は、サイクル時間が長い場合は、従来のパイプライ
ンと同様の動作を行なう。一方、サイクル時間が短かい
場合には、遅延時間の大きいパイプラインステージは、
その遅延時間の一部を次段のサイクルステップに移すこ
とができる。
よって結果として、処理時間を短縮することができる。
第５図は、本発明の他実施例であるパイプライン方式を
用いた信号処理装置の構成図を示す。本実施例では、第
２段目のステージ（Ｅ）５２の出力信号の一部Ｅ″ｏｕ
ｔを回路ユニット（Ｅ′）５３へ入力し、この回路ユニ
ット（Ｅ−）５３の前後を各々マスターラッチ５４およ
びスレーブラッチ５５に接続した構成を有している。そ
して、マスターラッチ５４には逆相のクロックを入力し
、また、入力レジスタ５７、レジスタ５８、スレーブラ
ッチ５５および出力レジスタへは正相のクロックを入力
する。
用いた信号処理装置の構成図を示す。本実施例では、第
２段目のステージ（Ｅ）５２の出力信号の一部Ｅ″ｏｕ
ｔを回路ユニット（Ｅ′）５３へ入力し、この回路ユニ
ット（Ｅ−）５３の前後を各々マスターラッチ５４およ
びスレーブラッチ５５に接続した構成を有している。そ
して、マスターラッチ５４には逆相のクロックを入力し
、また、入力レジスタ５７、レジスタ５８、スレーブラ
ッチ５５および出力レジスタへは正相のクロックを入力
する。
上記したように回路ユニットを構成したことにより、一
部の出力信号Ｅ″ｏｕｔのみを回路ユニット（Ｅｌ ５
３へ出力し、他の出力信号Ｅｏｕｔは従来のバイブラ忙
ン方式のステージ（Ｆ）５２で処理することができる。
部の出力信号Ｅ″ｏｕｔのみを回路ユニット（Ｅｌ ５
３へ出力し、他の出力信号Ｅｏｕｔは従来のバイブラ忙
ン方式のステージ（Ｆ）５２で処理することができる。
このように本実施例の信号処理装置を用いればクリティ
カルバスのみを回路ユニット（Ｅ−）５３で処理できる
ので、分割された回路ユニットを小規模に構成すること
ができる。
カルバスのみを回路ユニット（Ｅ−）５３で処理できる
ので、分割された回路ユニットを小規模に構成すること
ができる。
第６図は、本発明の他実施例である信号処理装置の構成
図を示す。本実施例では、初段ステージ６１および次段
ステージ６２を本発明のパイプライン方式に適用してい
る。同図において、初段ステージ６１ては、回路ユニッ
ト（Ａ）６８および回路ユニット（Ａ”）６９で構成し
、回路ユニット（Ａ−）６９の前後に各々マスターラッ
チ６４およびスレーブラッチ６５を配置している。同様
に、次段ステージ６２も回路ユニット（Ｂ）７０および
回路ユニット（Ｂ”）７１で構成し、回路ユニット（Ｂ
ｉ７１の前後に各々マスターラッチ６６およびスレーブ
ラッチ６７を配置している。
図を示す。本実施例では、初段ステージ６１および次段
ステージ６２を本発明のパイプライン方式に適用してい
る。同図において、初段ステージ６１ては、回路ユニッ
ト（Ａ）６８および回路ユニット（Ａ”）６９で構成し
、回路ユニット（Ａ−）６９の前後に各々マスターラッ
チ６４およびスレーブラッチ６５を配置している。同様
に、次段ステージ６２も回路ユニット（Ｂ）７０および
回路ユニット（Ｂ”）７１で構成し、回路ユニット（Ｂ
ｉ７１の前後に各々マスターラッチ６６およびスレーブ
ラッチ６７を配置している。
そして、マスターラッチ６４および６６には逆相のクロ
ックを入力しスレーブラッチ６５および６７等には正相
のクロックを入力して動作させる。
ックを入力しスレーブラッチ６５および６７等には正相
のクロックを入力して動作させる。
上記構成を存する本実施例の信号処理装置においては、
各ステージにおける遅延時間を均一化することができる
ので、第１図で示した実施例よりさらにサイクル時間を
短縮することができる。本実施例で示した構成は、命令
やデータパターンにより遅延時間が変化するステージを
有する信号処理装置に適している。
各ステージにおける遅延時間を均一化することができる
ので、第１図で示した実施例よりさらにサイクル時間を
短縮することができる。本実施例で示した構成は、命令
やデータパターンにより遅延時間が変化するステージを
有する信号処理装置に適している。
尚、本発明は上記した実施例におけるステージ数やマス
タースレーブ方式を用いる回路ユニット数に限定される
ものではない。
タースレーブ方式を用いる回路ユニット数に限定される
ものではない。
［発明の効果］
以上説明したように、本発明のパイプライン方式を用い
たディジタル信号処理装置では、ステージの遅延時間の
一部を次のサイクルステップへずれ込ませることができ
る。従って、例えば最大の遅延時間を有するステージに
本発明を用いれば、ステージ数を増加することなくサイ
クル時間を短縮することができる。さらに、各ステージ
の遅延時間を均一化することも可能なので、特に条件に
より遅延時間が変動するステージが存在する場合に効果
がある。
たディジタル信号処理装置では、ステージの遅延時間の
一部を次のサイクルステップへずれ込ませることができ
る。従って、例えば最大の遅延時間を有するステージに
本発明を用いれば、ステージ数を増加することなくサイ
クル時間を短縮することができる。さらに、各ステージ
の遅延時間を均一化することも可能なので、特に条件に
より遅延時間が変動するステージが存在する場合に効果
がある。
第１図は、本発明の一実施例であるパイブライン処理方
式を用いたディジタル信号処理装置の構成図、 第２図は、第１図に示したディジタル信号処理装置の動
作を示すタイミングチャート図、第３図は、第１図に示
したディジタル信号処理装置に用いられているトランス
ペアレントラッチの構成図、 第４図は、第１図に示したディジタル信号処理装置のク
ロック周期を大きくした場合の動作を示すタイミングチ
ャート図、 第５図および第６図は、本発明の他実施例であるディジ
タル信号処理装置の構成図、 第７図は、従来のパイプライン方式を用いたディジタル
信号処理装置の構成図である。 マスターラッチ（第１のラッチ手段）・・・３０ａ。 ５４．６４．６６ スレーブラッチ（第２のラッチ手段）・・・３０ｂ。 ５５．６５．６７ 第１の回路ユニット・・・２２ａ、５２，６８．７第２
の回路ユニッ ト・・・２２ｂ。 ５３゜ ６９゜
式を用いたディジタル信号処理装置の構成図、 第２図は、第１図に示したディジタル信号処理装置の動
作を示すタイミングチャート図、第３図は、第１図に示
したディジタル信号処理装置に用いられているトランス
ペアレントラッチの構成図、 第４図は、第１図に示したディジタル信号処理装置のク
ロック周期を大きくした場合の動作を示すタイミングチ
ャート図、 第５図および第６図は、本発明の他実施例であるディジ
タル信号処理装置の構成図、 第７図は、従来のパイプライン方式を用いたディジタル
信号処理装置の構成図である。 マスターラッチ（第１のラッチ手段）・・・３０ａ。 ５４．６４．６６ スレーブラッチ（第２のラッチ手段）・・・３０ｂ。 ５５．６５．６７ 第１の回路ユニット・・・２２ａ、５２，６８．７第２
の回路ユニッ ト・・・２２ｂ。 ５３゜ ６９゜
Claims (5)
- （１）複数のパイプラインステージから構成されるディ
ジタル信号処理装置において、 前記ステージの１つは、第１および第２の回路ユニット
から構成され、該第２の回路ユニットの前段には第１の
ラッチ手段が設けられ、該第２の回路ユニットの後段に
は第２のラッチ手段が設けられており、該第１のラッチ
手段の出力は該第２の回路ユニットに入力され、該第２
の回路ユニットの出力は該第２のラッチ手段に入力され
、該第１および第２のラッチ手段に入力されるクロック
は互いに逆相であること を特徴とするデイジタル信号処理装置。 - （２）前記第１の回路ユニットの出力は、すべて前記第
１のラッチ手段に入力されること を特徴とする請求項１に記載のディジタル信号処理装置
。 - （３）前記第１の回路ユニットの出力の一部は、前記第
１のラッチ手段に入力され、残りの出力はレジスタを介
して次段のステージに出力されること を特徴とする請求項１記載のディジタル信号処理装置。 - （４）前記第２の回路ユニットの最大遅延時間は、前記
第１の回路ユニットの最大遅延時間よりも小さいこと を特徴とする請求項１、２および３記載のディジタル信
号処理装置。 - （５）前記第１および第２のラッチ手段はトランスペア
レントラッチで構成されていること を特徴とする請求項１に記載のディジタル信号処理装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006383A JPH03211613A (ja) | 1990-01-17 | 1990-01-17 | ディジタル信号処理装置 |
| KR1019910000510A KR940001556B1 (ko) | 1990-01-17 | 1991-01-15 | 디지탈신호처리장치 |
| EP19910100433 EP0438126A3 (en) | 1990-01-17 | 1991-01-16 | Pipeline type digital signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006383A JPH03211613A (ja) | 1990-01-17 | 1990-01-17 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211613A true JPH03211613A (ja) | 1991-09-17 |
Family
ID=11636864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006383A Pending JPH03211613A (ja) | 1990-01-17 | 1990-01-17 | ディジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0438126A3 (ja) |
| JP (1) | JPH03211613A (ja) |
| KR (1) | KR940001556B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452174B1 (ko) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 파이프라인데이터처리회로 |
| GB2323187B (en) * | 1997-03-14 | 2001-09-19 | Nokia Mobile Phones Ltd | Data processing circuit using both edges of a clock signal |
| FR2770660B1 (fr) | 1997-11-03 | 2000-08-25 | Inside Technologies | Microprocesseur, notamment pour carte a puce |
| FR2770661B1 (fr) | 1997-11-03 | 2001-08-10 | Inside Technologies | Microprocesseur comprenant des moyens de concatenation de bits |
| CN101232360B (zh) * | 2007-01-23 | 2011-08-10 | 华为技术有限公司 | 数据接收装置及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3166256D1 (en) * | 1981-03-23 | 1984-10-31 | Ibm Deutschland | Device for shortening the cycle time in a data processing device |
| AU605562B2 (en) * | 1987-04-10 | 1991-01-17 | Computervision Corporation | Clock skew avoidance technique for pipeline processors |
| JPH01255036A (ja) * | 1988-04-04 | 1989-10-11 | Toshiba Corp | マイクロプロセッサ |
-
1990
- 1990-01-17 JP JP2006383A patent/JPH03211613A/ja active Pending
-
1991
- 1991-01-15 KR KR1019910000510A patent/KR940001556B1/ko not_active IP Right Cessation
- 1991-01-16 EP EP19910100433 patent/EP0438126A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0438126A3 (en) | 1993-06-30 |
| EP0438126A2 (en) | 1991-07-24 |
| KR910014805A (ko) | 1991-08-31 |
| KR940001556B1 (ko) | 1994-02-24 |
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