JPS60500038A

JPS60500038A - プログラム・ロジツク・アレイ

Info

Publication number: JPS60500038A
Application number: JP59500239A
Authority: JP
Inventors: シアバツハ，マーク　アーネスト
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-12-08
Filing date: 1983-12-01
Publication date: 1985-01-10
Also published as: EP0128195A4; GB8332605D0; GB2131993A; GB2131993B; CA1232034A; EP0128195A1; WO1984002433A1; US4661922A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】プログラムド・ロジック・アレイ発明の分野本発明はプログラムド・ロジック・アレイ（Ｐ　ＬＡ　）に関する。

発明の背景プログラムド・ロジック・アレイ（ＰＬＡ）は予め定められた論理変換規則に従って論理計算または論理変換を行５べ（ディジタル・データ処理システム中で使用される。従来のＰＬＡはＡＮＤプレインおよびＯＲプレインとして知られる２つの論理アレイ部分より成っている。

ＡＮＤおよびＯＲプレインは例えばｎ本の相互接続ワード線として知られる信号路、即ち信号線で電気的に接続されている。動作期間中、２進入力データ信号系列は２進入力の組、即ち入力ワードの系列を形成するため例えばＮ本の入力線によりＡＮＤプレインに加えられ、これに応動して２進出力デ一タ信号、即ち出力ワードの系列がＯＲプレインから例えば２本の出力線上に現れる。

ＰＬＡが有限状態機械として使用するよう作られているときは、ＯＲプレインからの２進出力信号の内の１本またはそれ以上はＡＮＤプレインに対する入力ビツトとしてフィードバックすることが出来る。ある特定の実施例にあっては、ＡＮＤプレインもＯＲプレインも共に叉点において互いに交差する直交性および列線より成り、各叉点にはＰＬＡの要求される論理変換機能に応じてトランジスタの如きリンクを接続する叉点が設けられていたり、設けられていなかったりする。

ＰＬＡの通常動作にあっては、ＰＬ’Ａは入力ワードを１ワードずつ次々と取扱い、相応する出力ワードを１ワ５−ドずつ次々と送信することが望まれる。従って、ＰＬＡには、ＰＬＡ中の１つのワード、即ちデータの組（例えば古いデータ）と他のワード、即ちデータの組（例えば新らしいデータ）とが混同されることを回避するためにすべて適当な時系列に従ってデータをＰＬＡ中に繰返し一時的に記憶させシフトするデータ・シフト手段が設け、られている。更に、ＰＬＡはＰＬＡがその中で動作するデータ処理システムの残りの部分のシステム的要求に従って、適当な時点または適当な時間期間中において各々の新らしい入力ワードを受信し、各々の新らしい出方ワードを送信出来なげればならない。前記システム的要求は典型例では”同期的であるパことである。即ちＰＬＡは典型例では一連のクロック・パルスの形態をしたクロック制御タイミングに応動してシステムの残りの部分からデータを受信し、かつそこにデータを送信する。この場合、ＰＬＡはクロック制御の各サイクルの第１の予め定められた部分、即ち位相期間中においてのみ入力データを受信することが出来、ＰＬＡはクロックの各々の前記サイクルの第２の予め定められた（一般には異なる）部分、即ち位相期間中においてのみ出方データを送信するこ−とが出来る。従ってＰＬＡがデータを処理する（即ち受信し、送信する）速度は制御クロックの周期Ｔに逆比例し、クロック周波数ｆ＝１／Ｔに正比例している。

ＰＬＡ中で要求されるデータ・シフト手段は通常データを一時的に記憶し、周期的にシフトする１対のクロックによって動作する並列シフト・レジスタの形態をとっている。このシフト・レジスタ対はマスタ・スレーブ関係で動作するよう、即ちレジスタの一方がマスク・レジスタとして動作し、他方がそのスレーブとして動作するよう通常制御タイミングが供給されている。定義により、マスクは（他のレジスタの如き）外部信号源からデータを受信し、そのスレーブはそのマスクからデータを受信する。これらデータの受信はレジスタの一方（マスタまたはスレーブ）が新らしいデータを受信出来るときは、他方は受信出来ないようにすべて制御タイミングに応動して行なわれる。

従来技術にあっては、単一のレジスタ対がＰＬＡ中のデータの流れを制御するた −めにマスク・スレーブ関係で使用されており、従ってＰＬＡは単一レベルの制御タイミングで動作し、それによってデータは単一クロック・サイクル内にＰＬＡによって転送され、処理される。このように従来技術にあっては、入力データはレジスタの制御タイミングの単一サイクル（即ち”クロック周期”）期間中にＰＬＡに加えられ、ＰＬＡによって変換され、（論理的に変換された）出力データとしてＰＬＡがら出て行（。

５ｔａｔｅ　Ｃ１ｒｃｕｉｔす、第５Ｃ−１１巻、ＰＰ３７０−３７４５（１９７６）で述べられているようにマスタ嘩レジスタをＰＬＡのＡＮＤプレインとＯＲプレインの間のワード線に配置し、スレーブ・レジスタをＰＬＡのＯＲプレインの出力線に配置する従来技術がそのよい例となっている。あるいは、マスタ・レジスタをＡＮＤプレインの入力線に配置し、スレーブ・レジスタをＯＲプレインの出力線に配置することも出来る。

ＰＬＡが使用出来るクロック周波数ｆ−１／Ｔ、従ってＰＬＡがデータを処理し得る速度には上限がある。この上限はＰＬＡの回路構成要素（ＡＮＤプレイン、ＯＲプレインおよびレジスタ）の固有の伝播遅延時間、即ちクロック周波数の速さに関係なく回路構成要素の一つの（入力）端から他方の（出力）端までデータが転送されるのに要求される最小時間により決定される。従って適正な動作を行い、古いデータと新らしいデータの望ましくない混同を回避するため、単一レベルのＰＬＡ制御タイミングで使用されるクロックのサイクル時間、即ち周期はＡＮＤおよびＯＲプレインの伝播遅延の和とレジスタの低倍遅延の和の合計より大でなければならず、ＰＬＡが処理でき、ＰＬＡが送信出来る相続（ワード間の最小時間間隔はほぼこの伝播遅延時間の和に制限されろ。更にＰＬＡが動作し得る最大速度は通常ＰＬＡがその中で動作するデータ処理システム全体の動作速度に対する制限要因となる。従って所定のＰＬＡが動作し得る最高速度を増加させる手段を有することは望ましし・。

発明の要旨本発明に従うＰＬＡはＡＮＤプレインと、ＯＲプレインと、その間に接続された複数本の中間ワード線を含み、更にＡＮＤプレインから中間データを受信し、中間データをＯＲプレインに送信するようマスク・スレーブ関係で共に中間ワード線に接続された第１のマスクおよび第１のスレーブ並列レジスタと、ＯＲプレインから出力データを受信するため接続された第２のマスク並列レジスタ（例えば１６）と、第２のマスク・レジスタから出力データを受信するために接続された第２のスレーブ並列レジスタとを含んでいる。

第１図は本発明に従うシフト・レジスタを有するＰＬＡのブロック図、第２図は第１図に示す実施例で有用な制御タイミング系列、第３図は第１図に示す実施例で有用なマスク・スレーブ型の１対のレジスタの回路図、第４図は本発明の他の実施例に従うシフト・レジスタを有するＰＬＡのブロック図である。

第１図に示す如（、ＰＬＡｌｏｏは入力線ＩＩ　＋１２　＋・・・Ｉ　Ｎ、ＡＮＤプレイン１１、中間ワード線ｗ、、ｗ２　。

・・・Ｗ　ｎ　、第１のマスク並列レジスタ１２、第１のスレーブ並列レジスタ１３、ＯＲプレイン１４、ＯＲプレイン出力線０１．０□　、・・・Ｏｐ１インバータ・アレイ１５、第２のマスク並列レジスタ１６、第２のスレーブ並列レジスタ１７、およびＰＬＡ出力線Ｚ＋　、、ｚ２１　””　ｐを含んでいる。例えば線Ｚｐ上の信号出力はフィードバック線２５によってフィードバックされて線工、上の信号入力となっており、それによって周知の如（有限状態機械が形成される。

第１のマスク・レジスタ１２は各々Ｍと名付けられた典型例ではクロックによって動作するフリップ・フロップである。マスク段の線形アレイを含んでおり、第１のスレーブ・レジスタ１３はまた各々Ｓと名付けられた典型例ではクロックによって動作するフリップ・フロップであるスレーブ段の線形アレイを含んでいる。クロックによって動作するマスタ段およびクロックによって動作するスレーブ段の特定の例が第３図に示されているが、これについては後で詳述する。同様に（マスク段Ｍとスレーブ段Ｓを有する）第２のマスクおよびスレーブ−レジスタ１６および１７の各々は典型例ではクロックによって動作するフリップ・フロップの線形アレイである。

各々のマスク・レジスタは第１の制御タイミング系列φ。

が高レベルであるとき、そのときに限りデータを受信することが出来、各段のスレーブ・レジスタは第２の制御タイミング系列φ２が高レベルのときにデータを受信することが出来る。インバータ・アレイ１５ばＯＲプレイン１４かも出て来るＯＲプレイン出力線Ｏ１＋０２＋・・・Ｏｐ上の信号を（１から０に、０から１に）反転してＰＬＡ出力線ｚ＋　ｌ　Ｚ２　１　”・ｚｐ上のＰＬＡ出力信号を形成する。インバータ・アレイ１５はオプショナルであって出力線上の信号の反転が必要ない場合には除去することが出来る。

レジスタ１２，１３．１５および１６に対する制御タイミングφ１およびφ２の位相は一般にデータがマスク・レジスタに入ることが出来るときにはそのスレーブには何も入ることが出来ず、データが（そのマスクから）スレーブ・レジスタ中に入ることが出来るときにはそのマスクには何も入ることが出来ないように構成されている。従って、マスクおよびスレーブ・レジスタの制御タイミング系列の波形は夫々第２図に示すように選択することが出来る。即ち第１および第２のクロック・パルス系列φ１およびφ２は夫々その高レベルが互いにオーツ＼ラップしていない。これら系列は所望の如（、φ１が高レベルで、マスク・レジスタがデータを受信出来るときは、φ２が低レベルであり、従ってスレーブ・レジスタはデータを受信出来ず、φ２が高レベルで、従ってスレーブ・レジスタがデータを受信出来るときは、φ１は低レベルであり、従ってスレーブ・レジスタはデータを受信出来ないように構成されている。

動作期間中、入力データ・ワードは外部信号源（図示せず）または（例えばＩＮの場合のように）フィードバック信号源から入力線ＩＩ＋Ｉ２　・・・ＩＮによってＰＬＡｌｏｏのＡＮＤプレイン１１に加えられ、入力データはＡＮＤプレインによって中間データに変換され、該中間データは第１の系列φ１が高レベルである期間中（例えばｔｏｔ、）にＡＮＤプレインから出て行（ワード線Ｗ１　。

Ｗ２　、・・・Ｗｎ上の第１のマスタルレジスタ１２によって受信される。次に第２の系列φ２の後続の高レベル位相（ｔ２ｔ３）期間中、これら中間データは第１のスレーブ・レジスタ１３によって受信される。次に第１の系列φ１の後続の高レベル位相（ｔ４　ｔｓ）期間中、スレーブ・レジスタ１３かもの中間データはＯＲプレイン１４およびインバータ・アレイ１５によって変換され、第２のマスク・レジスタ１６によって出力データとして受信される。次に第２の系列φ ２の後続の高レベル位相（ｔ６　ｔ７　）期間中、出力データは第２のマスク・レジスタ１６から第２のスレーブ・レジスタ１７によって受信される。このようにＰＬＡによって処理されて出力データとなったデータはＰＬＡｌｏｏがその中で動作しているデータ処理システム（図示せず）の他の部分疋ある他のレジスタ中に転送される。

さて本発明のＰＬＡの利点について以下で述べる。

本発明に従いＰＬＡによって処理されたデータはＰＬＡを通して転送されるのに従来の技術ではクロックの１サイクルを要したの対しクロックの２サイクルを要する。

そして１組のデータがＡＮＤプレインを通して転送され（かつＡＮＤプレインによって論理的に変換され）ている間に、データの池の組が（レジスタによって）ＯＲプレインを通して転送される。このようにして、制御タイミングの速度（クロック・サイクル周期）によって決定される動作速度は従来技術における如くＡＮＤプレインとＯＲプレインの伝播遅延の和ではな（ＡＮＤプレインとＯＲプレインの伝播遅延時間の内の大きいものにほぼ等しくなる。従って、例えばＡＮＤおよびＯＲプレインの伝播遅延時間がほぼ等しい場合には、ＰＬＡは従来技術で可能であったクロック速度の約２倍のクロック速度で動作でき、従ってＰＬＡは従来技術で可能であったデータ処理速度の約２倍の速度でデータを処理することが出来る。このようにしてＰＬＡは各ワードを処理するのに２クロツク・サイクルを要するけれども、ＰＬＡは各々の新らしいクロック・サイクル期間中に新らしい出力ワードを１つ（まるまる）発生させる。このようにして本発明に従いより高いクロック周波数を使用することにより、ＰＬＡが各ワードを処理するのに２クロツク・サイクルかかるが、ＰＬＡはより高いクロック周波数に相応したより速い速度で出力ワードを供給することになる。

第３図はＰＬＡ１００中のレジスタで有用なマスク・ヌレーフ関係にある１対のレジスタ段（マスク・レジスタＭとスレーブ・レジスタＳ）の例を示す。第１の系列φ、によって制御されるトランジスタ３１はマスタＭに対する入力ゲートとして作用し、第２の系列φ２によって制御されるトランジスタ３５はスレーブＳに対する入力（即ち結合）ゲートとして作用する。１対のインバータ３２および３３はフィードバック・ループ中−にあり第２の系列φ２によって制御されているトランジスタ３４と共にマスタＭに対する再生的一時記憶手段（ラッチ）として作用し；１対のインバータ３６および３７はフィードバック・ループ中にあり第１の系列φ１によって制御されているトランジスタ３８と共にスレーブＳに対する再生的一時記憶手段（ラッチ）として作用する。第１の系列φ１の高レベル位相期１間中、この第１の系列によって制御されているトランジスタ３１および３８はＯＮであり、その他の期間中はＯＦＦである。第２の系列φ２の高レベル位相期間中、これによって制御されているトランジスタ３４および３５はＯＮであり、それ他の期間中はＯＦＦである。

例えば第１の系列φ１が高レベル（このときトランジスタ３１および３８はＯＮ、トランジスタ３４および３５はＯＦＦ　）である時間期間ｔ。ｔ、において、データはマスタＭによって受信され、インバータ３２および３３によって増幅され、インバータ３３およびトランジスタ３４０間に位置するフィードバック・ノードＦＭに達する。スレーブＳ中の入力トランジスタ３５はｔ。ｔ１１の期間中ＯＦＦであるので、このときスレーブＳはデータを受信しない。次に第２の系列φ２が高レベルで、従ってこれによって制御されているトランジスタ３４および３５がＯＮ（トランジスタ３１および３８はＯＦＦ　）でおるｔ２　ｔ３の期間中、データはスレーブＳ中に入り、インバータ３６および３７によって増幅され、インバータ３７とトランジスタ３８の間に位置するフィードバック・ノードＦｓに達する。これと同時に（即ち１２１３期間中）、マスクＭのフィードバック・ループ中のトランジスタ３４はＯＮであるので、インバータ３２および３３は相互接続（ラッチ）されており、それによって再生的一時静的ラッチを形成している。次に第１の系列が再び高レベルである１４１．の期間中、入力トランジスタ３１は新らしいデータがマスタＭへ入力されることを許容し、フィードバック・ループ・トランジスタ３８は現在ＯＮであるので、現在相互接続されているインバータ３６および３ＴはスレーブＳ中の古いデータをラッチするが、その入力（結合）トランジスタ３５はＯＦＦであるのでスレーブＳは未だ新らしいデータを受信することは出来ない。その後、φ２が高レベルである１６１７の期間中、スレーブＳは新らしいデータをラッチしているそのマスタＭから新らしいデータを受信する。このようにして、データはマスクおよびスレーブ・レジスタ中を繰返しシフトされ、新らし℃・データが古いデータと置き換えられる。

インバータ３３および３７ならびにトランジスタ３４および３８が夫々形成しているフィードバック・ループはマスクおよびスレーブに対する（再生的）静的ラッチとして夫々作用する。静的ラッチはＤＣ’を係がインバータに加えられている限り、制御タイミングが終了しても、即ちクロックが停止してもデータを記憶し得る利点を有している。マスクまたはスレーブ（あるいはその両方）において静的ラッチ機能が要求されない場合には、これらフィードバック・ループの内の一方（または両方）は除去出来る。即ち静的レジスタ段ＭまたはＳ（あるいは両者）の代りに、当業者にあっては周知の如く、動的レジスタ段を使用することが出来る。更に、インバータ・アレイ１５はマスタまたはスレーブ・レジスタ１６または１７のフィードバック・ループ中のインバータの１つるようにトランジスタ３１とインバータ３２の間にインバータ３３を配置することにより除去することが出来る。

第４図は本発明の他の実施例に従う２レベル制御タイミングを有するＰＬＡ４００を示している。ＰＬＡ４００は第２のスレーブ・レジスタ１８に出力線でなく入力線Ｉｌ　！■２　１・・・■、が加えられている点を除きＰＬＡｌｏｏと同様に構成されている。このようにｌ−て第２のスレーブ・レジスタはＡＮＤプレイン１１に対する入力レジスタ１８として機能する。第４図におし・て類（ＩＪの要素には第１図と同じ引用数字が付与されている。この入力レジスタ１８は典型例ではＮ個の並列段を有する並列レジスタによって形成されていることを理解されたい。

第４図に示す装置の利点は、入力レジスタ１８の制御タイミングが組合せ論理回路によって容易にゲートできる点にある。即ち入力レジスタ１８に対する制御タイミングとして第２のクロック・パルス系列φ２を使用する代りに、この系列φ ２は補助信号、即ちＷＡ　Ｉ　Ｔ信号によりＡＮＤがとられ、その結果得られるゲートされた（中断された）φ２系列が入力レジスタ１８に対する制御タイミングとして使用される。簡単に述べると、入力レジスタ１８に対する制御タイミング系列φ２はＷＡ　Ｉ　Ｔ信号が低レベル（”非しデイパ）のとき停止（中断）され、このようにして有限状態機械はＷＡ　Ｉ　Ｔ信号が高レベル（″レディ″ ）となるまですべてのフィードバック線上の同じデータで凍結され、該機械は周期的（停止されていない）制御タイミング系列φ１およびφ２によって正規動作を再開する。ＷＡＩＴ信号の使用ならひにこれを使用することの利点は本出願と同一日に出願した「プログラムド・ロジック・アレイ」と題する出願で述べられている。

他の変形として、第１および第２のオーバラップしないクロック・パルス系列φ １およびφ２の代りに、等しい時間幅を有する高レベル位相と低レベル位相を有するクロック・パルス系列φとその補元φを、当業者にあっては周知の如（時間期間ｔｌ　ｔ２　＋ｔ３　ｊ４　＋　ｔ５　ｊ６　＋１７１８　（このときいずれの系列も低レベル）によって与えられる望ましくない”レース・スルー″（時期尚早のシフト）に対する安全マージンが要求されない場合には、レジスタに対する制御タイミングとして夫々使用することが出来る。また第４図（でおいて、マスク・レジスタをスレーブｅレジスタとスレーブ拳レジスタをマスク・レジスタと言うことも出来る。

国際調査報告。

Claims

【特許請求の範囲】

１．　マスク・スレーブ関係にある並列レジスタ（１２および１３）の第１の対を有するＡＮＤ（１１）およびＯＲ（１４）プレインを含むプログラムド・ロジック・アレイ（ｉ　ｏｏ）にお℃・て、前記レジスタはＡＮＤプレインをＯＲプレインに接続・する中間ワード線（ｗ　１　・・・Ｗｎ）上のデータを受信するべ（共に接続されており、ＯＲプレインからの出力線（ＯＩ　、・・Ｏｐ）上のデータを受信するべく接続されている第２のマスク・レジスタ（１６）と、該第２のマスク・レジスタからの出力線上のデータを受信するべ（接続された第２のスレーブ・レジスタとを含む並列レジスタの第２の対を有することを特徴とするプログラムド・ロジック・アレイ。２、第１項記載のプログラムド・ロジック・アレイにおいて、前記第２のスレーブ・レジスタ（１γ）からの出力線（Ｚｐ）は前記ＡＮＤプレイン眞対する入力線（Ｉｎ）に接続されて℃・ることを特徴とするプログラムド・ロジック・アレイ。３　第２項記載のプログラムド・ロジック・アレイにおいて、前記第２のスレーブ・レジスタ（１８）は前記第２のマスク・レジスタ（１６）以外の信号源からの入力データを受信し、該入力データを前記ＡＮＤプレインに送信するべ（接続されていることを特徴とするプログラムド・ロジックやアレイ。