JP3321926B2 - 自己同期型半導体集積回路装置 - Google Patents
自己同期型半導体集積回路装置Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
ようなデータ処理装置またはメモリのようなデータ記憶
装置である半導体集積回路装置に関し、データ伝送時に
データの通過の有無を自己検知し、自己同期をとりなが
ら伝送動作を行うことを特徴とする半導体集積回路装置
である。
ようなデータ処理装置またはメモリのようなデータ記憶
装置である半導体集積回路装置に関し、データ伝送時に
データの通過の有無を自己検知し、自己同期をとりなが
ら伝送動作を行うことを特徴とする半導体集積回路装置
である。
【０００２】
【従来の技術】図１２に第１の従来技術を示す。第１の
従来技術は、クロック信号によって、複数の論理機能ブ
ロックを制御する半導体集積回路装置について記載され
ている。
従来技術は、クロック信号によって、複数の論理機能ブ
ロックを制御する半導体集積回路装置について記載され
ている。
【０００３】データのパスは、各ビットごとに区切られ
た構成になっている。例えば、１ビット目の各機能ブロ
ックＦ11，Ｆ12，Ｆ13の前後はラッチで仕切られ、各機
能ブロックはクロックに同期して動作する。２ビット
目，ｎビット目も同様の構成である。動作のタイミング
チャートを図１８で説明する。１ビット目に着目すると
論理機能ブロックＦ１１は、クロックａの立上がりのタ
イミングでラッチ１５０からデータを取り込み、クロッ
ク周期Ｔよりも短い時間でデータを終了し、ラッチ１５
１の入力のデータを確定しなくてはならない。次の論理
ブロックＦ１２も同様に、クロックの立上りのタイミン
グでラッチ１５１からデータを取り込み、クロック周期
Ｔよりも短い時間でデータ処理を終了し、ラッチ１５２
の入力データを確定しなくてはならない。２ビット目，
ｎビット目も図示するように同様のタイミングで動作す
る。ところで、実際には、クロックの分配は、２次元的
に金属配線にて行われるため、異なる位置のクロックに
はタイミングのズレが生じる。このズレ幅をスキュｔsk
とすると、ラッチ１５０のクロックが立上がってから、
ラッチ１５１の入力が確定するまでの時間をｔF11 とす
ると、
た構成になっている。例えば、１ビット目の各機能ブロ
ックＦ11，Ｆ12，Ｆ13の前後はラッチで仕切られ、各機
能ブロックはクロックに同期して動作する。２ビット
目，ｎビット目も同様の構成である。動作のタイミング
チャートを図１８で説明する。１ビット目に着目すると
論理機能ブロックＦ１１は、クロックａの立上がりのタ
イミングでラッチ１５０からデータを取り込み、クロッ
ク周期Ｔよりも短い時間でデータを終了し、ラッチ１５
１の入力のデータを確定しなくてはならない。次の論理
ブロックＦ１２も同様に、クロックの立上りのタイミン
グでラッチ１５１からデータを取り込み、クロック周期
Ｔよりも短い時間でデータ処理を終了し、ラッチ１５２
の入力データを確定しなくてはならない。２ビット目，
ｎビット目も図示するように同様のタイミングで動作す
る。ところで、実際には、クロックの分配は、２次元的
に金属配線にて行われるため、異なる位置のクロックに
はタイミングのズレが生じる。このズレ幅をスキュｔsk
とすると、ラッチ１５０のクロックが立上がってから、
ラッチ１５１の入力が確定するまでの時間をｔF11 とす
ると、
【０００４】
【数１】 ｔF11＜Ｔ−ｔsk …（数１） を満足する必要がある。各段および各ビットの論理ブロ
ックも同様の関係 ｔFnn＜Ｔ−ｔsk を満足する必要がある。
ックも同様の関係 ｔFnn＜Ｔ−ｔsk を満足する必要がある。
【０００５】したがって、クロック周期Ｔは、全論理ブ
ロックの中の最も大きいデータ処理時間によって決ま
る。よって、各論理ブロックのデータ処理時間をほぼ等
しくすれば、クロックＴを最も短かくすることができ
る。
ロックの中の最も大きいデータ処理時間によって決ま
る。よって、各論理ブロックのデータ処理時間をほぼ等
しくすれば、クロックＴを最も短かくすることができ
る。
【０００６】クロック信号によって演算器内の同期を取
るものに替って、自己同期型の演算器が、例えば、テー
ウイリアムズ著；“セルフータイムド リングズ ア
ンドゼイアー アプリケーション ツー デビジョ
ン，”スタンフォード テクニカル レポート CSL−T
R−91−482，May 1991に提案されている（図１０）。
るものに替って、自己同期型の演算器が、例えば、テー
ウイリアムズ著；“セルフータイムド リングズ ア
ンドゼイアー アプリケーション ツー デビジョ
ン，”スタンフォード テクニカル レポート CSL−T
R−91−482，May 1991に提案されている（図１０）。
【０００７】あるプリチャージ機能ブロックＦ２は後段
のブロックＦ３のリセットが完了したという情報を受け
ると演算を開始する。ブロックＦ３はリセットの完了を
自己検出して前段のブロックに検出信号を伝える。この
ような自己同期システムを用いることによって、クロッ
クスキュによる遅延をなくすことが可能となる。
のブロックＦ３のリセットが完了したという情報を受け
ると演算を開始する。ブロックＦ３はリセットの完了を
自己検出して前段のブロックに検出信号を伝える。この
ような自己同期システムを用いることによって、クロッ
クスキュによる遅延をなくすことが可能となる。
【０００８】
【発明が解決しようとする課題】第１の従来例において
は、各論理機能ブロックがクロックに同期して動作す
る。これによれば、クロック周期Ｔは、前述の（数１）
式にしたがって、各機能ブロックのデータ処理時間とク
ロックスキュの和となる。したがって、クロック周期Ｔ
の逆数で示される動作周波数はクロックスキュ分低くな
る。
は、各論理機能ブロックがクロックに同期して動作す
る。これによれば、クロック周期Ｔは、前述の（数１）
式にしたがって、各機能ブロックのデータ処理時間とク
ロックスキュの和となる。したがって、クロック周期Ｔ
の逆数で示される動作周波数はクロックスキュ分低くな
る。
【０００９】システム性能は、一般にクロック動作周波
数に比例するため、すなわちクロックスキュによって性
能が低下するという問題がある。（数１）式から明らか
な様に、クロック周期Ｔがクロックスキュｔskだけ大き
くなってしまうためである。さらに、各機能ブロックの
データ処理に要する時間をほぼ等しく設計しなければな
らないので、設計が複雑となる。
数に比例するため、すなわちクロックスキュによって性
能が低下するという問題がある。（数１）式から明らか
な様に、クロック周期Ｔがクロックスキュｔskだけ大き
くなってしまうためである。さらに、各機能ブロックの
データ処理に要する時間をほぼ等しく設計しなければな
らないので、設計が複雑となる。
【００１０】一方、クロックに同期せずに動作する第２
の従来例は、１つのデータパスについて、プリチャ−ジ
機能ブロックをデータの通過の有無によって、プリチャ
ージあるいはディスチャージ状態することしか述べられ
ていない。つまり、複数のデータパス、例えばｎビット
のデータパスの同期をとるということに関しては何も述
べられていない。
の従来例は、１つのデータパスについて、プリチャ−ジ
機能ブロックをデータの通過の有無によって、プリチャ
ージあるいはディスチャージ状態することしか述べられ
ていない。つまり、複数のデータパス、例えばｎビット
のデータパスの同期をとるということに関しては何も述
べられていない。
【００１１】本発明の目的は、複数のデータパスが同期
して動作し、かつこれらのデータパスがクロックスキュ
の影響を受けない構成を提供することである。
して動作し、かつこれらのデータパスがクロックスキュ
の影響を受けない構成を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、論理演算を行う少なくとも２つ以上の論
理回路ブロックを有し、上記論理回路ブロック間はデー
タパスによって接続され、上記データパス又は上記論理
回路ブロックのデータの入力部又は出力部にはデータの
通過を検出するデータ通過検出部を有し、第ｎ（ｎは１
以上の整数）番目の論理回路ブロックから上記データパ
スを介して上記データが出力され、上記データパスをデ
ータが通過すると第ｎ番目の上記データ通過検出部はデ
ータが通過した情報を示す第ｎ番目のデータ通過信号を
生成し、生成された上記第ｎ番目のデータ通過信号は第
ｎ−１番目又は第ｎ＋１番目の上記論理回路ブロックに
入力され、上記第ｎ−１番目又は第ｎ＋１番目の論理回
路ブロックの制御に用いられることを特徴とする。
に、本発明は、論理演算を行う少なくとも２つ以上の論
理回路ブロックを有し、上記論理回路ブロック間はデー
タパスによって接続され、上記データパス又は上記論理
回路ブロックのデータの入力部又は出力部にはデータの
通過を検出するデータ通過検出部を有し、第ｎ（ｎは１
以上の整数）番目の論理回路ブロックから上記データパ
スを介して上記データが出力され、上記データパスをデ
ータが通過すると第ｎ番目の上記データ通過検出部はデ
ータが通過した情報を示す第ｎ番目のデータ通過信号を
生成し、生成された上記第ｎ番目のデータ通過信号は第
ｎ−１番目又は第ｎ＋１番目の上記論理回路ブロックに
入力され、上記第ｎ−１番目又は第ｎ＋１番目の論理回
路ブロックの制御に用いられることを特徴とする。
【００１３】
【作用】上記構成によって、データの通過の有無によっ
て、他のデータパスの論理機能ブロックを制御できるの
で、クロック信号に依存しないデータ処理を実行する自
己同期型の回路装置が達成できる。
て、他のデータパスの論理機能ブロックを制御できるの
で、クロック信号に依存しないデータ処理を実行する自
己同期型の回路装置が達成できる。
【００１４】
【実施例】発明の目的を達成するための構成を図１によ
って説明する。
って説明する。
【００１５】１ビット目の論理機能ブロックＦ11，
Ｆ12，Ｆ13が直列に接続されている。データはまず論理
機能ブロックＦ11に入力され順次Ｆ12，Ｆ13へと流れて
いく。１ビット目の各論理機能ブロックの出力にはデー
タ通過検出器が設けられている。このデータ通過検出器
は、１ビット目の各論理機能ブロックの出力に新しいデ
ータが通過したことを検出し、データが通過したことを
示す信号を出力するという機能を有する。２ビット目以
降の他のビットの各論理機能ブロックの間にはラッチが
設けられている。
Ｆ12，Ｆ13が直列に接続されている。データはまず論理
機能ブロックＦ11に入力され順次Ｆ12，Ｆ13へと流れて
いく。１ビット目の各論理機能ブロックの出力にはデー
タ通過検出器が設けられている。このデータ通過検出器
は、１ビット目の各論理機能ブロックの出力に新しいデ
ータが通過したことを検出し、データが通過したことを
示す信号を出力するという機能を有する。２ビット目以
降の他のビットの各論理機能ブロックの間にはラッチが
設けられている。
【００１６】そして各ラッチの制御端子は前記１ビット
目のデータ通過信号が伝搬する信号線に接続される。例
えば２ビット目の論理機能ブロックＦ21の出力に接続さ
れるラッチ１５０の制御端子は、１ビット目の論理機能
ブロックＦ11の出力を検知してデータ通過信号が出力さ
れる制御線ｂに接続され、２ビット目の次段の論理機能
ブロックＦ22の出力に接続されるラッチ１５１の制御端
子は、１ビット目の論理機能ブロックＦ12の出力を検知
してデータ通過信号が出力される制御線Ｃに接続され
る。この構成がビット列の数だけ繰り返される。すなわ
ち、２ビット目以降の同一行の各論理機能ブロックの出
力に接続されるラッチの制御線は１ビット目が出力する
同一の制御線に接続される。例えば論理機能ブロックＦ
11…Ｆn1…の出力に接続されるラッチの制御端子は全て
制御線ｂに接続され、Ｆ22…Ｆn2…の出力に接続される
ラッチの制御端子は全て制御線Ｃに接続される。かかる
構成により、２ビット目以降の各論理機能ブロックが、
１ビット目が出力するデータ通過信号に同期して動作す
ることが可能となる。また、１ビット目の各論理機能ブ
ロックの間には、クロックに同期して動作するラッチが
存在しないので、すなわちクロックスキュの影響は受け
ない。
目のデータ通過信号が伝搬する信号線に接続される。例
えば２ビット目の論理機能ブロックＦ21の出力に接続さ
れるラッチ１５０の制御端子は、１ビット目の論理機能
ブロックＦ11の出力を検知してデータ通過信号が出力さ
れる制御線ｂに接続され、２ビット目の次段の論理機能
ブロックＦ22の出力に接続されるラッチ１５１の制御端
子は、１ビット目の論理機能ブロックＦ12の出力を検知
してデータ通過信号が出力される制御線Ｃに接続され
る。この構成がビット列の数だけ繰り返される。すなわ
ち、２ビット目以降の同一行の各論理機能ブロックの出
力に接続されるラッチの制御線は１ビット目が出力する
同一の制御線に接続される。例えば論理機能ブロックＦ
11…Ｆn1…の出力に接続されるラッチの制御端子は全て
制御線ｂに接続され、Ｆ22…Ｆn2…の出力に接続される
ラッチの制御端子は全て制御線Ｃに接続される。かかる
構成により、２ビット目以降の各論理機能ブロックが、
１ビット目が出力するデータ通過信号に同期して動作す
ることが可能となる。また、１ビット目の各論理機能ブ
ロックの間には、クロックに同期して動作するラッチが
存在しないので、すなわちクロックスキュの影響は受け
ない。
【００１７】図１に示す本発明の構成の作用を図１７の
タイムチャートによって説明する。１ビット目の各論理
機能ブロックＦ11，Ｆ12，Ｆ13…はクロックに同期する
ラッチによって仕切られていないので、データが各論理
機能に依存する遅れ時間をもって流れていく。例えば図
１７に示すように、Ｆ11をデータが通過する時間は長
く、Ｆ12，Ｆ13を通過する時間はＦ11よりも短いという
ぐあいである。１ビット目に設けられたデータ通過検出
器は、論理機能ブロックＦ11の前段の論理機能ブロック
の出力にデータが通過したことを検知して通過信号ａを
出力する。同様に、論理機能ブロックＦ11の出力にデー
タが通過したことを検知して通過信号ｂを出力し、論理
機能ブロックＦ12の出力にデータが通過したことを検知
して通過信号ｃを出力する。したがって、通過信号ａが
立上がってから通過信号ｂが立上がるまでの時間Ｔabよ
りも通過信号ｂが立上がってから通過信号ｃが立上がる
までの時間Ｔbcの方が短い。このように２ビット目以降
のデータのタイミングを制御する信号ａ，ｂ，ｃはクロ
ック周期のように一定の間隔でなく、１ビット目の各論
理ブロックのデータ処理時間に依存して変化する。次
に、２ビット目以降の各論理ブロックは１ビット目から
出力されるデータ通過信号に同期して動作する。すなわ
ち２ビット目の論理機能ブロックＦ21は通過信号ａの立
上がりに同期してデータを入力し、論理ブロックＦ22は
データ通過信号ｂの立上がりに同期してデータを入力す
る。したがって、２ビット目の論理機能ブロックＦ21の
データ処理に要する時間をｔF21 とすると、
タイムチャートによって説明する。１ビット目の各論理
機能ブロックＦ11，Ｆ12，Ｆ13…はクロックに同期する
ラッチによって仕切られていないので、データが各論理
機能に依存する遅れ時間をもって流れていく。例えば図
１７に示すように、Ｆ11をデータが通過する時間は長
く、Ｆ12，Ｆ13を通過する時間はＦ11よりも短いという
ぐあいである。１ビット目に設けられたデータ通過検出
器は、論理機能ブロックＦ11の前段の論理機能ブロック
の出力にデータが通過したことを検知して通過信号ａを
出力する。同様に、論理機能ブロックＦ11の出力にデー
タが通過したことを検知して通過信号ｂを出力し、論理
機能ブロックＦ12の出力にデータが通過したことを検知
して通過信号ｃを出力する。したがって、通過信号ａが
立上がってから通過信号ｂが立上がるまでの時間Ｔabよ
りも通過信号ｂが立上がってから通過信号ｃが立上がる
までの時間Ｔbcの方が短い。このように２ビット目以降
のデータのタイミングを制御する信号ａ，ｂ，ｃはクロ
ック周期のように一定の間隔でなく、１ビット目の各論
理ブロックのデータ処理時間に依存して変化する。次
に、２ビット目以降の各論理ブロックは１ビット目から
出力されるデータ通過信号に同期して動作する。すなわ
ち２ビット目の論理機能ブロックＦ21は通過信号ａの立
上がりに同期してデータを入力し、論理ブロックＦ22は
データ通過信号ｂの立上がりに同期してデータを入力す
る。したがって、２ビット目の論理機能ブロックＦ21の
データ処理に要する時間をｔF21 とすると、
【００１８】
【数２】 ｔF21＜Ｔab …（数２） の関係を満足するように設計すればよい。同様に、２ビ
ット目の論理機能ブロックは、
ット目の論理機能ブロックは、
【００１９】
【数３】 ｔF22＜Ｔbc …（数３） の関係を満足するように設計すればよい。（数２），
（数３）式を前述した従来技術による関係式（数１）
（ｔF11＜Ｔ−ｔsk)と比較すれば明らかように、本発明
手段によれば、ある論理機能ブロックに要する処理時間
をクロックスキュｔskとは無関係に設計できること、ま
た一定のクロック周期Ｔに無関係であるため各論理ブロ
ックに要する処理時間が各ステージ毎に変化できること
がわかる。すなわち、従来例では関係式（数１）より最
もデータ処理時間の長い論理ブロックのデータ遅延時間
とクロックスキュの和によってクロック周期が決まり、
このクロック周期の逆数に性能が比例していたが、本発
明では、最もデータ処理時間の長い論理ブロックによっ
て全体のデータ処理時間が律速される訳ではなく、性能
は各ビットの各論理ブロックに要する処理時間の和であ
る全体のデータ処理時間にのみ依存すること、更には、
クロックスキュには無関係であり、クロックスキュによ
って性能が低下することは無いことがわかる。
（数３）式を前述した従来技術による関係式（数１）
（ｔF11＜Ｔ−ｔsk)と比較すれば明らかように、本発明
手段によれば、ある論理機能ブロックに要する処理時間
をクロックスキュｔskとは無関係に設計できること、ま
た一定のクロック周期Ｔに無関係であるため各論理ブロ
ックに要する処理時間が各ステージ毎に変化できること
がわかる。すなわち、従来例では関係式（数１）より最
もデータ処理時間の長い論理ブロックのデータ遅延時間
とクロックスキュの和によってクロック周期が決まり、
このクロック周期の逆数に性能が比例していたが、本発
明では、最もデータ処理時間の長い論理ブロックによっ
て全体のデータ処理時間が律速される訳ではなく、性能
は各ビットの各論理ブロックに要する処理時間の和であ
る全体のデータ処理時間にのみ依存すること、更には、
クロックスキュには無関係であり、クロックスキュによ
って性能が低下することは無いことがわかる。
【００２０】図２に第１の実施例を示す。１ビット目
は、論理機能ブロックＦ10，Ｆ11，Ｆ12，Ｆ13およびデ
ータ検出器１０２，１０３，１０４によって構成され
る。各論理機能ブロックＦ10〜Ｆ13は各々直列に接続さ
れ、論理機能ブロックＦ10の入力にラッチ１００が接続
され、論理機能ブロックＦ13の出力にラッチ１０１が接
続される。論理機能ブロックＦ10，Ｆ11，Ｆ12の出力に
は各々データ通過検出器１０２，１０３，１０４が接続
される。これらのデータ通過検出器の出力信号は、制御
線ａ，ｂ，ｃに各々接続される。ラッチ１００，１０１
の制御端子はクロック線に接続される。２ビット目は、
論理機能ブロックＦ20，Ｆ21，Ｆ22，Ｆ23およびラッチ
１０５，１０６，１５０，１５１，１５２によって構成
される。論理機能ブロックＦ20の入力にラッチ１０５が
接続され、Ｆ20の出力にラッチ106,Ｆ21の出力にラッチ
１５０，Ｆ22の出力にラッチ１５１，Ｆ23の出力にラッ
チ１５２が各々直列接続される。ラッチ１０５，１５２
の制御端子はクロック線に接続され、ラッチ１０６，１
５０，１５１の制御端子は各々、制御線ａ，ｂ，ｃに接
続される。ｎビット目の構成は２ビット目と同様であ
り、２ビット目の構成がビット数だけ繰り返される。
は、論理機能ブロックＦ10，Ｆ11，Ｆ12，Ｆ13およびデ
ータ検出器１０２，１０３，１０４によって構成され
る。各論理機能ブロックＦ10〜Ｆ13は各々直列に接続さ
れ、論理機能ブロックＦ10の入力にラッチ１００が接続
され、論理機能ブロックＦ13の出力にラッチ１０１が接
続される。論理機能ブロックＦ10，Ｆ11，Ｆ12の出力に
は各々データ通過検出器１０２，１０３，１０４が接続
される。これらのデータ通過検出器の出力信号は、制御
線ａ，ｂ，ｃに各々接続される。ラッチ１００，１０１
の制御端子はクロック線に接続される。２ビット目は、
論理機能ブロックＦ20，Ｆ21，Ｆ22，Ｆ23およびラッチ
１０５，１０６，１５０，１５１，１５２によって構成
される。論理機能ブロックＦ20の入力にラッチ１０５が
接続され、Ｆ20の出力にラッチ106,Ｆ21の出力にラッチ
１５０，Ｆ22の出力にラッチ１５１，Ｆ23の出力にラッ
チ１５２が各々直列接続される。ラッチ１０５，１５２
の制御端子はクロック線に接続され、ラッチ１０６，１
５０，１５１の制御端子は各々、制御線ａ，ｂ，ｃに接
続される。ｎビット目の構成は２ビット目と同様であ
り、２ビット目の構成がビット数だけ繰り返される。
【００２１】次に本実施例の動作を図３のタイムチャー
トを用いて説明する。１ビット目のデータはラッチ１０
０から入力され、ラッチ１０１から出力される。ラッチ
100はクロックの立上がりに同期してデータを入力す
る。入力されたデータは論理ブロックＦ10，Ｆ11，
Ｆ12，Ｆ13を通って、ラッチ１０１に入力される。ラッ
チ１０１はクロックの立上りに同期してデータを出力す
る。１ビット目の各論理機能ブロックＦ10，Ｆ11，
Ｆ12，Ｆ13に要する遅延時間を各々ｔF10，ｔF11，ｔ
F12，ｔF13とし、クロックスキュをｔsk、クロック周期
をＴckとすると、
トを用いて説明する。１ビット目のデータはラッチ１０
０から入力され、ラッチ１０１から出力される。ラッチ
100はクロックの立上がりに同期してデータを入力す
る。入力されたデータは論理ブロックＦ10，Ｆ11，
Ｆ12，Ｆ13を通って、ラッチ１０１に入力される。ラッ
チ１０１はクロックの立上りに同期してデータを出力す
る。１ビット目の各論理機能ブロックＦ10，Ｆ11，
Ｆ12，Ｆ13に要する遅延時間を各々ｔF10，ｔF11，ｔ
F12，ｔF13とし、クロックスキュをｔsk、クロック周期
をＴckとすると、
【００２２】
【数４】 ｔF10＋ｔF11＋ｔF12＋ｔF13＜４ｔck−ｔsk …（数４） を満足するように設計する。データ通過検出器１０２
は、論理機能ブロックＦ10の出力にデータが通過したこ
とを検出してデータ通過信号ａを制御線ａに出力する。
同様にデータ通過検出１０３，１０４は各々、データ通
過信号ｂ，ｃを制御線ｂ，ｃに出力する。次に２ビット
目では、クロックの立上がりのタイミングでラッチ１０
５よりデータを入力し、ラッチ１５２より出力する。入
力データは各論理機能ブロックとラッチをそれぞれ、Ｆ
20，ラッチ１０６，Ｆ21，ラッチ150,Ｆ22，ラッチ１５
１，Ｆ23，ラッチ１５２の順に通過していく。ラッチ１
０６は制御信号ａの立上がりのタイミングでデータを入
力し、ラッチ１５０，１５１はそれぞれ、制御信号ｂ，
ｃの立上がりのタイミングでデータを入力する。したが
って、２ビット目の各論理機能ブロックは１ビット目の
対応するステージの各論理機能ブロックに同期して動作
することになる。また、各論理機能ブロックの遅延時間
をそれぞれ、ｔF20，ｔF21，ｔF22，ｔF23とし、クロッ
クおよび各通過信号の立上がりの時間間隔を順次Ｔ0，
Ｔ1，Ｔ2，Ｔ3とすると、
は、論理機能ブロックＦ10の出力にデータが通過したこ
とを検出してデータ通過信号ａを制御線ａに出力する。
同様にデータ通過検出１０３，１０４は各々、データ通
過信号ｂ，ｃを制御線ｂ，ｃに出力する。次に２ビット
目では、クロックの立上がりのタイミングでラッチ１０
５よりデータを入力し、ラッチ１５２より出力する。入
力データは各論理機能ブロックとラッチをそれぞれ、Ｆ
20，ラッチ１０６，Ｆ21，ラッチ150,Ｆ22，ラッチ１５
１，Ｆ23，ラッチ１５２の順に通過していく。ラッチ１
０６は制御信号ａの立上がりのタイミングでデータを入
力し、ラッチ１５０，１５１はそれぞれ、制御信号ｂ，
ｃの立上がりのタイミングでデータを入力する。したが
って、２ビット目の各論理機能ブロックは１ビット目の
対応するステージの各論理機能ブロックに同期して動作
することになる。また、各論理機能ブロックの遅延時間
をそれぞれ、ｔF20，ｔF21，ｔF22，ｔF23とし、クロッ
クおよび各通過信号の立上がりの時間間隔を順次Ｔ0，
Ｔ1，Ｔ2，Ｔ3とすると、
【００２３】
【数５】 ｔF20＜Ｔ0 …（数５）
【００２４】
【数６】 ｔF21＜Ｔ1 …（数６）
【００２５】
【数７】 ｔF22＜Ｔ2 …（数７）
【００２６】
【数８】 ｔF23＜Ｔ3 …（数８） を満足するように設計する。３ビット目以降も２ビット
目の動作と同様である。結局、本実施例では、１ビット
目で（数４）式、２ビット目以降では（数５）〜（数
８）式が満足されればよいことになる。この条件式を前
述の第１の実施例と比較してみる。従来技術では、全ビ
ットの各論理機能ブロックが１クロック周期以内に収ま
っていなければならない。したがって、例えば１ビット
目を例にとると、
目の動作と同様である。結局、本実施例では、１ビット
目で（数４）式、２ビット目以降では（数５）〜（数
８）式が満足されればよいことになる。この条件式を前
述の第１の実施例と比較してみる。従来技術では、全ビ
ットの各論理機能ブロックが１クロック周期以内に収ま
っていなければならない。したがって、例えば１ビット
目を例にとると、
【００２７】
【数９】 ｔF10＜Ｔck−ｔsk …（数９）
【００２８】
【数１０】 ｔF11＜Ｔck−ｔsk …（数１０）
【００２９】
【数１１】 ｔF12＜Ｔck−ｔsk …（数１１）
【００３０】
【数１２】 ｔF13＜Ｔck−ｔsk …（数１２） を満足する必要がある。（数９）〜（数１２）式によ
り、
り、
【００３１】
【数１３】 ｔF10＋ｔF11＋ｔF12＋ｔF13＜４Ｔck−４ｔsk …（数１３） となる。本実施例の設計条件式（数４）と（数１３）式
を比較すれば明らかな通り、
を比較すれば明らかな通り、
【００３２】
【数１４】
【００３３】とすると、性能に及ぼすクロックスキュの
影響が、本実施例と第１の従来技術とは４倍も異なる。
本実施例の２ビット目以降は、（数５）〜（数８）式を
満足すれば、１ビット目に同期して動作する。全ビット
が１ビット目に同期して動作することによって、ビット
間のデータの分枝，合流がある場合にでも容易にパイプ
ラインを組むことが可能となる。前記第２の従来技術で
は、ビット間の同期について何も述べられていない。
影響が、本実施例と第１の従来技術とは４倍も異なる。
本実施例の２ビット目以降は、（数５）〜（数８）式を
満足すれば、１ビット目に同期して動作する。全ビット
が１ビット目に同期して動作することによって、ビット
間のデータの分枝，合流がある場合にでも容易にパイプ
ラインを組むことが可能となる。前記第２の従来技術で
は、ビット間の同期について何も述べられていない。
【００３４】本実施例の代表的な応用装置例の１つを図
１１に示す。１３０はプロセッサ、１３１は２次キャッ
シュメモリ、１３２はメインメモリである。１３０のプ
ロセッサは、１次命令キャッシュ１３５，１次データキ
ャッシュ１３７，浮動小数点演算器１３４，整数演算器
１３６，制御論理ユニット１３３，インタフェースユニ
ット１３８等を内蔵している。本発明を適用することに
よって、装置全体がクロック信号を全く用いない回路を
提供することもできるが、装置又は回路の一部分、例え
ば、プロセッサ１３０，２次キャッシュメモリ１３１，
メインメモリ１３２相互のデータ転送に関わる回路や、
それぞれの内部データ処理に関わる回路に用いて、クロ
ックスキュの影響を受けやすい部分を減らす、又は、無
くすことができる。
１１に示す。１３０はプロセッサ、１３１は２次キャッ
シュメモリ、１３２はメインメモリである。１３０のプ
ロセッサは、１次命令キャッシュ１３５，１次データキ
ャッシュ１３７，浮動小数点演算器１３４，整数演算器
１３６，制御論理ユニット１３３，インタフェースユニ
ット１３８等を内蔵している。本発明を適用することに
よって、装置全体がクロック信号を全く用いない回路を
提供することもできるが、装置又は回路の一部分、例え
ば、プロセッサ１３０，２次キャッシュメモリ１３１，
メインメモリ１３２相互のデータ転送に関わる回路や、
それぞれの内部データ処理に関わる回路に用いて、クロ
ックスキュの影響を受けやすい部分を減らす、又は、無
くすことができる。
【００３５】次に１ビット目のデータパスにおいてデー
タパスが合流する場合の実施例を図４に示す。
タパスが合流する場合の実施例を図４に示す。
【００３６】論理回路ブロックＡの出力及び論理回路ブ
ロックＤの出力が共に論理回路ブロックＢに入力され、
データが合流する。この場合は、論理回路ブロックＡの
出力及び論理回路ブロックＤの出力の遅い方からデータ
通過信号を検出し、２ビット目以降にステージ開始信号
を送る必要がある。
ロックＤの出力が共に論理回路ブロックＢに入力され、
データが合流する。この場合は、論理回路ブロックＡの
出力及び論理回路ブロックＤの出力の遅い方からデータ
通過信号を検出し、２ビット目以降にステージ開始信号
を送る必要がある。
【００３７】しかし、論理回路ブロックＡの出力が確定
する時間と及び論理回路ブロックＤの出力が確定する時
間のどちらが遅いかをあらかじめ特定できるとは限らな
い。したがって、図４の１０２，１０７に示すように論
理回路ブロックＡの出力と論理回路ブロックＤの出力の
双方からデータ通過を検出し、その和信号を生成するこ
とにより、どちらか遅い方の出力のタイミングでステー
ジＦ開始信号が生成される。
する時間と及び論理回路ブロックＤの出力が確定する時
間のどちらが遅いかをあらかじめ特定できるとは限らな
い。したがって、図４の１０２，１０７に示すように論
理回路ブロックＡの出力と論理回路ブロックＤの出力の
双方からデータ通過を検出し、その和信号を生成するこ
とにより、どちらか遅い方の出力のタイミングでステー
ジＦ開始信号が生成される。
【００３８】これにより、２ビット目の論理ブロックＦ
は、論理回路ブロックＡの出力が確定する時間と及び論
理回路ブロックＤの出力が確定する時間の遅い方に同期
して動作する。
は、論理回路ブロックＡの出力が確定する時間と及び論
理回路ブロックＤの出力が確定する時間の遅い方に同期
して動作する。
【００３９】図５は、１ビット目のデータパスで、デー
タパスが分岐する場合の実施例を示す。
タパスが分岐する場合の実施例を示す。
【００４０】論理回路ブロックＡの出力は、論理回路ブ
ロックＢ及び論理回路ブロックＤに分岐する。この場合
は、論理回路ブロックＢの出力が確定する時間と論理回
路ブロックＤの出力が確定する時間のどちらが遅いかを
あらかじめ特定できるとは限らない。
ロックＢ及び論理回路ブロックＤに分岐する。この場合
は、論理回路ブロックＢの出力が確定する時間と論理回
路ブロックＤの出力が確定する時間のどちらが遅いかを
あらかじめ特定できるとは限らない。
【００４１】したがって、図５の１０８，１０９に示す
ように論理回路ブロックＢの出力と論理回路ブロックＤ
の出力の双方からデータ通過を検出し、その和信号を生
成することにより、どちらか遅い方の出力のタイミング
でステージＨ開始信号が生成される。これにより、２ビ
ット目の論理ブロックＨは、論理回路ブロックＢの出力
が確定する時間と及び論理回路ブロックＤの出力が確定
する時間の遅い方に同期して動作する。
ように論理回路ブロックＢの出力と論理回路ブロックＤ
の出力の双方からデータ通過を検出し、その和信号を生
成することにより、どちらか遅い方の出力のタイミング
でステージＨ開始信号が生成される。これにより、２ビ
ット目の論理ブロックＨは、論理回路ブロックＢの出力
が確定する時間と及び論理回路ブロックＤの出力が確定
する時間の遅い方に同期して動作する。
【００４２】以上の実施例は、データパス内部の局所的
な部分の制御に用いられる他、データパス全体の制御に
も適用可能である。
な部分の制御に用いられる他、データパス全体の制御に
も適用可能である。
【００４３】図１４は浮動小数点演算器の一例である。
レジスタファイル１３９，加算器１４０，乗算器１４
１，除算器１４２、がソースバス１４３とターゲットバ
ス１４４とで結合されている。レジスタファイル１３９
から読み出したデータは、ソースバス１４３を通して各
演算器１４０〜１４２に読み込まれる。各演算器１４０
〜１４２で演算を終了したデータはターゲットバス１４
４を通してレジスタファイル１３９に書き込まれる。各
演算器１４０〜１４２はソースバス１４３にデータが通
過したことをデータ通過検出器１４５で検出し、検出の
タイミングに同期して動作を開始する。各演算器１４０
〜１４２は、１つだけが動作する場合もあれば、複数の
演算器が同時に動作することもある。
レジスタファイル１３９，加算器１４０，乗算器１４
１，除算器１４２、がソースバス１４３とターゲットバ
ス１４４とで結合されている。レジスタファイル１３９
から読み出したデータは、ソースバス１４３を通して各
演算器１４０〜１４２に読み込まれる。各演算器１４０
〜１４２で演算を終了したデータはターゲットバス１４
４を通してレジスタファイル１３９に書き込まれる。各
演算器１４０〜１４２はソースバス１４３にデータが通
過したことをデータ通過検出器１４５で検出し、検出の
タイミングに同期して動作を開始する。各演算器１４０
〜１４２は、１つだけが動作する場合もあれば、複数の
演算器が同時に動作することもある。
【００４４】図６は、本発明の他の実施例である。１チ
ップで構成される半導体集積回路装置１１２の中には、
位置的に分離した少なくとも２つ以上の論理ブロック群
リージョンＡ（１１３）とリージョンＢ（１１４）があ
る。リージョンＡ（１１３）とリージョンＢ（１１４）
は離れた位置にあり、長い信号線１１５で接続されてお
り、リージョン間で正確なクロック同期をとることは困
難である。また、離れた位置にあるために、リージョン
Ａ（１１３）からリージョンＢ（１１４）へのデータ転
送に要する遅延時間が大きい。
ップで構成される半導体集積回路装置１１２の中には、
位置的に分離した少なくとも２つ以上の論理ブロック群
リージョンＡ（１１３）とリージョンＢ（１１４）があ
る。リージョンＡ（１１３）とリージョンＢ（１１４）
は離れた位置にあり、長い信号線１１５で接続されてお
り、リージョン間で正確なクロック同期をとることは困
難である。また、離れた位置にあるために、リージョン
Ａ（１１３）からリージョンＢ（１１４）へのデータ転
送に要する遅延時間が大きい。
【００４５】したがって、クロック同期の方式で高速な
データ転送を行うことは困難である。
データ転送を行うことは困難である。
【００４６】図６の実施例は、クロック同期を必要とし
ない自己同期方式によるデータ受信の一例である。リー
ジョンＡ（１１３）からはクロックに同期してデータ転
送が開始される。データは長い信号線１１５を通して、
リージョンＢ(１１４)へ転送される。リージョンＢ(１
１４)にデータが到着するとこれを検出し、同期信号Ｂ
１を生成する。データは論理ブロックＢ１及び論理ブロ
ックＢ２を通りラッチに入力される。その間、論理ブロ
ックＢ１及び論理ブロックＢ２の出力からデータ到着を
検出し、それぞれ同期信号Ｂ２及び同期信号Ｂ３を生成
する。リージョンＢ(１１４)内で、このデータパスと関
連する他の論理ブロック１５５，１５６は、これらの同
期信号Ｂ１，Ｂ２，Ｂ３に同期して動作する。
ない自己同期方式によるデータ受信の一例である。リー
ジョンＡ（１１３）からはクロックに同期してデータ転
送が開始される。データは長い信号線１１５を通して、
リージョンＢ(１１４)へ転送される。リージョンＢ(１
１４)にデータが到着するとこれを検出し、同期信号Ｂ
１を生成する。データは論理ブロックＢ１及び論理ブロ
ックＢ２を通りラッチに入力される。その間、論理ブロ
ックＢ１及び論理ブロックＢ２の出力からデータ到着を
検出し、それぞれ同期信号Ｂ２及び同期信号Ｂ３を生成
する。リージョンＢ(１１４)内で、このデータパスと関
連する他の論理ブロック１５５，１５６は、これらの同
期信号Ｂ１，Ｂ２，Ｂ３に同期して動作する。
【００４７】このような構成にすることにより、リージ
ョンＡ（１１３）内にある始点ラッチ１１６からリージ
ョンＢ（１１４）内にある終点ラッチ１１７迄のトータ
ル遅延時間のみを注意すれば、クロックスキュやタイミ
ングの制約は小さい。
ョンＡ（１１３）内にある始点ラッチ１１６からリージ
ョンＢ（１１４）内にある終点ラッチ１１７迄のトータ
ル遅延時間のみを注意すれば、クロックスキュやタイミ
ングの制約は小さい。
【００４８】図１５は図６のより具体的な一例である。
マイクロプロセッサ１３０には、データキャッシュ１３
７，命令キャッシュ１３５，浮動小数点演算器１３４，
整数演算器１３６，制御ユニット１３３，インタフェー
スユニット１３８等が内蔵されており、それぞれが信号
線で結合されている。整数演算器１３６からデータキャ
ッシュ１３７にアドレスが送られると、アドレスが到着
したことを信号到着検出器１４６が検出し、このタイミ
ングに同期して、データキャッシュ１３７はデータを出
力する。すなわち、データキャッシュ１３７に含まれる
少なくとも１つ以上のラッチが、信号到着検出器１４６
が出力する到着信号によって制御される。出力されたデ
ータは整数演算器１３６や浮動小数点演算器１３４に送
られる。また、自己同期の制御は、本実施例のデータキ
ャッシュのみに限らず、プロセッサ１３０に含まれる他
のユニットにも適用できる。
マイクロプロセッサ１３０には、データキャッシュ１３
７，命令キャッシュ１３５，浮動小数点演算器１３４，
整数演算器１３６，制御ユニット１３３，インタフェー
スユニット１３８等が内蔵されており、それぞれが信号
線で結合されている。整数演算器１３６からデータキャ
ッシュ１３７にアドレスが送られると、アドレスが到着
したことを信号到着検出器１４６が検出し、このタイミ
ングに同期して、データキャッシュ１３７はデータを出
力する。すなわち、データキャッシュ１３７に含まれる
少なくとも１つ以上のラッチが、信号到着検出器１４６
が出力する到着信号によって制御される。出力されたデ
ータは整数演算器１３６や浮動小数点演算器１３４に送
られる。また、自己同期の制御は、本実施例のデータキ
ャッシュのみに限らず、プロセッサ１３０に含まれる他
のユニットにも適用できる。
【００４９】図７はチップ間のデータ転送に、本発明を
適用した一実施例である。チップＡ（１１８）は、例え
ばマイクロプロセッサであり、チップＢ（１１９）はメ
モリである。チップＡ（１１８）からチップＢ（１１
９）にアドレスを転送する。チップＢ（１１９）にアド
レスが到着すると、これを検出し、同期信号Ｂ１を生成
する。アドレスは論理ブロックＢ１，論理ブロックＢ２
及び論理ブロックＢ３を通りラッチ１２１に入力され
る。その間、論理ブロックＢ１，論理ブロックＢ２及び
論理ブロックＢ３の出力からデータ到着を検出し、それ
ぞれ同期信号Ｂ２，同期信号Ｂ３及び同期信号Ｂ４を生
成する。チップＢ（１１９）内の論理ブロック１５２，
１５３，１５４は同期信号Ｂ２，同期信号Ｂ３及び同期
信号Ｂ４に同期してそれぞれ動作する。
適用した一実施例である。チップＡ（１１８）は、例え
ばマイクロプロセッサであり、チップＢ（１１９）はメ
モリである。チップＡ（１１８）からチップＢ（１１
９）にアドレスを転送する。チップＢ（１１９）にアド
レスが到着すると、これを検出し、同期信号Ｂ１を生成
する。アドレスは論理ブロックＢ１，論理ブロックＢ２
及び論理ブロックＢ３を通りラッチ１２１に入力され
る。その間、論理ブロックＢ１，論理ブロックＢ２及び
論理ブロックＢ３の出力からデータ到着を検出し、それ
ぞれ同期信号Ｂ２，同期信号Ｂ３及び同期信号Ｂ４を生
成する。チップＢ（１１９）内の論理ブロック１５２，
１５３，１５４は同期信号Ｂ２，同期信号Ｂ３及び同期
信号Ｂ４に同期してそれぞれ動作する。
【００５０】次に、チップＢ（１１９）からチップＡ
（１１８）に、アドレスに対応するデータを転送する。
アドレスを出力するラッチ１２０とデータを入力するラ
ッチ１２１を制御するクロックは、図６の実施例と同様
に制御信号によって制御され、所望のデータのみをラッ
チする。
（１１８）に、アドレスに対応するデータを転送する。
アドレスを出力するラッチ１２０とデータを入力するラ
ッチ１２１を制御するクロックは、図６の実施例と同様
に制御信号によって制御され、所望のデータのみをラッ
チする。
【００５１】図８はチップ間のデータ転送に、本発明を
適用した他の実施例である。チップＡ（１１８）からチ
ップＢ（１１９）にアドレスを転送する。チップＢ(１
１９)にアドレスが到着すると、これを検出し、同期信
号１２３を生成する。チップＢ（１１９）のクロック
は、位相調整回路１２２により位相調整され、同期信号
１２３と同期したクロックＢを生成する。チップＢ（１
１９）はクロックＢをソースクロックとして動作する。
位相調整回路１２２は例えばＰＬＬ（Phase Locked Loo
p）により構成される。
適用した他の実施例である。チップＡ（１１８）からチ
ップＢ（１１９）にアドレスを転送する。チップＢ(１
１９)にアドレスが到着すると、これを検出し、同期信
号１２３を生成する。チップＢ（１１９）のクロック
は、位相調整回路１２２により位相調整され、同期信号
１２３と同期したクロックＢを生成する。チップＢ（１
１９）はクロックＢをソースクロックとして動作する。
位相調整回路１２２は例えばＰＬＬ（Phase Locked Loo
p）により構成される。
【００５２】図９は、図１の実施例をダイナミック回路
で構成した一例である。論理ブロックＡ１及び論理ブロ
ックＢ１は、データ到着検出機能を有する１ビット目の
構成要素であり、論理ブロックＡ２及び論理ブロックＢ
２は、２ビット目の構成要素である。
で構成した一例である。論理ブロックＡ１及び論理ブロ
ックＢ１は、データ到着検出機能を有する１ビット目の
構成要素であり、論理ブロックＡ２及び論理ブロックＢ
２は、２ビット目の構成要素である。
【００５３】論理ブロックＡ１がリセット状態にあり、
相補出力が双方共ロウの場合には、ステージＢ開始信号
はロウであり、論理ブロックＢ２の演算は開始されな
い。論理ブロックＡ１の出力が確定している場合は、相
補出力の一方がハイなので、ステージＢ開始信号はハイ
となり、論理ブロックＢ２の演算が開始される。
相補出力が双方共ロウの場合には、ステージＢ開始信号
はロウであり、論理ブロックＢ２の演算は開始されな
い。論理ブロックＡ１の出力が確定している場合は、相
補出力の一方がハイなので、ステージＢ開始信号はハイ
となり、論理ブロックＢ２の演算が開始される。
【００５４】以上の発明は、例えば図１６に示すシステ
ムに適用される。本発明を適用した複数のＬＳＩを有す
るワークステーション１４７，１４８とプリンタ１４９
が複数個ネットワーク結合されている。本発明は、ワー
クステーション１４７を構成するＬＳＩ内部の回路に用
いられる他、これら複数のＬＳＩ間のインタフェースに
適用できる。また、ワークステーション１４７と１４８
の間のインタフェースにも適用できる。例えば、ワーク
ステーション１４７から１４８にデータが転送される場
合、ワークステーション１４８は、１４７からのデータ
が到着したことを検知し、データ到着信号を内部発生す
る。ワークステーション１４８は、検知したデータ到着
信号に同期してデータ処理を開始する。
ムに適用される。本発明を適用した複数のＬＳＩを有す
るワークステーション１４７，１４８とプリンタ１４９
が複数個ネットワーク結合されている。本発明は、ワー
クステーション１４７を構成するＬＳＩ内部の回路に用
いられる他、これら複数のＬＳＩ間のインタフェースに
適用できる。また、ワークステーション１４７と１４８
の間のインタフェースにも適用できる。例えば、ワーク
ステーション１４７から１４８にデータが転送される場
合、ワークステーション１４８は、１４７からのデータ
が到着したことを検知し、データ到着信号を内部発生す
る。ワークステーション１４８は、検知したデータ到着
信号に同期してデータ処理を開始する。
【００５５】
【発明の効果】本発明によれば、複数のデータパスが同
期して動作し、かつこれらのデータパスがクロックスキ
ュの影響を受けないので高性能化がはかれる。図２に示
した第１の実施例では、１ビット目の４つの論理機能ブ
ロックがクロック同期する２つのラッチの間に直列接続
されている。この場合のデータパス遅延設計条件式は前
記（数４）式で示される。一方、従来技術による条件式
は（数１３）式で示される。両式を比較して明らかな様
に、クロックスキュの影響が本実施例では１／４に低減
されることがわかる。また、他の実施例では、クロック
に同期する２つのラッチの間に直列接続または並列接続
される論理機能ブロックの数は限定されるものではな
い。各々のケースに対応して、スキュの影響の低減の程
度も変化する。また、ここで１ビット目に設けた構成は
他のビットでもよいし、複数ビットあってもよい。ビッ
ト間でデータの分枝や合流もあり得る。ここでビット列
と表現した構成は、ビットに対応するものに限定されず
ある論理機能列と表現される構成でもよい。いずれの場
合もクロックスキュの遅延時間に対する影響を小さくす
ることができる。また、例えば前記第１の実施例の場合
には、１ビット目にデータ到着検出機能を設けるだけ
で、２ビット目以降にはデータ到着検出機能を設けない
ので、トランジスタ数をほとんど増かすことなく本実施
例を実現することが可能である。
期して動作し、かつこれらのデータパスがクロックスキ
ュの影響を受けないので高性能化がはかれる。図２に示
した第１の実施例では、１ビット目の４つの論理機能ブ
ロックがクロック同期する２つのラッチの間に直列接続
されている。この場合のデータパス遅延設計条件式は前
記（数４）式で示される。一方、従来技術による条件式
は（数１３）式で示される。両式を比較して明らかな様
に、クロックスキュの影響が本実施例では１／４に低減
されることがわかる。また、他の実施例では、クロック
に同期する２つのラッチの間に直列接続または並列接続
される論理機能ブロックの数は限定されるものではな
い。各々のケースに対応して、スキュの影響の低減の程
度も変化する。また、ここで１ビット目に設けた構成は
他のビットでもよいし、複数ビットあってもよい。ビッ
ト間でデータの分枝や合流もあり得る。ここでビット列
と表現した構成は、ビットに対応するものに限定されず
ある論理機能列と表現される構成でもよい。いずれの場
合もクロックスキュの遅延時間に対する影響を小さくす
ることができる。また、例えば前記第１の実施例の場合
には、１ビット目にデータ到着検出機能を設けるだけ
で、２ビット目以降にはデータ到着検出機能を設けない
ので、トランジスタ数をほとんど増かすことなく本実施
例を実現することが可能である。
【図１】本発明の原理図。
【図２】本発明の第１の実施例。
【図３】本発明の第１の実施例の説明図。
【図４】本発明の第２の実施例の説明図。
【図５】本発明の第３の実施例の説明図。
【図６】本発明の第５の実施例の説明図。
【図７】本発明の第６の実施例の説明図。
【図８】本発明の第７の実施例の説明図。
【図９】本発明の第８の実施例の説明図。
【図１０】第２の従来技術の説明図。
【図１１】本発明の適用分野の説明図。
【図１２】第１の従来技術の説明図。
【図１３】第１の従来技術の問題点の説明図。
【図１４】本発明の第９の実施例の説明図。
【図１５】本発明の第１０の実施例の説明図。
【図１６】本発明の第１１の実施例の説明図。
【図１７】本発明の原理図の説明図。
【図１８】第１の従来技術の説明図。
１００，１０１，１０５，１０６，１１６，１１７，１
２０，１２１…ラッチ回路、１０２，１０３，１０４，
１０７，１０８，１０９，１２４，１２５…データ到着
検出器、１１２，１１８，１１９…１チップ半導体集積
回路装置、113,１１４…論理回路ブロック群、１１５…
信号線、１２２…クロック位相調整回路、１２３…デー
タ到着信号、１３０…プロセッサ、１３１…２次キャッ
シュメモリ、１３２…メインメモリ、１３３…制御論理
ユニット、１３４…浮動小数点演算器、１３５…１次命
令キャッシュメモリ、１３６…整数演算器、１３７…１
次データキャッシュメモリ、１３８…インタフェースユ
ニット、１３９…レジスタファイル、１４０…加算器、
１４１…乗算器、１４２…除算器、１４３…ソースバ
ス、１４４…ターゲットバス、１４５，１４６…データ
到着検出器、１４７，１４８…ワークステーション、１
４９…プリンタ、１５０，１５１，１５２…ラッチ、１
５３，１５４，１５５，１５６，１５７…論理ブロッ
ク。
２０，１２１…ラッチ回路、１０２，１０３，１０４，
１０７，１０８，１０９，１２４，１２５…データ到着
検出器、１１２，１１８，１１９…１チップ半導体集積
回路装置、113,１１４…論理回路ブロック群、１１５…
信号線、１２２…クロック位相調整回路、１２３…デー
タ到着信号、１３０…プロセッサ、１３１…２次キャッ
シュメモリ、１３２…メインメモリ、１３３…制御論理
ユニット、１３４…浮動小数点演算器、１３５…１次命
令キャッシュメモリ、１３６…整数演算器、１３７…１
次データキャッシュメモリ、１３８…インタフェースユ
ニット、１３９…レジスタファイル、１４０…加算器、
１４１…乗算器、１４２…除算器、１４３…ソースバ
ス、１４４…ターゲットバス、１４５，１４６…データ
到着検出器、１４７，１４８…ワークステーション、１
４９…プリンタ、１５０，１５１，１５２…ラッチ、１
５３，１５４，１５５，１５６，１５７…論理ブロッ
ク。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−216839（ＪＰ，Ａ) 特開 昭63−307529（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 G06F 15/16 G06F 15/78
Claims (13)
- 【請求項１】直列に接続されたｎ個の第１の機能ブロッ
クと、直列に接続されたｎ個の第２の機能ブロックとを
有し、 第１番目に接続された上記第１の機能ブロックは、入力
された信号に基づいて論理演算を実行するとともに結果
として出力信号を出力し、第２番目からｎ番目に接続さ
れた上記第１の機能回路ブロックは、前段からの入力さ
れる信号に応じて論理演算を実行し、結果として出力信
号を出力し、 第１番目に接続された上記第２の機能ブロックは、入力
された信号に基づいて論理演算を実行するとともに結果
として出力信号を出力し、第２番目からｎ番目に接続さ
れた上記第２の機能回路ブロックは、前段からの入力さ
れる信号に応じて論理演算を実行し、結果として出力信
号を出力し、 それぞれの上記第１の機能ブロックは、対応する上記第
２の機能ブロックの出力タイミングを制御する論理演算
装置。 - 【請求項２】直列に接続されたｎ個の第１の機能ブロッ
クと、直列に接続されたｎ個の第２の機能ブロックとを
有し、 第１番目に接続された上記第１の機能ブロックは、入力
された信号に基づいて論理演算を実行するとともに結果
として出力信号を出力し、第２番目からｎ番目に接続さ
れた上記第１の機能ブロックは、前段からの入力される
信号に応じて論理演算を実行し、結果として出力信号を
出力し、 第１番目に接続された上記第２の機能ブロックは、入力
された信号に基づいて論理演算を実行するとともに結果
として出力信号を出力し、第２番目からｎ番目に接続さ
れた上記第２の機能回路ブロックは、前段からの入力さ
れる信号に応じて論理演算を実行し、結果として出力信
号を出力し、 それぞれの上記第１の機能ブロックから出力される信号
は、それぞれの上記第２の機能ブロックが出力するタイ
ミングを制御する論理演算装置。 - 【請求項３】請求項１又は２において、 それぞれの上記第２の機能ブロックはラッチを有し、上
記ラッチは対応する上記第１の機能ブロックの出力によ
って制御される論理演算装置。 - 【請求項４】直列に接続されたｎ個の第１の機能ブロッ
クと、直列に接続されたｎ個の第２の機能ブロックとを
有し、 第１番目に接続された上記第１の機能ブロックは、入力
された信号に基づいて論理演算を実行するとともに結果
として出力信号を出力し、第２番目からｎ番目に接続さ
れた上記第１の機能ブロックは、前段からの入力される
信号に応じて論理演算を実行し、結果として出力信号を
出力し、 第１番目に接続された上記第２の機能ブロックは、入力
された信号に基づいて論理演算を実行するとともに結果
として出力信号を出力し、第２番目からｎ番目に接続さ
れた上記第２の機能回路ブロックは、前段からの入力さ
れる信号に応じて論理演算を実行し、結果として出力信
号を出力し、 それぞれの上記第１の機能ブロックから出力される信号
はそれぞれの上記第２の機能ブロックへの入力タイミン
グを制御する論理演算装置。 - 【請求項５】請求項４において、 それぞれの上記第２の機能ブロックはラッチを有し、上
記ラッチは対応する上記第１の機能ブロックの出力によ
って制御される論理演算装置。 - 【請求項６】論理演算を行う複数の機能ブロックを有す
る第１の論理回路ブロックと、 論理演算を行う複数の機能ブロックを有する第２の論理
回路ブロックと、 上記第１の論理回路ブロックの機能ブロックと上記第２
の論理回路ブロックの機能ブロックとを接続する複数の
信号線とを有し、 上記第１の論理回路ブロックの各機能ブロックから出力
される信号に基づいて上記第２の論理回路ブロックの機
能ブロックは演算を実行し、上記第１の論理回路ブロッ
クの少なくとも１つの機能ブロックは、上記第１の論理
回路ブロックの他の機能ブロックの出力タイミングを制
御する論理演算装置。 - 【請求項７】請求項５において、 上記第２の論理回路ブロックの少なくとも１つの機能ブ
ロックは、上記第２の論理回路ブロックの他の機能ブロ
ックの出力タイミングを制御する論理演算装置。 - 【請求項８】請求項６において、 上記第１の論理回路ブロックの機能ブロックはラッチを
有し、少なくとも１つの機能ブロックは上記ラッチを制
御する論理演算装置。 - 【請求項９】論理演算を行う複数の機能ブロックを有す
る第１の論理回路ブロックと、 論理演算を行う複数の機能ブロックを有する第２の論理
回路ブロックと、 上記第１の論理回路ブロックの機能ブロックと上記第２
の論理回路ブロックの機能ブロックとを接続する複数の
信号線とを有し、 上記第１の論理回路ブロックの各機能ブロックから出力
される信号に基づいて上記第２の論理回路ブロックの機
能ブロックは演算を実行し、上記第１の論理回路ブロッ
クの少なくとも１つの機能ブロックは、上記第２の論理
回路ブロックへ入力される信号を制御する論理演算装
置。 - 【請求項１０】論理演算を行う複数の機能ブロックを有
するｎ個の論理回路ブロックと、 それぞれの上記論理回路ブロック間を接続する複数の信
号線とを有し、 第１番目と第ｎ番目の上記論理回路ブロックの各機能ブ
ロックは外部からの信号に同期して動作し、第２番目か
ら第ｎ−１番目のそれぞれの上記論理回路ブロックは、
少なくとも１の機能ブロックの出力に基づいて他の機能
ブロックの出力が制御される論理演算装置。 - 【請求項１１】論理演算を行う複数の機能ブロックを有
するｎ個の論理回路ブロックと、 それぞれの上記論理回路ブロック間を接続する複数の信
号線とを有し、 第１番目と第ｎ番目の上記論理回路ブロックの各機能ブ
ロックは外部からの信 号に同期して動作し、第２番目か
ら第ｎ−１番目のそれぞれの上記論理回路ブロックの機
能ブロックへの入力信号は、前段に接続された上記論理
回路ブロックの少なくとも１の機能ブロックに基づいて
制御される論理演算装置。 - 【請求項１２】請求項１０において、 上記論理回路ブロックの各機能ブロックはラッチを有
し、それぞれの論理回路ブロックの１つの機能ブロック
は他の機能ブロックのラッチを制御する論理演算装置。 - 【請求項１３】論理演算を実行する機能ブロックを有す
る複数の論理演算装置が接続された論理演算システムで
あって、 それぞれの上記論理演算装置は、前段に接続された論理
演算装置によって演算された結果を入力し、この演算結
果に基づいて機能ブロックを動作させるクロックを生成
し、このクロックに基づいて機能ブロックで演算を実行
する論理演算システム。
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|---|---|---|---|
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| US08/792,799 US5869990A (en) | 1993-09-17 | 1997-02-03 | Self-timed semiconductor integrated circuit device |
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|---|---|---|---|
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-
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