JP4702159B2 - 集積回路装置 - Google Patents
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Description
Y=A+B+C ・・・(1)
Y[i]=A[i−1]+A[i]+A[i+1]・・(2)
信号線99aにA[0]、A[1]、A[2]…という具合に次々とデータを投入していくと、データが更新される都度、1つのデータをラッチするレジスタ92aにより接続された信号線99bには、信号線99aより1つ前のデータが現れる。さらに、同様のレジスタ92bにより接続された信号線99cには、信号線99bよりさらに1つ前のデータが現れる。したがって、信号線99aにA[i+1]が投入されているサイクルにおいては、信号線99bはA[i]、信号線99cはA[i−1]となり、これら3つの信号線の値を加算器91により足してやれば所望のY[i]を得られる。データをクロックサイクル単位で入力する回路であれば、レジスタ92aおよび92bは1クロックサイクルの遅延を提供するレジスタ(フリップフロップ)で代用できる。
ルール1:A[i]+A[i−1]などサイクルのずれたデータを使って演算するときは、2サイクル以上のずれは不可。
ルール2:出力信号のトークンは最新データ側(A[i]+A[i−1]の例ならA[i]側)に合わせる。
3 指示データ、 4 エンドトークン、 5 バリッドトークン(トークン)
10 処理エレメント
21 集積回路装置(データ処理装置)、 22 マトリクス
30 演算エレメント、60 遅延エレメント
Claims (2)
- 演算用のデータと、その演算用のデータの有効無効を示す指示データとを含むデータセットを、複数の演算エレメントにより演算するための回路を構成可能な集積回路装置であって、
当該集積回路装置は、前記複数の演算エレメントと共に回路を構成可能な複数の遅延エレメントを有し、
前記複数の遅延エレメントは、それぞれ、
データセットを順番に、クロックに同期して遅延させた後に出力するための遅延回路と、
前記遅延回路から出力されるデータセットをクロックに同期してセットするための遅延出力レジスタと、
前記遅延出力レジスタの内容を制御する遅延制御回路とを備え、
さらに、前記遅延出力レジスタは、前記指示データを出力する第1の遅延出力レジスタ部と、前記演算用のデータを出力する第2の遅延出力レジスタ部とを含み、
前記遅延制御回路は、前記遅延回路に入力される第1のデータセットの指示データおよび前記遅延回路を経由して出力される第2のデータセットの指示データが共に有効であれば前記第1の遅延出力レジスタ部の指示データを有効として更新し、前記第1のデータセットの指示データおよび前記第2のデータセットの指示データの一方のみが有効であれば前記第1の遅延出力レジスタ部の指示データを無効として更新するように制御し、
前記第1の遅延出力レジスタ部にセットされる指示データが有効であるときに限り前記第2の遅延出力レジスタ部を前記第2のデータセットの演算用のデータをセットすることにより更新し、前記第1の遅延出力レジスタ部にセットされる指示データが無効であれば前記第2の出力遅延レジスタ部を更新せずに直前のデータを保持するように制御する、集積回路装置。 - 請求項1において、前記複数の演算エレメントと、前記複数の遅延エレメントとを含む、回路をプログラムにより再構成可能な領域を有し、前記遅延回路は、遅延する時間を前記プログラムにより変更可能である、集積回路装置。
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