JP5834181B2

JP5834181B2 - パネル制御装置及びパネル制御システム

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Publication number: JP5834181B2
Application number: JP2011551739A
Authority: JP
Inventors: 稔岡本; 山中　隆太朗; 隆太朗山中; 和宏岡林; 笹川　幸宏; 幸宏笹川
Original assignee: Panasonic Intellectual Property Management Co Ltd
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Priority date: 2010-01-27
Filing date: 2011-01-13
Publication date: 2015-12-16
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Also published as: US8723777B2; US20120293526A1; JPWO2011093017A1; WO2011093017A1

Description

本発明は、液晶表示装置に柔軟に映像データ及び制御信号を出力するパネル制御装置に関するものであり、特に複数種類のプログラマブルエレメントからなり様々な液晶表示装置を制御し、かつその回路面積が小さくシステムオンチップ（ＳｏＣ）に実装するに好適な構成に関するものである。

近年、コンピュータディスプレイやディジタルテレビには種々の液晶表示装置が用いられている。これら液晶表示装置に映像データ及び制御信号を出力するためにはパネル制御装置（パネル駆動装置、パネルコントローラ、タイミングコントローラ、Ｔ−ＣＯＮ等と呼称されることもある）と組み合わせるのが一般的である（特許文献１，２参照）。

このパネル制御装置は、液晶表示装置の仕様に厳密に対応したタイミングで映像データ及び制御信号を出力しなくてはならない。もし仕様通りにタイミングを出力することができない場合、正しい映像を見ることができない。そのためマイコン等から上述の映像データ及び制御信号を直接出力することは不可能である。

一方で、液晶表示装置の仕様は、液晶表示装置の製造会社、製造品番毎に違っており、その仕様に合わせてパネル制御装置の動作、仕様もきめ細かに柔軟に対応しなくてはならない。更に液晶表示装置は映像を美しく表示するため、今後もその仕様は多様に変化し続ける。

また一方で半導体製造技術の微細化は目覚ましく、従来複数のＬＳＩ（Large Scale Integration）で構成していたシステムを１つのＬＳＩで実現する、いわゆるシステムオンチップ（ＳｏＣ）が可能となっている。これにより、システムを構成するＬＳＩ数の削減による部品コストの削減、ＬＳＩ実装面積の削減、またＬＳＩ間の信号通信が不要となることによるシステムの低消費電力化がカスタマから強く求められている。

例えば、特許文献１では、パネル駆動装置として、マイクロコントローラと、マイクロコントローラにより制御されるデータ変換部と、同じくマイクロコントローラにより制御されるパネル制御部とを具備し、多様な仕様を有する液晶表示装置のパネルを駆動するパネル駆動装置を提供する、としている。

また、特許文献２では、ディスプレイユニット（液晶表示装置）内に画素アレイを駆動するデータ信号線駆動回路と走査信号線駆動回路とのタイミングを決定する情報又はプログラムを記憶する手段を有し、その記憶手段から出力される情報をパネルコントローラ又はディスプレイシーケンサの機能を実現するプログラマブルロジックＩＣに出力する構成が開示されている。

特開２００２−２４４６２９号公報特開２００５−２６６５９３号公報

しかしながら、上記した従来の構成では、将来的にも多様な仕様を有する液晶表示装置を駆動するパネル制御装置を、ディジタルテレビのシステムを構成するＳｏＣに内蔵することができない。

特許文献１では、多様な仕様を有する液晶表示装置のパネル駆動システムを提供するとしているものの、マイクロコントローラにより制御される被制御ブロックが専用回路（ＡＳＩＣ）で構成されていると考えるのが至当である。つまり、特許文献１のパネル駆動システムは、このパネル駆動システム設計以前に知り得た多様な仕様の液晶表示装置については対応できる可能性があるものの、一旦設計したパネル駆動システムの対応を超えた将来の液晶表示装置のパネルを駆動することができない。

特許文献２で開示された構成はこの課題を解決していると考えられる。なぜなら特許文献２では、パネルコントローラ又はディスプレイシーケンサの機能を実現するためにプログラマブルロジックＩＣを用いることが開示されており、このプログラマブルロジックＩＣの例としてＦＰＧＡ（Field Programmable Gate Array）、ＰＡＬ（Programmable Array Logic）、ＰＬＡ（Programmable Logic Array）を挙げているからである。一般に、これらプログラマブルロジックＩＣは十分な汎用度を持つため、特許文献２で開示されたデータ信号線駆動回路と走査信号線駆動回路とのタイミングを決定する情報又はプログラムがあれば、将来の液晶表示装置のパネルを駆動することも可能であると考えられる。しかしながら、このようなプログラマブルロジックＩＣは回路面積が大きく（専用回路の数十〜数百倍）、ＳｏＣ内に実装することができない。つまり特許文献２で開示された構成は独立した専用のＬＳＩに実装せざるを得ない。

本発明は以上の点に鑑み、回路面積が小さくＳｏＣに実装するのに好適で、かつ将来的にも多様な仕様の液晶表示装置を駆動するパネル制御装置を提供することを目的とする。

上記問題点を解決するために、本発明においては、液晶表示装置に映像データ及び制御信号を出力するパネル制御装置において、映像データと垂直同期信号と水平同期信号とを入力とし、前記液晶表示装置の映像データと制御信号との仕様に係る情報を含むコンフィギュレーションコードの内容に従って動作するプログラマブルアレイと、前記プログラマブルアレイとの間でデータを入出力する第１の記憶手段とを備え、前記プログラマブルアレイは、複数の第１種エレメントと、少なくとも１個の第２種エレメントとを持つことを特徴とするパネル制御装置としている。ここに、前記第１種エレメントは、前記コンフィギュレーションコードを制御情報として格納する第２の記憶手段と、前記第２の記憶手段が出力する制御情報に基づいて動作し、当該第１種エレメントとは別の第１種エレメントが出力するデータを入力とする演算器と、前記演算器の出力データを、前記第２の記憶手段が出力する制御情報に基づいて保持する複数のレジスタと、前記複数のレジスタを前記第２の記憶手段が出力する制御情報に基づいて選択し、他の第１種エレメント及び前記演算器に出力するマルチプレクサとを有する。前記第２種エレメントは、前記コンフィギュレーションコードを制御情報として格納する第３の記憶手段と、前記第３の記憶手段が出力する制御情報に基づいて動作するカウンタとを有する。

本発明は、上記した構成により、小さい回路面積で将来的にも多様な仕様の液晶表示装置を駆動する柔軟さを持つ。

上記のとおり、本発明によれば、パネル制御装置をプログラマブルアレイで構成し、このプログラマブルアレイを、各々コンフィギュレーションコードに従って動作する、複数の第１種エレメントと、少なくとも１個の第２種エレメントとで構成することで、回路面積が小さくＳｏＣに実装するのに好適で、かつ将来的にも多様な仕様の液晶表示装置を駆動することができる。

本発明に係るパネル制御装置を含むパネル制御システムの構成例を示すブロック図である。図１中のパネル制御装置の詳細構成例を示すブロック図である。図２中のプログラマブルアレイの詳細構成例を示すブロック図である。図３中の第１種エレメントの詳細構成例を示すブロック図である。図３中の第２種エレメントの詳細構成例を示すブロック図である。図１のパネル制御装置における映像データの入力タイミング例を示す図である。図１のパネル制御装置における映像データの出力タイミング例を示す図である。（ａ）及び（ｂ）は、図１のパネル制御装置における映像データのメモリ格納形態例を示す図である。図３のプログラマブルアレイの動作タイミング例を示す図である。図１のパネル制御装置における映像データの他の出力タイミング例を示す図である。（ａ）及び（ｂ）は、図１のパネル制御装置における映像データの他のメモリ格納形態例を示す図である。図３のプログラマブルアレイの他の動作タイミング例を示す図である。図３のプログラマブルアレイにおける制御信号の出力タイミング例を示す図である。本発明に係るパネル制御装置を含むパネル制御システムの他の構成例を示すブロック図である。

図１は、本発明の実施形態に係るパネル制御装置を含むパネル制御システムを示した図である。パネル制御部１００は、パネル制御装置１１０と、パネル制御装置１１０が出力する映像データ１１６を液晶表示装置１５０に伝送するインターフェース１２０と、パネル制御装置１１０及びインターフェース１２０にクロック１３１を出力するクロック生成部１３０とから構成される。パネル制御装置１１０は、Ｒ、Ｇ、Ｂの３色からなる映像データ１１１と、垂直同期信号１１２と、水平同期信号１１３とを入力とし、コンフィギュレーションコード１１５の内容に従って、映像データ１１１の出力順序を変更した映像データ１１６、また液晶表示装置１５０の仕様を満たす制御信号１１７，１１８を出力する。

パネル制御部１００と接続される液晶表示装置１５０は、インターフェース１２０が出力する映像データ１２１を入力とするインターフェース１６０と、制御信号１１７，１１８を入力とするインターフェース１７０と、インターフェース１６０が出力する映像データ１６１と、インターフェース１７０が出力する制御信号１７７とを入力とし、パネル１８０を水平方向から駆動するソースドライバ１８２と、インターフェース１７０が出力する制御信号１７８を入力とし、パネル１８０を垂直方向から駆動するゲートドライバ１８４とから構成される。

図２は、パネル制御装置１１０の構成を更に詳細に示した図である。図示しない外部より供給されるコンフィギュレーションコード１１５はコンフィギュレーション制御部２１０に入力され、適宜コンフィギュレーションコード２１５がプログラマブルアレイ２００の内部のエレメントに例えば１ビット毎に順次ダウンロードされ、プログラマブルアレイ２００の動作を規定する（詳細な動作については後述）。プログラマブルアレイ２００は、映像データ１１１と、垂直同期信号１１２と、水平同期信号１１３とを入力とし、ダウンロードされたコンフィギュレーションコード２１５の内容に従って動作する。また、プログラマブルアレイ２００にはメモリ２２０，２２２が接続されている。プログラマブルアレイ２００とメモリ２２０，２２２とを組み合わせて動作させることで、液晶表示装置１５０の仕様に従った映像データ１１６と、制御信号１１７，１１８とを出力する（詳細な動作については後述）。

図３は、プログラマブルアレイ２００の構成を示した図である。プログラマブルアレイ２００は、複数個の第１種エレメント３１０を含む第１の領域３２０と、少なくとも１個の第２種エレメント３５０を含む第２の領域３６０とからなる。複数の第１種エレメント３１０及び第２種エレメント３５０は相互にバス３１５で接続されている。なお、プログラマブルアレイ２００のデータ幅は、特に注記がない場合、全て４ビットである。

図４は、第１種エレメント３１０の更に詳細な構成を示している。第１種エレメント３１０は、コンフィギュレーションコード２１５を制御情報として格納するコンフィギュレーションメモリ（ＣＭ）４１０と、コンフィギュレーションメモリ４１０が出力する制御情報に基づいて動作するＡＬＵ（Arithmetic and Logic Unit：算術論理演算器）４６０と、コンフィギュレーションメモリ４１０が出力する制御情報に基づいてＡＬＵ４６０の出力データを保持する複数のレジスタ４７０，４７２と、コンフィギュレーションメモリ４１０が出力する制御情報に基づいて複数のレジスタ４７０，４７２の出力のいずれかを選択してバス３１５及びＡＬＵ４６０に出力するマルチプレクサ（ＭＵＸ）４８０と、固定データ又はバス３１５を介して他の第１種エレメント３１０から得たデータのいずれかをＡＬＵ４６０へ供給するマルチプレクサ（ＭＵＸ）４５０とを有する。なお、第１種エレメント３１０のデータ幅は全て４ビットである。

図５は、第２種エレメント３５０の更に詳細な構成を示している。第２種エレメント３５０は、コンフィギュレーションコード２１５を制御情報として格納するコンフィギュレーションメモリ（ＣＭ）５１０と、バス３１５を介して水平同期信号１１３を受け取る１２ビット幅のカウンタ５２０と、第１の比較値を保持する１２ビット幅のレジスタ５３０と、第２の比較値を保持する１２ビット幅のレジスタ５３２と、カウンタ５２０の出力とレジスタ５３０の出力とを比較して１ビットの比較結果５５０をバス３１５へ供給する比較器５４０と、カウンタ５２０の出力とレジスタ５３２の出力とを比較して１ビットの比較結果５５２をバス３１５へ供給する比較器５４２とを有する。

パネル制御装置１１０では２種類の処理を実行する。１つは接続する液晶表示装置１５０の仕様に適合するように映像データ１１１を並べ替えた上で映像データ１１６として出力することであり、もう１つは液晶表示装置１５０に含まれるソースドライバ１８２、ゲートドライバ１８４を駆動するに適合した制御信号１１７，１１８を生成することである。

＜ケース１：映像データ１１１を並べ替えた上で映像データ１１６として出力＞
以下では、まず映像データ１１１に対する処理の例について詳細に説明する。

映像データ１１１はＲ、Ｇ、Ｂの３種類のデータから構成され、それぞれが８ビットであり、図６に示したタイミングでプログラマブルアレイ２００に入力される。この映像データは液晶表示装置１５０の種類により、例えば図７に示したタイミングでプログラマブルアレイ２００から出力する場合もあれば、例えば図１０に示したタイミングで出力する場合もある。図６に示したＲ１はクロック１３１に同期して受信する１番目のＲ（赤色）データを、またＲ２は２番目のデータを表している。Ｇ（緑色）、Ｂ（青色）についても同様である。また図７、図１０の末尾に示したＬ、Ｕの文字はそれぞれ下位４ビット、上位４ビットを示す。

＜ケース１Ａ：図７に示したタイミングで映像データ１１６を出力する場合＞
図示しない読み出し専用メモリ（例えばＲＯＭ）に予め格納したコンフィギュレーションコード１１５をプログラマブルアレイ２００にダウンロードする（図２）。コンフィギュレーションコード１１５はコンフィギュレーション制御部２１０に入力され、その出力であるコンフィギュレーションコード２１５は順次、複数の第１種エレメント３１０及び第２種エレメント３５０に出力される（図３、図４、図５）。これによりプログラマブルアレイ２００に含まれる全ての第１種エレメント３１０及び第２種エレメント３５０のコンフィギュレーションメモリ（ＣＭ）４１０，５１０それぞれにコンフィギュレーションコード２１５が格納される。本実施形態ではコンフィギュレーションメモリ４１０，５１０への格納に関する機構について記載しないが、例えば１ビット毎に順次格納してもよいし、また複数ビットを一度に複数の第１種エレメント３１０内のコンフィギュレーションメモリ４１０又は第２種エレメント３５０内のコンフィギュレーションメモリ５１０に格納する方式でもよい。以降、この動作をコンフィギュレーションと呼ぶ。また図３に示すように複数の第１種エレメント３１０が２次元状に配列されたその水平方向（Ｘ方向）、垂直方向（Ｙ軸）で（１，１）のように記載して識別することにする。

コンフィギュレーションが終了すると、第１種エレメント３１０（１，１）はバス３１５を経由してアドレスをメモリ２２０及び２２２に出力する。これは、例えば第１種エレメント３１０（１，１）を４ビットカウンタの構成とすることで実現する。詳細には、例えば図４においてマルチプレクサ４５０が固定値“１”を選択してＡＬＵ４６０に出力し、ＡＬＵ４６０で加算を実行し、加算結果がレジスタ４７０に保持され、マルチプレクサ４８０がレジスタ４７０を選択してＡＬＵ４６０と第１種エレメント３１０（１，１）に接続されるバス３１５とに出力することで実現される。なお、もしアドレスが５ビット以上必要な場合には、第１種エレメント３１０（１，１）と同様の構成を他の第１種エレメント、例えば第１種エレメント３１０（１，２）と組み合わせて実現できることは容易に想定できるためここでは述べない。

また、コンフィギュレーションにより第１種エレメント３１０（２，１）はライト信号又はリード信号をバス３１５を経由してメモリ２２０に出力し、第１種エレメント３１０（３，１）はライト信号又はリード信号をバス３１５を経由してメモリ２２２に出力する。このとき、第１種エレメント３１０（２，１）と第１種エレメント３１０（３，１）とは１サイクル毎に交互にライト信号をアクティブにする。

また、コンフィギュレーションにより第１種エレメント３１０（４，１）と第１種エレメント３１０（４，２）とは、入力したデータを１サイクル遅延させるラッチの動作を行う。これは例えば、図４においてマルチプレクサ４５０はバス３１５を入力として選択し、ＡＬＵ４６０はマルチプレクサ４５０の出力をそのまま出力し、レジスタ４７０がその出力を保持し、マルチプレクサ４８０がレジスタ４７０を選択して、バス３１５に出力することで実現される。

次に、映像データ１１１をプログラマブルアレイ２００に入力する（図２）。映像データ１１１は既に説明したように図６に示したタイミングでプログラマブルアレイ２００に入力される。以降ではＲ、Ｇ、Ｂのうち、Ｒについてのみ記載するが、他の２色についても同様である。

まず、第１クロックサイクルで、第１種エレメント３１０（１，１）がアドレス０番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブなライト信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブでないライト信号をメモリ２２２に出力する。同時に、図３及び図６に示した態様で入力されたＲ１のデータの下位４ビットのＲ１Ｌと、上位４ビットのＲ１Ｕとはそれぞれバス３１５を経由してそのままメモリ２２０に出力される。これによりメモリ２２０の０番地にＲ１Ｌ、Ｒ１Ｕが書き込まれる。Ｇ、Ｂの２色についても同様の動作により、結果、メモリ２２０の０番地に図８（ａ）に示した態様でデータが格納される。

第２クロックサイクルで、第１種エレメント３１０（１，１）が同じアドレス０番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブでないライト信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブなライト信号をメモリ２２２に出力する。同時に、図３及び図６に示した態様で入力されたＲ２のデータの下位４ビットのＲ２Ｌと、上位４ビットのＲ２Ｕとはそれぞれバス３１５を経由してそのままメモリ２２２に出力される。これによりメモリ２２２の０番地にＲ２Ｌ、Ｒ２Ｕが書き込まれる。Ｇ、Ｂの２色についても同様の動作により、結果、メモリ２２２の０番地に図８（ｂ）に示した態様でデータが格納される。

第３クロックサイクルでは、第１種エレメント３１０（１，１）は１インクリメントした値、すなわちアドレス１番地をメモリ２２０及び２２２に出力する。以降、第１種エレメント３１０（２，１）と第１種エレメント３１０（３，１）とは上述の動作を行うことにより、結果、図８（ａ）、図８（ｂ）に示した態様で映像データ１１１がメモリ２２０，２２２に格納される。

一連のライト動作を行った後、次にメモリ２２０，２２２からデータをリードする。

まず、第１種エレメント３１０（１，１）がアドレス０番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブなリード信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブなリード信号をメモリ２２２に出力する。これにより、図９に示すようにメモリ２２０からＲ１Ｌ、Ｒ１Ｕが出力され、メモリ２２２からＲ２Ｌ、Ｒ２Ｕが出力される。

次のサイクルでＲ１Ｌ、Ｒ２Ｌはバス３１５を経由してプログラマブルアレイ２００から映像データ１１６として外部に出力され、同時にＲ１Ｕ、Ｒ２Ｕはそれぞれ、第１種エレメント３１０（４，１）と第１種エレメント３１０（４，２）にラッチされ、更に次のサイクルでバス３１５を経由してプログラマブルアレイ２００から映像データ１１６として外部に出力される。同様の動作をＧ、Ｂの２色についても実行することにより、図７に示したタイミングで映像データ１１６がプログラマブルアレイ２００から出力される。

＜ケース１Ｂ：図１０に示したタイミングで映像データ１１６を出力する場合＞
コンフィギュレーションに係る動作は上述と同じである。すなわち、図示しない読み出し専用メモリ（例えばＲＯＭ）に予め格納したコンフィギュレーションコード１１５はコンフィギュレーション制御部２１０に入力され、その出力であるコンフィギュレーションコード２１５は順次、複数の第１種エレメント３１０及び第２種エレメント３５０に出力される（図３、図４、図５）。これによりプログラマブルアレイ２００に含まれる全ての第１種エレメント３１０及び第２種エレメント３５０のコンフィギュレーションメモリ４１０，５１０それぞれにコンフィギュレーションコードが格納される。なお、以降の説明から明らかなように、本ケースで用いるコンフィギュレーションコード１１５の内容はケース１Ａで用いたものと異なる。これにより、第１種エレメント３１０はケース１Ａと異なる動作をする。

コンフィギュレーションが終了すると、第１種エレメント３１０（１，１）はバス３１５を経由してアドレスをメモリ２２０及び２２２に出力する。なお、もしアドレスが５ビット以上必要な場合には、第１種エレメント３１０（１，１）と同様の構成を他の第１種エレメント、例えば第１種エレメント３１０（１，２）と組み合わせて実現できることは容易に想定できるためここでは述べない。

また、コンフィギュレーションにより第１種エレメント３１０（２，１）はライト信号又はリード信号をバス３１５を経由してメモリ２２０に出力し、第１種エレメント３１０（３，１）はライト信号又はリード信号をバス３１５を経由してメモリ２２２に出力する。このとき、第１種エレメント３１０（２，１）は、第１種エレメント３１０（１，１）がアドレスとして８番地を出力するまでライト信号をアクティブにし、第１種エレメント３１０（３，１）は、第１種エレメント３１０（１，１）がアドレスとして８番地を出力した後、ライト信号をアクティブにする。

また、コンフィギュレーションにより第１種エレメント３１０（４，１）と第１種エレメント３１０（４，２）とは、入力したデータを１サイクル遅延させるラッチの動作を行う。

まず、第１クロックサイクルで、第１種エレメント３１０（１，１）がアドレス０番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブなライト信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブでないライト信号をメモリ２２２に出力する。同時に、図３及び図６に示した態様で入力されたＲ１のデータの下位４ビットのＲ１Ｌと、上位４ビットのＲ１Ｕとはそれぞれバス３１５を経由してそのままメモリ２２０に出力される。これによりメモリ２２０の０番地にＲ１Ｌ、Ｒ１Ｕが書き込まれる。Ｇ、Ｂの２色についても同様の動作により、結果、メモリ２２０の０番地に図１１（ａ）に示した態様でデータが格納される。

第２クロックサイクルで、第１種エレメント３１０（１，１）は１インクリメントした値、すなわちアドレス１番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブなライト信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブでないライト信号をメモリ２２２に出力する。同時に、図３及び図６に示した態様で入力されたＲ２のデータの下位４ビットのＲ２Ｌと、上位４ビットのＲ２Ｕとはそれぞれバス３１５を経由してそのままメモリ２２０に出力される。これによりメモリ２２０の１番地にＲ２Ｌ、Ｒ２Ｕが書き込まれる。以降、Ｇ、Ｂの２色についても第８クロックサイクルまで同様の動作を繰り返すことで、結果、メモリ２２０に図１１（ａ）に示した態様でデータが格納される。

第９クロックサイクルで、第１種エレメント３１０（１，１）がアドレス０番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブでないライト信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブなライト信号をメモリ２２２に出力する。同時に、図３及び図６に示した態様で入力されたＲ９のデータの下位４ビットのＲ９Ｌと、上位４ビットのＲ９Ｕとはそれぞれバス３１５を経由してそのままメモリ２２２に出力される。以降、第１種エレメント３１０（１，１）は１インクリメントした値をアドレスとしてメモリ２２２に出力することにより、メモリ２２２に図１１（ｂ）に示した態様でデータが格納される。

まず、第１種エレメント３１０（１，１）がアドレス０番地をメモリ２２０及び２２２に出力する。同時に第１種エレメント３１０（２，１）がアクティブなリード信号をメモリ２２０に出力し、第１種エレメント３１０（３，１）がアクティブなリード信号をメモリ２２２に出力する。これにより、図１２に示すようにメモリ２２０からＲ１Ｌ、Ｒ１Ｕが出力され、メモリ２２２からＲ９Ｌ、Ｒ９Ｕが出力される。

次のサイクルでＲ１Ｌ、Ｒ９Ｌはバス３１５を経由してプログラマブルアレイ２００から映像データ１１６として外部に出力され、同時にＲ１Ｕ、Ｒ９Ｕはそれぞれ、第１種エレメント３１０（４，１）と第１種エレメント３１０（４，２）とにラッチされ、更に次のサイクルでバス３１５を経由してプログラマブルアレイ２００から映像データ１１６として外部に出力される。同様の動作をＧ、Ｂの２色についても実行することにより、図１０に示したタイミングで映像データ１１６がプログラマブルアレイ２００から出力される。

以上述べたように、コンフィギュレーションコード１１５，２１５に従って複数の第１種エレメント３１０がその動作を変更することで、図７及び図１０に記載した態様で映像データ１１６を出力する。なお、第１種エレメント３１０の構成は図４に記載したものに限定されるものではなく、映像データ１１６の出力形態は図７、図１０に限られたものではない。また、本実施形態ではプログラマブルアレイ２００と共に用いられるメモリを２つとしたが、これも任意の数でもよい。

＜ケース２：制御信号１１７，１１８の生成＞
次に、液晶表示装置１５０に含まれるソースドライバ１８２、ゲートドライバ１８４を駆動するに適合した制御信号１１７，１１８を生成する動作について述べる。

これら制御信号は液晶表示装置１５０の仕様により、その本数、変化タイミング（１になるタイミング、０になるタイミング）が変わる。したがって肝要なのは任意のタイミングで制御信号１１７又は１１８を変化させることである。一般にこのような動作は、クロック数をカウントするカウンタを設け、そのカウンタが複数の予め設定した値になったときに信号を変化させることで実現できる。以下、この動作について図２〜図５と図１３とを用いて説明する。

上述のケース１Ａ又はケース１Ｂに記載したとおり、図示しない読み出し専用メモリ（例えばＲＯＭ）に予め格納したコンフィギュレーションコード１１５をプログラマブルアレイ２００にダウンロードする（図２）。コンフィギュレーションコード１１５はコンフィギュレーション制御部２１０に入力され、その出力であるコンフィギュレーションコード２１５は順次、複数の第１種エレメント３１０及び第２種エレメント３５０に出力される（図３、図４、図５）。これによりプログラマブルアレイ２００に含まれる全ての第１種エレメント３１０及び第２種エレメント３５０のコンフィギュレーションメモリ４１０，５１０それぞれにコンフィギュレーションコード２１５が格納される。このようにケース１とケース２に係るコンフィギュレーションは同時になされる。

コンフィギュレーションが終了すると、第２種エレメント３５０内の１２ビット構成のカウンタ５２０が初期値０を保持する。また１２ビットのレジスタ５３０には第１の比較値（例えば“６”）が、１２ビットのレジスタ５３２には第２の比較値（例えば“１９２０”）がコンフィギュレーションメモリ５１０に従って設定される。比較器５４０，５４２はそれぞれカウンタ５２０とレジスタ５３０の値を、またカウンタ５２０とレジスタ５３２の値をそれぞれ比較し、その値が一致すると１ビットの比較結果５５０，５５２として“１”をそれぞれバス３１５に出力する。カウンタ５２０、レジスタ５３０，５３２、比較器５４０，５４２が第１種エレメント３１０の構成と違って１２ビット構成となっているのは、液晶表示装置１５０の水平方向の解像度が近年では１０２４以上となっているため、そのカウントをするのに４ビットでは不足するからである。

また、コンフィギュレーションにより第１種エレメント３１０（５，１）は、バス３１５から入力したデータが１であるとき、レジスタ４７２の値を反転してバス３１５に出力する（図４）。詳細には、レジスタ４７２にはコンフィギュレーション後、初期値“０”が格納され、マルチプレクサ４８０はレジスタ４７２を選択してＡＬＵ４６０及びバス３１５に出力する。マルチプレクサ４５０はバス３１５を経由して比較結果５５０，５５２を選択してＡＬＵ４６０に出力する。ＡＬＵ４６０では２つの入力に対して排他的論理和の演算を行う。

次に、水平同期信号１１３をプログラマブルアレイ２００に入力する。この信号はバス３１５を経由してカウンタ５２０に入力される（図５）。これによりカウンタ５２０は初期値“０”からのインクリメント動作を開始する。カウンタ５２０の値が“６”になったとき、比較結果５５０は“１”となり、バス３１５に出力される。

比較結果５５０は図４に示す第１種エレメント３１０（５，１）内部のマルチプレクサ４５０を経由してＡＬＵ４６０に入力される。レジスタ４７２の初期値“０”（２進数で表記すると“００００”）と比較結果５５０の“１”（２進数で表記すると“０００１”）との排他的論理和の結果、２進数で“０００１”が新たにレジスタ４７２の値として格納され、この値はバス３１５に出力される。この値はプログラマブルアレイ２００から制御信号１１７として出力される。すなわち、カウンタ５２０の値が“６”の時点で制御信号１１７は“０”から“１”に変化したことになる。

以降も図５に示すカウンタ５２０はインクリメント動作を継続し、その値が“１９２０”になったときに、比較結果５５２は“１”となり、バス３１５に出力される。比較結果５５２は図４に示す第１種エレメント３１０（５，１）内部のマルチプレクサ４５０を経由してＡＬＵ４６０に入力される。レジスタ４７２の値が“１”（２進数で表記すると“０００１”）と比較結果５５２の“１”（２進数で表記すると“０００１”）との排他的論理和の結果、２進数で“００００”が新たにレジスタ４７２の値として格納され、この値はバス３１５に出力される。この値はプログラマブルアレイ２００から制御信号１１７として出力される。すなわち、カウンタ５２０の値が“１９２０”の時点で制御信号１１７は“１”から“０”に変化したことになる。

図１３は、以上の説明をタイミング図で示したものである。

以上の説明から明らかなように、本実施形態によると任意のタイミングで制御信号１１７又は１１８を変化させることができる。更に多くのタイミングで制御信号１１７又は１１８を変化させる必要がある場合、第２種エレメント３５０を複数用いればよい。また第１種エレメント３１０の内部のＡＬＵ４６０の動作を排他的論理和としたが、論理和等他の論理演算に変更することで更に多様な制御信号１１７又は１１８の出力を得ることができる。

更に、本実施形態によれば、小さい回路規模で任意のタイミングで制御信号を出力することも明らかである。なぜなら図５に示した第２種エレメント３５０の構成を第１種エレメント３１０だけで実現しようとした場合、カウンタ５２０を実現するのに少なくとも３個、レジスタ５３０，５３２及び比較器５４０，５４２を実現するのに少なくとも６個、総計少なくとも９個の第１種エレメント３１０が必要である。これに比し、第２種エレメント３５０のような構成では、これらの構成要素を１つのエレメントに緊密に実装することができるからである。

なお、本実施形態では、液晶表示装置１５０の仕様に従って制御信号１１７，１１８を生成するとしたが、液晶表示装置１５０の仕様からだけでなく、映像データの内容を反映して制御信号１１７，１１８を生成してもよい。

図１４は、本実施形態に係るパネル制御システムを示した図である。ディジタルテレビ放送電波はアンテナ６１０で受信され、そのアナログ信号がシステムオンチップ６００に入力される。アナログ信号はシステムオンチップ６００に内蔵される放送受信部６２０に入力された後、映像データを含むディジタル信号に変換される。通常、このディジタル信号からなる映像データはＭＰＥＧ２やＨ．２６４といった画像コーデックの形式により符号化されたものである。この符号化データ６２５はデコード部６３０でデコードされ、映像データ６１１が出力される。映像データ６１１は画質補正部６４０で更に色の変換や映像輪郭の補正等が施され、映像データ１１１としてパネル制御部１００に出力される。また、合わせて垂直同期信号１１２、水平同期信号１１３もパネル制御部１００に出力される。

なお、図１４では、垂直同期信号１１２、水平同期信号１１３が画質補正部６４０から出力される構成を記載したが、これは、デコード部６３０でも、また放送受信部６２０、あるいはシステムオンチップ６００に内蔵される図示しないクロック生成部が出力してもよい。

本実施形態によると、パネル制御部１００を含むＬＳＩをシステムオンチップ６００とは個別に構成した場合に比べ、映像データ１１１を極めて低消費電力で伝送することができる。なぜなら、パネル制御部１００を含むＬＳＩを個別に構成した場合、映像データ１１１を伝送するのに専用のＬＳＩの端子及び端子入出力部が必要である。この端子はＬＳＩの電源電圧の２倍以上の電圧で伝送されるのが一般的であり、しかも映像データ１１１は通常８ビット以上のデータ幅でその伝送クロック周波数は７５ＭＨｚ以上といった大きい帯域が必要だからである。

また、本実施形態により、パネル制御部１００を含むＬＳＩをシステムオンチップ６００に内蔵するため、セット製品（例えばディジタルテレビ）のＬＳＩ部品数が少なくなるのは自明である。

なお、上記した例ではプログラマブルアレイに内蔵される第１種エレメントの個数、第２種エレメントの個数、パネル制御装置に含まれるメモリの個数が任意でよいこと、また映像データの入力形式、出力形式がＲ、Ｇ、Ｂの３色に限定されないことは言うまでもない。また、本実施形態ではディジタルテレビ放送電波がアンテナ６１０で受信され、そのアナログ信号がシステムオンチップ６００に入力されるとしたが、このアナログ信号はアンテナ経由に限定されるものではなく、例えばケーブルの形態でもよい。またディジタルテレビ放送又はディジタルテレビ放送を記録した媒体（例えばディジタルビデオディスク）からディジタル信号としてシステムオンチップ６００に入力する形態でもよい。同様に、映像データは、ディジタルテレビ放送でないコンテンツ（例えば映画、個人撮影のホームビデオ）を記録した媒体からディジタル信号としてシステムオンチップ６００に入力する形態でもよい。これらの場合、このディジタル信号は放送受信部６２０に入力されるのではなく、デコード部６３０に入力されることとなる。また、更には、映像データは、上記の記録メディアを再生するプレーヤ（例えばＤＶＤプレーヤや、ブルーレイディスクプレーヤ）から出力される非圧縮の映像データであってもよい。その場合は、非圧縮の映像データは映像データ６１１として直接画質補正部６４０に入力されることとなる。

以上説明してきたとおり、本発明に係るパネル制御装置及びパネル制御システムは、回路面積が小さくＳｏＣに実装するのに好適で、かつ将来的にも多様な仕様の液晶表示装置を駆動することができる効果を有し、コンピュータディスプレイやディジタルテレビにおける液晶表示装置等として有用である。

１００パネル制御部
１１０パネル制御装置
１１１，１１６，１２１映像データ
１１２垂直同期信号
１１３水平同期信号
１１５，２１５コンフィギュレーションコード
１１７，１１８制御信号
２００プログラマブルアレイ
２２０，２２２メモリ
３１０第１種エレメント
３１５バス
３２０第１の領域
３５０第２種エレメント
３６０第２の領域

Claims

液晶表示装置に映像データ及び制御信号を出力するパネル制御装置であって、
映像データと垂直同期信号と水平同期信号とを入力とし、前記液晶表示装置の映像データと制御信号との仕様に係る情報を含むコンフィギュレーションコードの内容に従って動作するプログラマブルアレイと、
前記プログラマブルアレイとの間でデータを入出力する第１の記憶手段とを備え、
前記プログラマブルアレイは、複数の第１種エレメントと、少なくとも１個の第２種エレメントとを持ち、
前記第１種エレメントは、
前記コンフィギュレーションコードを制御情報として格納する第２の記憶手段と、
前記第２の記憶手段が出力する制御情報に基づいて動作し、当該第１種エレメントとは別の第１種エレメントが出力するデータを入力とする演算器と、
前記演算器の出力データを、前記第２の記憶手段が出力する制御情報に基づいて保持する複数のレジスタと、
前記複数のレジスタを前記第２の記憶手段が出力する制御情報に基づいて選択し、他の第１種エレメント及び前記演算器に出力するマルチプレクサとを有し、
前記第２種エレメントは、
前記コンフィギュレーションコードを制御情報として格納する第３の記憶手段と、
前記第３の記憶手段が出力する制御情報に基づいて動作するカウンタとを有することを特徴とするパネル制御装置。
請求項１記載のパネル制御装置において、
前記演算器は、算術演算器であることを特徴とするパネル制御装置。
請求項１記載のパネル制御装置において、
前記カウンタは、前記第１種エレメントのデータ幅よりも大きいビット幅を有することを特徴とするパネル制御装置。
ディジタルテレビ放送を受信する放送受信部と、前記放送受信部が出力する圧縮された映像データをデコードするデコード部と、前記デコード部が出力する映像データと垂直同期信号と水平同期信号とを入力とするパネル制御装置とを１チップに内蔵したパネル制御システムであって、
前記パネル制御装置は、請求項１〜３のいずれか１項に記載のパネル制御装置であることを特徴とするパネル制御システム。