JP2001343927A - 画像処理装置 - Google Patents
画像処理装置Info
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- JP2001343927A JP2001343927A JP2000164716A JP2000164716A JP2001343927A JP 2001343927 A JP2001343927 A JP 2001343927A JP 2000164716 A JP2000164716 A JP 2000164716A JP 2000164716 A JP2000164716 A JP 2000164716A JP 2001343927 A JP2001343927 A JP 2001343927A
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- Transforming Electric Information Into Light Information (AREA)
- Details Of Television Scanning (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【課題】２相化されたデータの画素数変換を効率良く行
うことができる画像処理装置を提供する。 【解決手段】プロセッサエレメント１１０を１次元的に
多並列にしたＳＩＭＤ制御プロセッサ１００において、
入力データをスキップする機能を有する入力部（入力レ
ジスタ）を少なくとも１系統設け、出力データをスキッ
プする機能を有する出力部（出力レジスタ）を２系統設
け、第１系統の出力部のスキップと第２系統の出力部の
スキップを独立に制御して、第１系統の出力部からは第
１相データを出力し、第２系統の出力部からは第２相デ
ータを出力する。
うことができる画像処理装置を提供する。 【解決手段】プロセッサエレメント１１０を１次元的に
多並列にしたＳＩＭＤ制御プロセッサ１００において、
入力データをスキップする機能を有する入力部（入力レ
ジスタ）を少なくとも１系統設け、出力データをスキッ
プする機能を有する出力部（出力レジスタ）を２系統設
け、第１系統の出力部のスキップと第２系統の出力部の
スキップを独立に制御して、第１系統の出力部からは第
１相データを出力し、第２系統の出力部からは第２相デ
ータを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、２相化された画像
データを処理する画像処理装置に関するものである。
データを処理する画像処理装置に関するものである。
【０００２】
【従来の技術】近年、画像表示装置として、従来のブラ
ウン管に代わり、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ Ｄｉｓｐｌａｙ Ｄｖｉｃｅ）やプラズマディスプ
レイ装置等に代表される固定画素表示装置が広く普及し
つつある。
ウン管に代わり、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ Ｄｉｓｐｌａｙ Ｄｖｉｃｅ）やプラズマディスプ
レイ装置等に代表される固定画素表示装置が広く普及し
つつある。
【０００３】また、最近の画像表示装置は、いわゆるＮ
ＴＳＣ信号やＰＡＬ信号などの標準テレビジョン放送方
式のみならず、ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉ
ｏｎＴｅｌｅｖｉｓｉｏｎ）信号や、ＶＧＡ（Ｖｉｄｅ
ｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）信号、ＳＶＧＡ
（Ｓｕｐｐｅｒ ＶＧＡ）、ＸＶＧＡ（Ｅｘｔｅｎｄｅ
ｄ ＶＧＡ）信号など、種々のフォーマットの信号を表
示できることが求められている。
ＴＳＣ信号やＰＡＬ信号などの標準テレビジョン放送方
式のみならず、ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉ
ｏｎＴｅｌｅｖｉｓｉｏｎ）信号や、ＶＧＡ（Ｖｉｄｅ
ｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）信号、ＳＶＧＡ
（Ｓｕｐｐｅｒ ＶＧＡ）、ＸＶＧＡ（Ｅｘｔｅｎｄｅ
ｄ ＶＧＡ）信号など、種々のフォーマットの信号を表
示できることが求められている。
【０００４】これらのフォーマットでは、扱う画素数が
まちまちである。このように画素数が異なる各種フォー
マットの映像信号を表示する場合、ブラウン管等のアナ
ログ表示デバイスであれば、１走査線時間当たりの画素
数に応じて電子ビームの偏向速度を変えるだけで対応で
きる。
まちまちである。このように画素数が異なる各種フォー
マットの映像信号を表示する場合、ブラウン管等のアナ
ログ表示デバイスであれば、１走査線時間当たりの画素
数に応じて電子ビームの偏向速度を変えるだけで対応で
きる。
【０００５】しかし、固定画素表示装置においては、扱
える画素数が固定しているため、ブラウン管の場合のよ
うに、アナログ的に走査線の速度を制御して画像表示サ
イズを変化させることはできない。そのため、画素数が
異なる各種フォーマットの映像信号を固定画素表示装置
に対して表示させるためには、デジタル信号処理による
任意の画素数変換が不可欠である。
える画素数が固定しているため、ブラウン管の場合のよ
うに、アナログ的に走査線の速度を制御して画像表示サ
イズを変化させることはできない。そのため、画素数が
異なる各種フォーマットの映像信号を固定画素表示装置
に対して表示させるためには、デジタル信号処理による
任意の画素数変換が不可欠である。
【０００６】また、コンピュータの画像信号フォーマッ
トとして、ＸＧＡ、ＳＸＧＡ、ＵＸＧＡといった高解像
度の信号では、画像データのドットクロックが非常に速
くなってきており、回路基板の作製が難しくなってくる
ことから、データレートを落として処理したほうがよ
い。
トとして、ＸＧＡ、ＳＸＧＡ、ＵＸＧＡといった高解像
度の信号では、画像データのドットクロックが非常に速
くなってきており、回路基板の作製が難しくなってくる
ことから、データレートを落として処理したほうがよ
い。
【０００７】そこで、デジタル信号処理を行うにあたっ
ては、たとえば１相のデータを第１相データと第２相デ
ータに２相化し、データレートを１／２に落として処理
する方法が方法が用いられる。２相化されたデータと
は、図１４に示すように、１相データの奇数番目のデー
タと偶数番目のデータを１つずつペアにしたデータであ
る。通常のデータは１相であるが、２相化した場合、デ
ータレートを半分にできるという長所がある。
ては、たとえば１相のデータを第１相データと第２相デ
ータに２相化し、データレートを１／２に落として処理
する方法が方法が用いられる。２相化されたデータと
は、図１４に示すように、１相データの奇数番目のデー
タと偶数番目のデータを１つずつペアにしたデータであ
る。通常のデータは１相であるが、２相化した場合、デ
ータレートを半分にできるという長所がある。
【０００８】最近の画像データは、高精細化されている
ために、データレートが非常に高速なものとなってい
る。したがって、このように多相化して扱うことにより
データレートを落として処理することが増えている。
ために、データレートが非常に高速なものとなってい
る。したがって、このように多相化して扱うことにより
データレートを落として処理することが増えている。
【０００９】このように、１相データが２相化された画
像データ信号を処理する画像処理装置としては、たとえ
ば、要素プロセッサを１次元的に多並列にしたＳＩＭＤ
（Single Instruction Stream Multiple Data stream)
制御プロセッサが用いられる。
像データ信号を処理する画像処理装置としては、たとえ
ば、要素プロセッサを１次元的に多並列にしたＳＩＭＤ
（Single Instruction Stream Multiple Data stream)
制御プロセッサが用いられる。
【００１０】従来のＳＩＭＤ制御プロセッサにおいて
は、入力データをスキップする１系統の入力機能および
出力データをスキップする１系統の出力機能、具体的に
は入力レジスタおよび出力レジスタを有しており、スキ
ップレジスタに「１」がセットされたらスキップするよ
うに構成される。
は、入力データをスキップする１系統の入力機能および
出力データをスキップする１系統の出力機能、具体的に
は入力レジスタおよび出力レジスタを有しており、スキ
ップレジスタに「１」がセットされたらスキップするよ
うに構成される。
【００１１】
【発明が解決しようとする課題】ところが、従来のＳＩ
ＭＤ制御プロセッサでは、各プロセッサエレメント（要
素プロセッサ）により、入力レジスタを介して入力され
た画像データ信号に対して、画素数変換を行う際に、１
つの出力レジスタから２相分のデータを出力するため
に、データを並べなおす処理が必要となり、効率が悪く
なってしまっていた。
ＭＤ制御プロセッサでは、各プロセッサエレメント（要
素プロセッサ）により、入力レジスタを介して入力され
た画像データ信号に対して、画素数変換を行う際に、１
つの出力レジスタから２相分のデータを出力するため
に、データを並べなおす処理が必要となり、効率が悪く
なってしまっていた。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、２相化されたデータの画素数変
換を効率良く行うことができる画像処理装置を提供する
ことにある。
のであり、その目的は、２相化されたデータの画素数変
換を効率良く行うことができる画像処理装置を提供する
ことにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、２相化された第１相データおよび第２相
データを処理する画像処理装置であって、要素プロセッ
サが１次元的に多並列に配置され、出力データをスキッ
プする機能を有する出力部を２系統有し、第１系統の出
力部のスキップと第２系統の出力部のスキップを制御し
て、第１系統の出力部から上記第１相データを出力し、
第２系統の出力部から上記第２相データを出力する処理
手段を有する。
め、本発明は、２相化された第１相データおよび第２相
データを処理する画像処理装置であって、要素プロセッ
サが１次元的に多並列に配置され、出力データをスキッ
プする機能を有する出力部を２系統有し、第１系統の出
力部のスキップと第２系統の出力部のスキップを制御し
て、第１系統の出力部から上記第１相データを出力し、
第２系統の出力部から上記第２相データを出力する処理
手段を有する。
【００１４】また、本発明では、上記処理手段は、上記
第１系統の出力部のデータスキップ位置と上記第２系統
の出力部のデータスキップ位置を独立に制御する。
第１系統の出力部のデータスキップ位置と上記第２系統
の出力部のデータスキップ位置を独立に制御する。
【００１５】また、本発明では、上記処理手段は、入力
データをスキップする機能を有する入力部を少なくとも
１系統有する。
データをスキップする機能を有する入力部を少なくとも
１系統有する。
【００１６】また、本発明では、上記処理手段は、要素
プロセッサを１次元的に多並列にしたＳＩＭＤ制御プロ
セッサである。
プロセッサを１次元的に多並列にしたＳＩＭＤ制御プロ
セッサである。
【００１７】また、本発明では、上記要素プロセッサを
１次元的に多並列にしたＳＩＭＤ制御プロセッサは、ビ
ット処理である。
１次元的に多並列にしたＳＩＭＤ制御プロセッサは、ビ
ット処理である。
【００１８】本発明によれば、たとえばＳＩＭＤ制御プ
ロセッサにおいて、各要素プロセッサにより、入力部を
介して入力された画像データ信号に対して、画素数変換
を行が行われる。この際に、第１系統の出力部のデータ
スキップ位置と第２系統の出力部のデータスキップ位置
とが独立に制御され、第１系統の出力部から第１相デー
タが出力され、第２系統の出力部から第２相データが出
力されて画素数変換が行われる。このために、要素プロ
セッサは、データを並べなおす処理が不要となり、その
結果、２相化されたデータの画素数変換を効率良く行う
ことができる。
ロセッサにおいて、各要素プロセッサにより、入力部を
介して入力された画像データ信号に対して、画素数変換
を行が行われる。この際に、第１系統の出力部のデータ
スキップ位置と第２系統の出力部のデータスキップ位置
とが独立に制御され、第１系統の出力部から第１相デー
タが出力され、第２系統の出力部から第２相データが出
力されて画素数変換が行われる。このために、要素プロ
セッサは、データを並べなおす処理が不要となり、その
結果、２相化されたデータの画素数変換を効率良く行う
ことができる。
【００１９】
【発明の実施の形態】図１は、本発明に係る画像処理装
置の一実施形態を示すブロック図である。
置の一実施形態を示すブロック図である。
【００２０】本画像処理装置は、ＤＳＰ(Digital Signa
l Processor)、たとえばリニアアレイ（線型配列）型Ｄ
ＳＰ、たとえば要素プロセッサ（プロセッサエレメン
ト；ＰＥ）を１次元的に多並列にしたＳＩＭＤ（Single
Instruction Stream MultipleData stream) 制御方式
の並列プロセッサ（以下、ＳＩＭＤ制御プロセッサとい
う）１００により構成され、ソフトウェア的に１相デー
タが２相化されたデータの画素数変換処理（原画像の拡
大・縮小処理）等を行い、図示しない画像表示装置に出
力する。
l Processor)、たとえばリニアアレイ（線型配列）型Ｄ
ＳＰ、たとえば要素プロセッサ（プロセッサエレメン
ト；ＰＥ）を１次元的に多並列にしたＳＩＭＤ（Single
Instruction Stream MultipleData stream) 制御方式
の並列プロセッサ（以下、ＳＩＭＤ制御プロセッサとい
う）１００により構成され、ソフトウェア的に１相デー
タが２相化されたデータの画素数変換処理（原画像の拡
大・縮小処理）等を行い、図示しない画像表示装置に出
力する。
【００２１】ＤＳＰを構成するＳＩＭＤ制御プロセッサ
１００のプロセッサエレメントは、入力データをスキッ
プする機能を有する入力部（入力レジスタ）を２系統有
するとともに、出力データをスキップする機能を有する
出力部（出力レジスタ）を２系統有し、第１系統の出力
部のスキップと第２系統の出力部のスキップを独立に制
御して、第１系統の出力部からは第１相データ（たとえ
ば奇数番目のデータ）を出力し、第２系統の出力部から
は第２相データ（偶数番目のデータ）を出力する。
１００のプロセッサエレメントは、入力データをスキッ
プする機能を有する入力部（入力レジスタ）を２系統有
するとともに、出力データをスキップする機能を有する
出力部（出力レジスタ）を２系統有し、第１系統の出力
部のスキップと第２系統の出力部のスキップを独立に制
御して、第１系統の出力部からは第１相データ（たとえ
ば奇数番目のデータ）を出力し、第２系統の出力部から
は第２相データ（偶数番目のデータ）を出力する。
【００２２】以下に、ＳＩＭＤ制御プロセッサの具体的
な構成、および１相データが２相化されたデータ処理に
ついて、図面に関連付けて順を追って説明する。
な構成、および１相データが２相化されたデータ処理に
ついて、図面に関連付けて順を追って説明する。
【００２３】ＳＩＭＤ制御プロセッサの基本的な構成 以下、ＳＩＭＤ制御プロセッサの構成を、図１に関連付
けて説明する。このＳＩＭＤ制御プロセッサ１００は、
図１に示すように、入力ポインタ（入力スキップレジス
タ）１０１、入力ＳＡＭ（シリアルアクセスメモリ）部
（入力レジスタ）１０２、データメモリ部（ローカルメ
モリ）１０３、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ
Ｌｏｇｉｃ Ｕｎｉｔ）アレイ部１０４、出力ＳＡＭ
部（出力レジスタ）１０５、出力ポインタ（出力スキッ
プレジスタ）１０６、およびプログラム制御部１０７に
より構成されている。
けて説明する。このＳＩＭＤ制御プロセッサ１００は、
図１に示すように、入力ポインタ（入力スキップレジス
タ）１０１、入力ＳＡＭ（シリアルアクセスメモリ）部
（入力レジスタ）１０２、データメモリ部（ローカルメ
モリ）１０３、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ
Ｌｏｇｉｃ Ｕｎｉｔ）アレイ部１０４、出力ＳＡＭ
部（出力レジスタ）１０５、出力ポインタ（出力スキッ
プレジスタ）１０６、およびプログラム制御部１０７に
より構成されている。
【００２４】これらの構成部分のうち、入力ＳＡＭ部１
０２、データメモリ部１０３、および出力ＳＡＭ部１０
５は、主にメモリから構成される。入力ＳＡＭ部１０
２、データメモリ部１０３、ＡＬＵアレイ部１０４、お
よび出力ＳＡＭ部１０５は、リニアアレイ（線形配列）
形式に並列化された複数（原画像の１水平走査期間分の
画素数Ｈ以上）のプロセッサエレメント（要素プロセッ
サ）１１０を構成する。プロセッサエレメント１１０そ
れぞれ（単一エレメント）は、独立したプロセッサの構
成部分を有しており、図１において斜線を付して示す部
分に対応する。また、複数のプロセッサエレメント１１
０は、図１において横方向に並列に配列され、プロセッ
サエレメント群を構成する。
０２、データメモリ部１０３、および出力ＳＡＭ部１０
５は、主にメモリから構成される。入力ＳＡＭ部１０
２、データメモリ部１０３、ＡＬＵアレイ部１０４、お
よび出力ＳＡＭ部１０５は、リニアアレイ（線形配列）
形式に並列化された複数（原画像の１水平走査期間分の
画素数Ｈ以上）のプロセッサエレメント（要素プロセッ
サ）１１０を構成する。プロセッサエレメント１１０そ
れぞれ（単一エレメント）は、独立したプロセッサの構
成部分を有しており、図１において斜線を付して示す部
分に対応する。また、複数のプロセッサエレメント１１
０は、図１において横方向に並列に配列され、プロセッ
サエレメント群を構成する。
【００２５】入力ポインタ（入力スキップレジスタ）１
０１は、基本的には、１ビットシフトレジスタであり、
画像ソース等から原画像の１画素部の画像データが入力
されるたびに、論理値１（Ｈ）の１ビット信号〔入力ポ
インタ信号（ＳＩＰ）〕をシフトすることにより、入力
された１画素分の画素データを担当するプロセッサエレ
メント１１０を指定し、指定したプロセッサエレメント
１１０の入力ＳＡＭ部１０２（入力ＳＡＭセル）に、対
応する原画像の画素データを書き込む。つまり、入力ポ
インタ１０１は、原画像の１水平走査期間ごとに、ま
ず、図１の左端のプロセッサエレメント１１０に対する
入力ポインタ信号を論理値１として、画素データに同期
したクロック信号に応じて入力される最初の原画像の画
素データを、図１に示したＳＩＭＤ制御プロセッサ１０
０の左端のプロセッサエレメント１００の入力ＳＡＭ部
１０２に書き込み、さらにその後、クロック信号が１周
期分変化するたびに、順次、右隣のプロセッサエレメン
ト１１０に対する論理値１の入力ポインタ信号が右方に
シフトして、プロセッサエレメント１１０それぞれの入
力ＳＡＭ部１０２に、原画像の画像データを１画素分ず
つ書き込んでゆく。そして、本実施形態では、図１に示
すように、入力スキップレジスタ１０１は、第１系統の
入力部を構成する第１相データ用入力スキップレジスタ
１０１Ａと、第２系統の入力部を構成する第２相データ
用入力スキップレジスタ１０１Ｂとを有しており、これ
ら第１相データ用入力スキップレジスタ１０１Ａと第２
相データ用入力スキップレジスタ１０１Ｂは、それぞれ
独立に制御される。
０１は、基本的には、１ビットシフトレジスタであり、
画像ソース等から原画像の１画素部の画像データが入力
されるたびに、論理値１（Ｈ）の１ビット信号〔入力ポ
インタ信号（ＳＩＰ）〕をシフトすることにより、入力
された１画素分の画素データを担当するプロセッサエレ
メント１１０を指定し、指定したプロセッサエレメント
１１０の入力ＳＡＭ部１０２（入力ＳＡＭセル）に、対
応する原画像の画素データを書き込む。つまり、入力ポ
インタ１０１は、原画像の１水平走査期間ごとに、ま
ず、図１の左端のプロセッサエレメント１１０に対する
入力ポインタ信号を論理値１として、画素データに同期
したクロック信号に応じて入力される最初の原画像の画
素データを、図１に示したＳＩＭＤ制御プロセッサ１０
０の左端のプロセッサエレメント１００の入力ＳＡＭ部
１０２に書き込み、さらにその後、クロック信号が１周
期分変化するたびに、順次、右隣のプロセッサエレメン
ト１１０に対する論理値１の入力ポインタ信号が右方に
シフトして、プロセッサエレメント１１０それぞれの入
力ＳＡＭ部１０２に、原画像の画像データを１画素分ず
つ書き込んでゆく。そして、本実施形態では、図１に示
すように、入力スキップレジスタ１０１は、第１系統の
入力部を構成する第１相データ用入力スキップレジスタ
１０１Ａと、第２系統の入力部を構成する第２相データ
用入力スキップレジスタ１０１Ｂとを有しており、これ
ら第１相データ用入力スキップレジスタ１０１Ａと第２
相データ用入力スキップレジスタ１０１Ｂは、それぞれ
独立に制御される。
【００２６】入力ＳＡＭ部（入力レジスタ）１０２は、
上述したように入力ポインタ１０１から入力される入力
ポインタ信号が論理値１になった場合に、外部の画像処
理機器等から入力端子ＤＩＮに入力される１画素分の画
素データ（入力データ）を記憶する。つまり、プロセッ
サエレメント１１０の入力ＳＡＭ部１０２は、全体とし
て、水平走査期間ごとに、原画像の１水平走査期間分の
画素データを記憶する。さらに、入力ＳＡＭ部１０２
は、記憶した１水平走査期間分の原画像の画素データ
（入力データ）を、プログラム制御部１０７の制御に従
って、次の水平走査帰線期間において、必要に応じてデ
ータメモリ部１０３に対して転送する。そして、本実施
形態では、図１に示すように、入力ＳＡＭ部１０２は、
第１系統の入力部を構成する第１相データ用入力ＳＡＭ
部１０２Ａと、第２系統の入力部を構成する第２相デー
タ用入力ＳＡＭ部１０２Ｂとを有しており、これら第１
相データ用入力ＳＡＭ部１０２Ａと第２相データ用入力
ＳＡＭ部１０２Ｂは、それぞれ独立に制御される。
上述したように入力ポインタ１０１から入力される入力
ポインタ信号が論理値１になった場合に、外部の画像処
理機器等から入力端子ＤＩＮに入力される１画素分の画
素データ（入力データ）を記憶する。つまり、プロセッ
サエレメント１１０の入力ＳＡＭ部１０２は、全体とし
て、水平走査期間ごとに、原画像の１水平走査期間分の
画素データを記憶する。さらに、入力ＳＡＭ部１０２
は、記憶した１水平走査期間分の原画像の画素データ
（入力データ）を、プログラム制御部１０７の制御に従
って、次の水平走査帰線期間において、必要に応じてデ
ータメモリ部１０３に対して転送する。そして、本実施
形態では、図１に示すように、入力ＳＡＭ部１０２は、
第１系統の入力部を構成する第１相データ用入力ＳＡＭ
部１０２Ａと、第２系統の入力部を構成する第２相デー
タ用入力ＳＡＭ部１０２Ｂとを有しており、これら第１
相データ用入力ＳＡＭ部１０２Ａと第２相データ用入力
ＳＡＭ部１０２Ｂは、それぞれ独立に制御される。
【００２７】データメモリ部（ローカルメモリ）１０３
は、プログラム制御部１０７の制御に従い、入力ポイン
タ１０１から入力される入力ポインタ信号（ＳＩＰ）の
論理値に応じて、入力ＳＡＭ部１０２から入力された原
画像の画素データ、演算途中のデータ、および、定数デ
ータ等を記憶し、ＡＬＵアレイ部１０４に対して出力す
る。
は、プログラム制御部１０７の制御に従い、入力ポイン
タ１０１から入力される入力ポインタ信号（ＳＩＰ）の
論理値に応じて、入力ＳＡＭ部１０２から入力された原
画像の画素データ、演算途中のデータ、および、定数デ
ータ等を記憶し、ＡＬＵアレイ部１０４に対して出力す
る。
【００２８】ＡＬＵアレイ部１０４は、プログラム制御
部１０７の制御に従って、データメモリ部１０３から入
力される原画像の画素データ、演算途中のデータ、およ
び、定数データ等に対して算術演算処理および論理演算
処理を行って、データメモリ部１０３の所定のアドレス
に記憶する。なお、ＡＬＵアレイ部１０４は、原画像の
画素データに対する演算処理を全てビット単位で行い、
１サイクルごとに１ビット分のデータを演算処理する。
部１０７の制御に従って、データメモリ部１０３から入
力される原画像の画素データ、演算途中のデータ、およ
び、定数データ等に対して算術演算処理および論理演算
処理を行って、データメモリ部１０３の所定のアドレス
に記憶する。なお、ＡＬＵアレイ部１０４は、原画像の
画素データに対する演算処理を全てビット単位で行い、
１サイクルごとに１ビット分のデータを演算処理する。
【００２９】出力ＳＡＭ部（出力レジスタ）１０５は、
プログラム制御部１０７の制御に従って、１水平走査期
間に割り当てられている処理が終了した場合に、水平走
査帰線期間にデータメモリ部１０３から処理結果の転送
を受け記憶する。また、出力ＳＡＭ部１０５は、出力ポ
インタ１０６から入力される出力ポインタ信号（ＳＯ
Ｐ）に応じて記憶したデータを外部に出力する。そし
て、本実施形態では、図１に示すように、出力ＳＡＭ部
１０５は、第１系統ＯＵＴ１の出力部を構成する第１相
データ用出力ＳＡＭ部１０５Ａと、第２系統ＯＵＴ２の
出力部を構成する第２相データ用出力ＳＡＭ部１０５Ｂ
とを有しており、これら第１相データ用出力ＳＡＭ部１
０５Ａと、第２相データ用出力ＳＡＭ部１０５Ｂは、そ
れぞれ独立に制御される。
プログラム制御部１０７の制御に従って、１水平走査期
間に割り当てられている処理が終了した場合に、水平走
査帰線期間にデータメモリ部１０３から処理結果の転送
を受け記憶する。また、出力ＳＡＭ部１０５は、出力ポ
インタ１０６から入力される出力ポインタ信号（ＳＯ
Ｐ）に応じて記憶したデータを外部に出力する。そし
て、本実施形態では、図１に示すように、出力ＳＡＭ部
１０５は、第１系統ＯＵＴ１の出力部を構成する第１相
データ用出力ＳＡＭ部１０５Ａと、第２系統ＯＵＴ２の
出力部を構成する第２相データ用出力ＳＡＭ部１０５Ｂ
とを有しており、これら第１相データ用出力ＳＡＭ部１
０５Ａと、第２相データ用出力ＳＡＭ部１０５Ｂは、そ
れぞれ独立に制御される。
【００３０】出力ポインタ（出力スキップレジスタ）１
０６は、１ビットシフトレジスタにより構成され、出力
ＳＡＭ部１０５に対して出力ポインタ信号（ＳＯＰ）を
選択的に活性化して、処理結果（出力データ）の出力を
制御する。そして、本実施形態では、図１に示すよう
に、出力スキップレジスタ１０６は、第１系統ＯＵＴ１
の出力部を構成する第１相データ用出力スキップレジス
タ１０６Ａと、第２系統ＯＵＴ２の出部を構成する第２
相データ用出力スキップレジスタ１０６Ｂとを有してお
り、これら第１相データ用出力スキップレジスタ１０６
Ａと、第２相データ用出力スキップレジスタ１０６Ｂ
は、それぞれ独立に制御される。
０６は、１ビットシフトレジスタにより構成され、出力
ＳＡＭ部１０５に対して出力ポインタ信号（ＳＯＰ）を
選択的に活性化して、処理結果（出力データ）の出力を
制御する。そして、本実施形態では、図１に示すよう
に、出力スキップレジスタ１０６は、第１系統ＯＵＴ１
の出力部を構成する第１相データ用出力スキップレジス
タ１０６Ａと、第２系統ＯＵＴ２の出部を構成する第２
相データ用出力スキップレジスタ１０６Ｂとを有してお
り、これら第１相データ用出力スキップレジスタ１０６
Ａと、第２相データ用出力スキップレジスタ１０６Ｂ
は、それぞれ独立に制御される。
【００３１】プログラム制御部１０７は、プログラムメ
モリ、プログラムメモリに記憶されたプログラムの進行
を制御するシーケンス制御回路、および、入力ＳＡＭ部
１０２、データメモリ部１０３および出力ＳＡＭ部１０
５を構成するメモリ用の「ロウ（ROW)」アドレスデコデ
ータ（いずれも図示せず）等から構成される。プログラ
ム制御部１０７は、これらの構成部分により、単一のプ
ログラムを記憶し、原画像の水平走査期間ごとに、記憶
した単一のプログラムに基づいて各種制御信号を生成
し、生成した各種制御信号を介して全てのプロセッサエ
レメント１１０を連動して制御することにより画像デー
タに対する処理を行う。このように、単一のプログラム
に基づいて複数のプロセッサエレメントを制御すること
を、ＳＩＭＤ制御と称する。
モリ、プログラムメモリに記憶されたプログラムの進行
を制御するシーケンス制御回路、および、入力ＳＡＭ部
１０２、データメモリ部１０３および出力ＳＡＭ部１０
５を構成するメモリ用の「ロウ（ROW)」アドレスデコデ
ータ（いずれも図示せず）等から構成される。プログラ
ム制御部１０７は、これらの構成部分により、単一のプ
ログラムを記憶し、原画像の水平走査期間ごとに、記憶
した単一のプログラムに基づいて各種制御信号を生成
し、生成した各種制御信号を介して全てのプロセッサエ
レメント１１０を連動して制御することにより画像デー
タに対する処理を行う。このように、単一のプログラム
に基づいて複数のプロセッサエレメントを制御すること
を、ＳＩＭＤ制御と称する。
【００３２】各プロセッサエレメント１１０は、１ビッ
トプロセッサであり、外部の画像処理機器や前段の回路
から入力される原画像の画素データそれぞれに対して、
論理演算処理および算術演算処理を行い、プロセッサエ
レメント１１０全体として、ＦＩＲディジタルフィルタ
による水平方向および垂直方向のフィルタリング処理等
を実現する。なお、プログラム制御部１０７によるＳＩ
ＭＤ制御は、水平走査期間を周期として行われるので、
各プロセッサエレメント１１０は、最大、水平走査期間
をプロセッサエレメント１１０の命令サイクルの周期で
除算して得られるステップ数のプログラムを、各水平走
査期間ごとに実行し得る。
トプロセッサであり、外部の画像処理機器や前段の回路
から入力される原画像の画素データそれぞれに対して、
論理演算処理および算術演算処理を行い、プロセッサエ
レメント１１０全体として、ＦＩＲディジタルフィルタ
による水平方向および垂直方向のフィルタリング処理等
を実現する。なお、プログラム制御部１０７によるＳＩ
ＭＤ制御は、水平走査期間を周期として行われるので、
各プロセッサエレメント１１０は、最大、水平走査期間
をプロセッサエレメント１１０の命令サイクルの周期で
除算して得られるステップ数のプログラムを、各水平走
査期間ごとに実行し得る。
【００３３】また、プロセッサエレメント１１０は、隣
接するプロセッサエレメント１１０と接続されており、
必要に応じて、隣接するプロセッサエレメント１１０と
プロセッサ間通信を行う機能を有する。つまり、各プロ
セッサエレメント１１０は、プログラム制御部１０７の
ＳＩＭＤ制御に従って、たとえば右隣または左隣のプロ
セッサエレメント１１０のデータメモリ部１０３等にア
クセスして処理を行うことができる。また、右隣のプロ
セッサエレメント１１０へのアクセスを繰り返すことに
より、プロセッサエレメント１１０は直接接続されてい
ないプロセッサエレメント１１０のデータメモリ部１０
３に対してアクセスし、データを読み出すことができ
る。プロセッサエレメント１１０は、隣接プロセッサ間
の通信機能を利用して、水平方向のフィルタリング処理
を全体として実現する。
接するプロセッサエレメント１１０と接続されており、
必要に応じて、隣接するプロセッサエレメント１１０と
プロセッサ間通信を行う機能を有する。つまり、各プロ
セッサエレメント１１０は、プログラム制御部１０７の
ＳＩＭＤ制御に従って、たとえば右隣または左隣のプロ
セッサエレメント１１０のデータメモリ部１０３等にア
クセスして処理を行うことができる。また、右隣のプロ
セッサエレメント１１０へのアクセスを繰り返すことに
より、プロセッサエレメント１１０は直接接続されてい
ないプロセッサエレメント１１０のデータメモリ部１０
３に対してアクセスし、データを読み出すことができ
る。プロセッサエレメント１１０は、隣接プロセッサ間
の通信機能を利用して、水平方向のフィルタリング処理
を全体として実現する。
【００３４】ここで、たとえば、水平方向に１０画素程
度離れた画素データとの間の演算処理が必要になる場合
等、プロセッサ間通信を行うとプログラムステップが非
常に多くなってしまうが、実際のＦＩＲフィルタ処理
は、１０画素も離れた画素データ間の演算処理をほとん
ど含まず、連続する画素データに対する演算処理がほと
んどである。したがって、プロセッサ間通信を行うＦＩ
Ｒフィルタ処理のプログラムステップが増加して非能率
になるということはほとんどあり得ない。
度離れた画素データとの間の演算処理が必要になる場合
等、プロセッサ間通信を行うとプログラムステップが非
常に多くなってしまうが、実際のＦＩＲフィルタ処理
は、１０画素も離れた画素データ間の演算処理をほとん
ど含まず、連続する画素データに対する演算処理がほと
んどである。したがって、プロセッサ間通信を行うＦＩ
Ｒフィルタ処理のプログラムステップが増加して非能率
になるということはほとんどあり得ない。
【００３５】また、各プロセッサエレメント１１０は、
常に水平走査方向における同一位置の画素データを専門
に担当して処理する。したがって、入力ＳＡＭ部１０２
から原画像の画素データ（入力データ）を転送する先の
データメモリ部１０３の書き込みアドレスを水平走査期
間の初期ごとに変更して、過去の水平走査期間の入力デ
ータを保持しておくことができるので、プロセッサエレ
メント１１０は、原画像の画素データを垂直方向にもフ
ィルタリングすることができる。
常に水平走査方向における同一位置の画素データを専門
に担当して処理する。したがって、入力ＳＡＭ部１０２
から原画像の画素データ（入力データ）を転送する先の
データメモリ部１０３の書き込みアドレスを水平走査期
間の初期ごとに変更して、過去の水平走査期間の入力デ
ータを保持しておくことができるので、プロセッサエレ
メント１１０は、原画像の画素データを垂直方向にもフ
ィルタリングすることができる。
【００３６】なお、プロセッサエレメント１１０それぞ
れにおける原画像の画素データ（入力データ）を入力Ｓ
ＡＭ部１０２に書き込む入力処理（第１の処理）、プロ
グラム制御部１０７の制御に従って、入力ＳＡＭ部１０
２に記憶された入力データのデータメモリ部１０３への
転送処理、ＡＬＵアレイ部１０４による演算処理、出力
ＳＡＭ部１０５への処理結果（出力データ）の転送処理
（第２の処理）、および、出力ＳＡＭ部１０５からの出
力データの出力処理（第３の処理）は、処理周期を１水
平走査期間としたパイプライン形式で実行される。した
がって、入力データに着目した場合、同一の入力データ
に対する第１〜第３の処理それぞれは１水平走査期間分
の処理時間を要するので、これら３つの処理の開始から
終了までには、３水平走査期間分の処理時間が必要とさ
れる。しかしながら、これら３つの処理がパイプライン
形式で並行して実行されるので、平均すると、１水平走
査期間分の入力データの処理には、１水平走査期間分の
処理時間しか必要とされない。
れにおける原画像の画素データ（入力データ）を入力Ｓ
ＡＭ部１０２に書き込む入力処理（第１の処理）、プロ
グラム制御部１０７の制御に従って、入力ＳＡＭ部１０
２に記憶された入力データのデータメモリ部１０３への
転送処理、ＡＬＵアレイ部１０４による演算処理、出力
ＳＡＭ部１０５への処理結果（出力データ）の転送処理
（第２の処理）、および、出力ＳＡＭ部１０５からの出
力データの出力処理（第３の処理）は、処理周期を１水
平走査期間としたパイプライン形式で実行される。した
がって、入力データに着目した場合、同一の入力データ
に対する第１〜第３の処理それぞれは１水平走査期間分
の処理時間を要するので、これら３つの処理の開始から
終了までには、３水平走査期間分の処理時間が必要とさ
れる。しかしながら、これら３つの処理がパイプライン
形式で並行して実行されるので、平均すると、１水平走
査期間分の入力データの処理には、１水平走査期間分の
処理時間しか必要とされない。
【００３７】以下、図１に示した画像処理用のリニアア
レイ型ＳＩＭＤ制御プロセッサの入力部および出力部を
１系統として用いた場合の基本的な動作を説明する。
レイ型ＳＩＭＤ制御プロセッサの入力部および出力部を
１系統として用いた場合の基本的な動作を説明する。
【００３８】入力ポインタ１０１では、最初の水平走査
期間（第１の水平走査期間）において、入力された原画
像の画素データに同期したクロックに応じて、各プロセ
ッサエレメント３０に対する論理値１（Ｈ）の入力ポイ
ンタ信号が順次シフトされて、原画像の各画素データを
担当して演算処理するプロセッサエレメント１１０が指
定される。
期間（第１の水平走査期間）において、入力された原画
像の画素データに同期したクロックに応じて、各プロセ
ッサエレメント３０に対する論理値１（Ｈ）の入力ポイ
ンタ信号が順次シフトされて、原画像の各画素データを
担当して演算処理するプロセッサエレメント１１０が指
定される。
【００３９】原画像の画素データは、入力端子ＤＩＮを
介して入力ＳＡＭ部１０２に入力される。入力ＳＡＭ部
１０２では、入力ポインタ信号の論理値に応じて、各プ
ロセッサエレメント１１０に原画像の１画素分の画素デ
ータが記憶される。１水平走査期間に含まれる各画素に
対応するプロセッサエレメント１１０の全ての入力ＳＡ
Ｍ部１０２において、それぞれ原画像の画素データが記
憶される。そして、全体として１水平走査期間分の画素
データが記憶されると、入力処理（第１の処理）が終了
する。
介して入力ＳＡＭ部１０２に入力される。入力ＳＡＭ部
１０２では、入力ポインタ信号の論理値に応じて、各プ
ロセッサエレメント１１０に原画像の１画素分の画素デ
ータが記憶される。１水平走査期間に含まれる各画素に
対応するプロセッサエレメント１１０の全ての入力ＳＡ
Ｍ部１０２において、それぞれ原画像の画素データが記
憶される。そして、全体として１水平走査期間分の画素
データが記憶されると、入力処理（第１の処理）が終了
する。
【００４０】入力処理（第１の処理）が終了すると、水
平走査期間ごとに、単一のプログラムに従って、各プロ
セッサエレメント１１０の入力ＳＡＭ部１０２、データ
メモリ部１０３、ＡＬＵアレイ部１０４および出力ＳＡ
Ｍ部１０５がプログラム制御部１０７によりＳＩＭＤ制
御されて、原画像の画素データに対する処理が実行され
る。
平走査期間ごとに、単一のプログラムに従って、各プロ
セッサエレメント１１０の入力ＳＡＭ部１０２、データ
メモリ部１０３、ＡＬＵアレイ部１０４および出力ＳＡ
Ｍ部１０５がプログラム制御部１０７によりＳＩＭＤ制
御されて、原画像の画素データに対する処理が実行され
る。
【００４１】すなわち、次の水平走査帰線期間（第２の
水平走査帰線期間）において、各入力ＳＡＭ部１０２で
は、第１の水平走査期間において記憶した原画像の各画
素データ（入力データ）がデータメモリ部１０３に転送
される。
水平走査帰線期間）において、各入力ＳＡＭ部１０２で
は、第１の水平走査期間において記憶した原画像の各画
素データ（入力データ）がデータメモリ部１０３に転送
される。
【００４２】なお、このデータ転送処理は、プログラム
制御部１０７が、入力ＳＡＭ読み出し信号（ＳＩＲ）を
活性化〔論理値１（Ｈ）に〕して入力ＳＡＭ部１０２の
所定のロウ（ＲＯＷ）のデータを選択してアクセスを行
い、さらに、メモリアクセス信号（ＳＷＡ）を活性化し
て、アクセスしたデータをデータメモリ部１０３の所定
のロウのメモリセル（後述）へ書き込むように入力ＳＡ
Ｍ部１０２およびデータメモリ部１０３を制御すること
により実現される。
制御部１０７が、入力ＳＡＭ読み出し信号（ＳＩＲ）を
活性化〔論理値１（Ｈ）に〕して入力ＳＡＭ部１０２の
所定のロウ（ＲＯＷ）のデータを選択してアクセスを行
い、さらに、メモリアクセス信号（ＳＷＡ）を活性化し
て、アクセスしたデータをデータメモリ部１０３の所定
のロウのメモリセル（後述）へ書き込むように入力ＳＡ
Ｍ部１０２およびデータメモリ部１０３を制御すること
により実現される。
【００４３】次の、水平走査期間（第２の水平走査期
間）にプログラム制御部１０７により、プログラムに基
づいて各プロセッサエレメント１１０が制御され、デー
タメモリ部１０３からデータがＡＬＵアレイ部１０４に
対して出力される。ＡＬＵアレイ部１０４では、算術演
算処理および論理演算処理が行われ、処理結果がデータ
メモリ部１０３の所定のアドレスに書き込まれる。プロ
グラムに応じた算術演算処理および論理演算処理が終了
すると、プログラム制御部１０７では、データメモリ部
１０３の制御が行われて、次の水平走査帰線期間に処理
結果が出力ＳＡＭ部１０５に転送される（ここまでが第
２の処理）。さらに、次の水平走査期間（第３の水平走
査期間）において、出力ＳＡＭ部１０５が制御されて、
処理結果（出力データ）が外部に出力される（第３の処
理）。
間）にプログラム制御部１０７により、プログラムに基
づいて各プロセッサエレメント１１０が制御され、デー
タメモリ部１０３からデータがＡＬＵアレイ部１０４に
対して出力される。ＡＬＵアレイ部１０４では、算術演
算処理および論理演算処理が行われ、処理結果がデータ
メモリ部１０３の所定のアドレスに書き込まれる。プロ
グラムに応じた算術演算処理および論理演算処理が終了
すると、プログラム制御部１０７では、データメモリ部
１０３の制御が行われて、次の水平走査帰線期間に処理
結果が出力ＳＡＭ部１０５に転送される（ここまでが第
２の処理）。さらに、次の水平走査期間（第３の水平走
査期間）において、出力ＳＡＭ部１０５が制御されて、
処理結果（出力データ）が外部に出力される（第３の処
理）。
【００４４】つまり、入力ＳＡＭ部１０２に記憶された
１水平走査期間分の入力データは、次の水平走査期間に
おいて、必要に応じてデータメモリ部１０３に転送さ
れ、記憶されて、その後の水平走査期間における処理に
用いられる。
１水平走査期間分の入力データは、次の水平走査期間に
おいて、必要に応じてデータメモリ部１０３に転送さ
れ、記憶されて、その後の水平走査期間における処理に
用いられる。
【００４５】次に、本実施形態に係る２相画素数変換装
置であるＳＩＭＤ制御プロセッサ１００におけるデータ
処理を図２〜図１３に関連付けて、順を追って説明す
る。
置であるＳＩＭＤ制御プロセッサ１００におけるデータ
処理を図２〜図１３に関連付けて、順を追って説明す
る。
【００４６】図２に示すように、多並列ＳＩＭＤ制御プ
ロセッサ１００のローカルメモリ０３上の変数ＮＵＭ１
に第１相データ目処理用のナンバーリングデータ、およ
びローカルメモリ１０３上の変数ＮＵＭ２に第２相デー
タ目処理用のナンバーリングデータを保持する。たとえ
ばここでは８ビット精度で画素数変換処理を行うものと
する。また、倍率を２５６／Ｈ＿ＭＡＧであらわす。た
とえば、Ｈ＿ＭＡＧ＝５１２のときは、倍率は１／２倍
となる。
ロセッサ１００のローカルメモリ０３上の変数ＮＵＭ１
に第１相データ目処理用のナンバーリングデータ、およ
びローカルメモリ１０３上の変数ＮＵＭ２に第２相デー
タ目処理用のナンバーリングデータを保持する。たとえ
ばここでは８ビット精度で画素数変換処理を行うものと
する。また、倍率を２５６／Ｈ＿ＭＡＧであらわす。た
とえば、Ｈ＿ＭＡＧ＝５１２のときは、倍率は１／２倍
となる。
【００４７】垂直ブランキング期間の第１相目の処理 垂直ブランキング期間（ＳＴ１０１）には、まず、図３
および図４に示すように、第１相データの処理を行う。
図３に示すように、ＳＩＭＤ制御プロセッサ１００のロ
ーカルメモリ１０３上の変数ＮＵＭ１の値と、（Ｈ＿Ｍ
ＡＧ−２５６）の値を乗算し、Ｈ＿ＭＡＧで割った余り
を、ＳＩＭＤ制御プロセッサ１００のローカルメモリ上
のテンポラリ変数Ｔ１に代入する（ＳＴ１０２）。この
Ｔ１のＬＳＢから８ビット分の値をＳＩＭＤ制御プロセ
ッサ１００のローカルメモリ１０３上の変数ＰＣに代入
する（ＳＴ１０３）。次に、テンポラリ変数Ｔ１の値と
２５６を比較し（ＳＴ１０４）、２５６の方が大きい場
合には、ＳＩＭＤ制御プロセッサ１００のローカルメモ
リ１０３上の変数ＳＫＩＰ１に０を代入し（ＳＴ１０
５）、そうでない場合には１を代入する（ＳＴ１０
６）。
および図４に示すように、第１相データの処理を行う。
図３に示すように、ＳＩＭＤ制御プロセッサ１００のロ
ーカルメモリ１０３上の変数ＮＵＭ１の値と、（Ｈ＿Ｍ
ＡＧ−２５６）の値を乗算し、Ｈ＿ＭＡＧで割った余り
を、ＳＩＭＤ制御プロセッサ１００のローカルメモリ上
のテンポラリ変数Ｔ１に代入する（ＳＴ１０２）。この
Ｔ１のＬＳＢから８ビット分の値をＳＩＭＤ制御プロセ
ッサ１００のローカルメモリ１０３上の変数ＰＣに代入
する（ＳＴ１０３）。次に、テンポラリ変数Ｔ１の値と
２５６を比較し（ＳＴ１０４）、２５６の方が大きい場
合には、ＳＩＭＤ制御プロセッサ１００のローカルメモ
リ１０３上の変数ＳＫＩＰ１に０を代入し（ＳＴ１０
５）、そうでない場合には１を代入する（ＳＴ１０
６）。
【００４８】次に、図４の処理に移行する。ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上のテンポ
ラリ変数Ｔ１に、ＰＣの値とＰＣの値を乗算したものを
代入する（ＳＴ１０７）。ＳＩＭＤ制御プロセッサ１０
０のローカルメモリ１０３上のテンポラリ変数Ｔ２に、
ＳＩＭＤ制御プロセッサ１００のローカルメモリ１０３
上のテンポラリ変数Ｔ１の値とＰＣの値を乗算したもの
を代入する（ＳＴ１０８）。変数ＦＲ２１にテンポラリ
変数Ｔ２の値からテンポラリ変数Ｔ１の値を減算した値
を代入する（ＳＴ１０９）。変数ＦＣ１に変数ＦＲ２１
の値からテンポラリ変数Ｔ１の値を減算した値を代入す
る（ＳＴ１１０）。変数ＦＬ１１にパラメータＰＣの値
と変数ＦＣ１の値を加算した値を代入する（ＳＴ１１
１）。変数ＦＣ１に２５６を加算する（ＳＴ１１２）。
変数ＦＲ２１に変数ＦＲ２１の値に−１乗算した値を代
入する（ＳＴ１１３）。
御プロセッサ１００のローカルメモリ１０３上のテンポ
ラリ変数Ｔ１に、ＰＣの値とＰＣの値を乗算したものを
代入する（ＳＴ１０７）。ＳＩＭＤ制御プロセッサ１０
０のローカルメモリ１０３上のテンポラリ変数Ｔ２に、
ＳＩＭＤ制御プロセッサ１００のローカルメモリ１０３
上のテンポラリ変数Ｔ１の値とＰＣの値を乗算したもの
を代入する（ＳＴ１０８）。変数ＦＲ２１にテンポラリ
変数Ｔ２の値からテンポラリ変数Ｔ１の値を減算した値
を代入する（ＳＴ１０９）。変数ＦＣ１に変数ＦＲ２１
の値からテンポラリ変数Ｔ１の値を減算した値を代入す
る（ＳＴ１１０）。変数ＦＬ１１にパラメータＰＣの値
と変数ＦＣ１の値を加算した値を代入する（ＳＴ１１
１）。変数ＦＣ１に２５６を加算する（ＳＴ１１２）。
変数ＦＲ２１に変数ＦＲ２１の値に−１乗算した値を代
入する（ＳＴ１１３）。
【００４９】ここでは、８ビット精度で説明しているた
め位相を表すＰＣは、２５６で１を意味する。つまり、
ＰＣ＝２００の場合は、２００／２５６の位相である。
したがって、Ｔ１には、ＰＣの２乗、Ｔ２にはＰＣの３
乗を計算しているが、それぞれ、小数点位置は、ＰＣ１
が、ＬＳＢから８ビット目と９ビット目の間、Ｔ１が、
ＬＳＢから１６ビット目と１７ビット目の間、Ｔ２が、
ＬＳＢから、２４ビット目と２５ビット目の間となる。
ここでは、ＦＲ２１，ＦＣ１，ＦＬ１１も８ビット精度
なので、ＦＣ１に２５６を加算しているところは、位相
係数値という意味では１を加算していることになる。
め位相を表すＰＣは、２５６で１を意味する。つまり、
ＰＣ＝２００の場合は、２００／２５６の位相である。
したがって、Ｔ１には、ＰＣの２乗、Ｔ２にはＰＣの３
乗を計算しているが、それぞれ、小数点位置は、ＰＣ１
が、ＬＳＢから８ビット目と９ビット目の間、Ｔ１が、
ＬＳＢから１６ビット目と１７ビット目の間、Ｔ２が、
ＬＳＢから、２４ビット目と２５ビット目の間となる。
ここでは、ＦＲ２１，ＦＣ１，ＦＬ１１も８ビット精度
なので、ＦＣ１に２５６を加算しているところは、位相
係数値という意味では１を加算していることになる。
【００５０】垂直ブランキング期間の第２相目の処理 次に、図５および図６に示すように、第２相データの処
理を行う。図５に示すように、ＳＩＭＤ制御プロセッサ
１００のローカルメモリ１０３上の変数ＮＵＭ２の値
と、（Ｈ＿ＭＡＧ−２５６）の値を乗算し、Ｈ＿ＭＡＧ
で割った余りをＳＩＭＤ制御プロセッサ１００のローカ
ルメモリ１０３上のテンポラリ変数Ｔ１に代入する（Ｓ
Ｔ１１４）。このＴ１のＬＳＢから８ビット分の値を、
ＳＩＭＤ制御プロセッサ１００のローカルメモリ１０３
上の変数ＰＣに代入する（ＳＴ１１５）。テンポラリ変
数Ｔ１の値と２５６を比較し（ＳＴ１１６）、２５６の
方が大きい場合には、ＳＩＭＤ制御プロセッサ１００の
ローカルメモリ１０３上の変数ＳＫＩＰ２に０を代入し
（ＳＴ１１７）、そうでない場合には１を代入する（Ｓ
Ｔ１１８）。
理を行う。図５に示すように、ＳＩＭＤ制御プロセッサ
１００のローカルメモリ１０３上の変数ＮＵＭ２の値
と、（Ｈ＿ＭＡＧ−２５６）の値を乗算し、Ｈ＿ＭＡＧ
で割った余りをＳＩＭＤ制御プロセッサ１００のローカ
ルメモリ１０３上のテンポラリ変数Ｔ１に代入する（Ｓ
Ｔ１１４）。このＴ１のＬＳＢから８ビット分の値を、
ＳＩＭＤ制御プロセッサ１００のローカルメモリ１０３
上の変数ＰＣに代入する（ＳＴ１１５）。テンポラリ変
数Ｔ１の値と２５６を比較し（ＳＴ１１６）、２５６の
方が大きい場合には、ＳＩＭＤ制御プロセッサ１００の
ローカルメモリ１０３上の変数ＳＫＩＰ２に０を代入し
（ＳＴ１１７）、そうでない場合には１を代入する（Ｓ
Ｔ１１８）。
【００５１】次に、図６の処理に移行する。ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上のテンポ
ラリ変数Ｔ１にＰＣの値とＰＣの値を乗算したものを代
入する（ＳＴ１１９）。ＳＩＭＤ制御プロセッサ１００
のローカルメモリ１０３上のテンポラリ変数Ｔ２に，Ｓ
ＩＭＤ制御プロセッサ１００のローカルメモリ１０３上
のテンポラリ変数Ｔ１の値とＰＣの値を乗算したものを
代入する（ＳＴ１２０）。変数ＦＲ２２にテンポラリ変
数Ｔ２の値からテンポラリ変数Ｔ１の値を減算した値を
代入する（ＳＴ１２１）。変数ＦＣ２に変数ＦＲ２２の
値からテンポラリ変数Ｔ１の値を減算した値を代入する
（ＳＴ１２２）。変数ＦＬ１２にパラメータＰＣの値と
変数ＦＣ２の値を加算した値を代入する（ＳＴ１２
３）。変数ＦＣ２に２５６を加算する（ＳＴ１２４）。
変数ＦＲ２２に変数ＦＲ２２の値に−１乗算した値を代
入する（ＳＴ１２５）。
御プロセッサ１００のローカルメモリ１０３上のテンポ
ラリ変数Ｔ１にＰＣの値とＰＣの値を乗算したものを代
入する（ＳＴ１１９）。ＳＩＭＤ制御プロセッサ１００
のローカルメモリ１０３上のテンポラリ変数Ｔ２に，Ｓ
ＩＭＤ制御プロセッサ１００のローカルメモリ１０３上
のテンポラリ変数Ｔ１の値とＰＣの値を乗算したものを
代入する（ＳＴ１２０）。変数ＦＲ２２にテンポラリ変
数Ｔ２の値からテンポラリ変数Ｔ１の値を減算した値を
代入する（ＳＴ１２１）。変数ＦＣ２に変数ＦＲ２２の
値からテンポラリ変数Ｔ１の値を減算した値を代入する
（ＳＴ１２２）。変数ＦＬ１２にパラメータＰＣの値と
変数ＦＣ２の値を加算した値を代入する（ＳＴ１２
３）。変数ＦＣ２に２５６を加算する（ＳＴ１２４）。
変数ＦＲ２２に変数ＦＲ２２の値に−１乗算した値を代
入する（ＳＴ１２５）。
【００５２】なお、ここでも、８ビット精度で説明して
いるため位相を表すＰＣは、２５６で１を意味する。つ
まり、ＰＣ＝２００の場合は、２００／２５６の位相で
ある。したがって、Ｔ１には、ＰＣの２乗、Ｔ２にはＰ
Ｃの３乗を計算しているが、それぞれ、小数点位置は、
ＰＣ１が、ＬＳＢから８ビット目と９ビット目の間、Ｔ
１が、ＬＳＢから１６ビット目と１７ビット目の間、Ｔ
２が、ＬＳＢから、２４ビット目と２５ビット目の間と
なる。ここでは、ＦＲ２２，ＦＣ２，ＦＬ１２も８ビッ
ト精度なので、ＦＣ２に２５６を加算しているところ
は、位相係数値という意味では１を加算していることに
なる。
いるため位相を表すＰＣは、２５６で１を意味する。つ
まり、ＰＣ＝２００の場合は、２００／２５６の位相で
ある。したがって、Ｔ１には、ＰＣの２乗、Ｔ２にはＰ
Ｃの３乗を計算しているが、それぞれ、小数点位置は、
ＰＣ１が、ＬＳＢから８ビット目と９ビット目の間、Ｔ
１が、ＬＳＢから１６ビット目と１７ビット目の間、Ｔ
２が、ＬＳＢから、２４ビット目と２５ビット目の間と
なる。ここでは、ＦＲ２２，ＦＣ２，ＦＬ１２も８ビッ
ト精度なので、ＦＣ２に２５６を加算しているところ
は、位相係数値という意味では１を加算していることに
なる。
【００５３】垂直ブランキング期間の第１相目、第２相
目共通の処理 そして、図７に示すように、ＳＩＭＤ制御プロセッサ１
００のローカルメモリ１０３上の変数ＦＬＡＧ１に、１
つ左のプロセッサエレメント１１０のローカルメモリ１
０３上の変数ＦＬＡＧ２の値と、ＳＫＩＰ１の値を加算
した結果のＬＳＢの値を代入し（ＳＴ１２６）、ＳＩＭ
Ｄ制御プロセッサ１００のローカルメモリ１０３上の変
数ＦＬＡＧ２に、プロセッサエレメント１１０のローカ
ルメモリ１０３上の変数ＦＬＡＧ１の値と、ＳＫＩＰ２
の値を加算した結果のＬＳＢの値を代入する（ＳＴ１２
７）という演算を、入力画像データの水平画素数の半分
以上の回数繰り返す（ＳＴ１２８）。
目共通の処理 そして、図７に示すように、ＳＩＭＤ制御プロセッサ１
００のローカルメモリ１０３上の変数ＦＬＡＧ１に、１
つ左のプロセッサエレメント１１０のローカルメモリ１
０３上の変数ＦＬＡＧ２の値と、ＳＫＩＰ１の値を加算
した結果のＬＳＢの値を代入し（ＳＴ１２６）、ＳＩＭ
Ｄ制御プロセッサ１００のローカルメモリ１０３上の変
数ＦＬＡＧ２に、プロセッサエレメント１１０のローカ
ルメモリ１０３上の変数ＦＬＡＧ１の値と、ＳＫＩＰ２
の値を加算した結果のＬＳＢの値を代入する（ＳＴ１２
７）という演算を、入力画像データの水平画素数の半分
以上の回数繰り返す（ＳＴ１２８）。
【００５４】次に、図８に示すように、変数ＦＬＡＧ１
が０の場合（ＳＴ１２９）、ＳＩＭＤ制御プロセッサ１
００の第１相データ用出力レジスタ１０５Ａ用のスキッ
プレジスタ１０６Ａに、ＳＫＩＰ１の値を代入し（ＳＴ
１３０）、変数ＦＬＡＧ１が１の場合（ＳＴ１２９）、
ＳＩＭＤ制御プロセッサ１００の第１相データ用出力レ
ジスタ１０５Ａ用のスキップレジスタ１０６Ａに、ＳＫ
ＩＰ２の値を代入する（ＳＴ１３１）。また、変数ＦＬ
ＡＧ１が０の場合（ＳＴ１３２）、ＳＩＭＤ制御プロセ
ッサ１００の第２相データ用出力レジスタ１０５Ｂ用の
スキップレジスタ１０６Ｂに、ＳＫＩＰ２の値を代入し
（ＳＴ１３３）、変数ＦＬＡＧ１が１の場合（ＳＴ１３
２）、ＳＩＭＤ制御プロセッサ１００の第２相データ用
出力レジスタ１０５Ｂ用のスキップレジスタ１０６Ｂ
に、ＳＫＩＰ１の値を代入する（ＳＴ１３４）。
が０の場合（ＳＴ１２９）、ＳＩＭＤ制御プロセッサ１
００の第１相データ用出力レジスタ１０５Ａ用のスキッ
プレジスタ１０６Ａに、ＳＫＩＰ１の値を代入し（ＳＴ
１３０）、変数ＦＬＡＧ１が１の場合（ＳＴ１２９）、
ＳＩＭＤ制御プロセッサ１００の第１相データ用出力レ
ジスタ１０５Ａ用のスキップレジスタ１０６Ａに、ＳＫ
ＩＰ２の値を代入する（ＳＴ１３１）。また、変数ＦＬ
ＡＧ１が０の場合（ＳＴ１３２）、ＳＩＭＤ制御プロセ
ッサ１００の第２相データ用出力レジスタ１０５Ｂ用の
スキップレジスタ１０６Ｂに、ＳＫＩＰ２の値を代入し
（ＳＴ１３３）、変数ＦＬＡＧ１が１の場合（ＳＴ１３
２）、ＳＩＭＤ制御プロセッサ１００の第２相データ用
出力レジスタ１０５Ｂ用のスキップレジスタ１０６Ｂ
に、ＳＫＩＰ１の値を代入する（ＳＴ１３４）。
【００５５】次に、図９に示すように、ＳＩＭＤ制御プ
ロセッサ１００の第１相データ用入力レジスタ１０２Ａ
用のスキップレジスタ１０１Ａに、０（スキップしな
い）を設定する（ＳＴ１３５）。同様に、ＳＩＭＤ制御
プロセッサ１００の第２相データ用入力レジスタ１０２
Ｂ用のスキップレジスタ１０１Ｂに、０（スキップしな
い）を設定する（ＳＴ１３６）。
ロセッサ１００の第１相データ用入力レジスタ１０２Ａ
用のスキップレジスタ１０１Ａに、０（スキップしな
い）を設定する（ＳＴ１３５）。同様に、ＳＩＭＤ制御
プロセッサ１００の第２相データ用入力レジスタ１０２
Ｂ用のスキップレジスタ１０１Ｂに、０（スキップしな
い）を設定する（ＳＴ１３６）。
【００５６】毎ラインの処理 水平ブランキング期間の処理 図１０に示すように、水平同期信号Ｈｓｙｎｃのブラン
キング期間に（ＳＴ１３７）、ＳＩＭＤ制御プロセッサ
１００の第１相データ用入力レジスタ１０２Ａの値を、
ＳＩＭＤ制御プロセッサ１００のローカルメモリ１０３
上の変数ＤＡＴＡ１に代入する（ＳＴ１３８）。同様
に、ＳＩＭＤ制御プロセッサ１００の第２相データ用入
力レジスタ１０２Ｂの値を、ＳＩＭＤ制御プロセッサ１
００のローカルメモリ１０３上の変数ＤＡＴＡ２に代入
する（ＳＴ１３９）。
キング期間に（ＳＴ１３７）、ＳＩＭＤ制御プロセッサ
１００の第１相データ用入力レジスタ１０２Ａの値を、
ＳＩＭＤ制御プロセッサ１００のローカルメモリ１０３
上の変数ＤＡＴＡ１に代入する（ＳＴ１３８）。同様
に、ＳＩＭＤ制御プロセッサ１００の第２相データ用入
力レジスタ１０２Ｂの値を、ＳＩＭＤ制御プロセッサ１
００のローカルメモリ１０３上の変数ＤＡＴＡ２に代入
する（ＳＴ１３９）。
【００５７】次に、図１１に示すように、変数ＦＬＡＧ
１が０の場合（ＳＴ１４０）、ＳＩＭＤ制御プロセッサ
１００の第１相データ用出力レジスタ１０５Ａに、ＳＩ
ＭＤ制御プロセッサ１００のローカルメモリ１０３上の
変数ＲＥＳ１の値を代入し（ＳＴ１４１）、さらに、Ｓ
ＩＭＤ制御プロセッサ１００の第２相データ用出力レジ
スタ１０５Ｂに、ＳＩＭＤ制御プロセッサ１００のロー
カルメモリ１０３上の変数ＲＥＳ２の値を代入する（Ｓ
Ｔ１４２）。一方、ステップＳＴ１４０において、変数
ＦＬＡＧ１が１の場合、ＳＩＭＤ制御プロセッサ１００
の第１相データ用出力レジスタ１０５Ａに、ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上の変数Ｒ
ＥＳ２の値を代入する（ＳＴ１４４）。さらに、変数Ｆ
ＬＡＧ１が１の場合、ＳＩＭＤ制御プロセッサ１００の
第２相データ用出力レジスタ１０５Ｂに、ＳＩＭＤ制御
プロセッサ１００のローカルメモリ１０３上の変数ＲＥ
Ｓ１の値を代入する（ＳＴ１４４）。
１が０の場合（ＳＴ１４０）、ＳＩＭＤ制御プロセッサ
１００の第１相データ用出力レジスタ１０５Ａに、ＳＩ
ＭＤ制御プロセッサ１００のローカルメモリ１０３上の
変数ＲＥＳ１の値を代入し（ＳＴ１４１）、さらに、Ｓ
ＩＭＤ制御プロセッサ１００の第２相データ用出力レジ
スタ１０５Ｂに、ＳＩＭＤ制御プロセッサ１００のロー
カルメモリ１０３上の変数ＲＥＳ２の値を代入する（Ｓ
Ｔ１４２）。一方、ステップＳＴ１４０において、変数
ＦＬＡＧ１が１の場合、ＳＩＭＤ制御プロセッサ１００
の第１相データ用出力レジスタ１０５Ａに、ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上の変数Ｒ
ＥＳ２の値を代入する（ＳＴ１４４）。さらに、変数Ｆ
ＬＡＧ１が１の場合、ＳＩＭＤ制御プロセッサ１００の
第２相データ用出力レジスタ１０５Ｂに、ＳＩＭＤ制御
プロセッサ１００のローカルメモリ１０３上の変数ＲＥ
Ｓ１の値を代入する（ＳＴ１４４）。
【００５８】水平ブランキング期間の処理後の処理 （近傍画素の取り込みＤＣ）図１２に示すように、ＳＩ
ＭＤ制御プロセッサ１００のローカルメモリ１０３上の
変数ＤＣ１にＤＡＴＡ１の値を代入する（ＳＴ１４
５）。ＳＩＭＤ制御プロセッサ１００のローカルメモリ
１０３上の変数ＤＣ２にＤＡＴＡ２の値を代入する（Ｓ
Ｔ１４６）。
ＭＤ制御プロセッサ１００のローカルメモリ１０３上の
変数ＤＣ１にＤＡＴＡ１の値を代入する（ＳＴ１４
５）。ＳＩＭＤ制御プロセッサ１００のローカルメモリ
１０３上の変数ＤＣ２にＤＡＴＡ２の値を代入する（Ｓ
Ｔ１４６）。
【００５９】（近傍画素の取り込みＤＬ１）ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上の変数Ｄ
Ｌ１１に１つ左のプロセッサエレメント１１０のＤＣ２
の値を代入する（ＳＴ１４７）。ＳＩＭＤ制御プロセッ
サ１００のローカルメモリ１０３上の変数ＤＬ１２にＤ
Ｃ１の値を代入する（ＳＴ１４８）。
御プロセッサ１００のローカルメモリ１０３上の変数Ｄ
Ｌ１１に１つ左のプロセッサエレメント１１０のＤＣ２
の値を代入する（ＳＴ１４７）。ＳＩＭＤ制御プロセッ
サ１００のローカルメモリ１０３上の変数ＤＬ１２にＤ
Ｃ１の値を代入する（ＳＴ１４８）。
【００６０】（近傍画素の取り込みＤＲ１）ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上の変数Ｄ
Ｒ１１にＤＡＴＡ２の値を代入する（ＳＴ１４９）。Ｓ
ＩＭＤ制御プロセッサ１００のローカルメモリ１０３上
の変数ＤＲ１２に１つ右のプロセッサエレメント１１０
のＤＡＴＡ１の値を代入する（ＳＴ１５０）。
御プロセッサ１００のローカルメモリ１０３上の変数Ｄ
Ｒ１１にＤＡＴＡ２の値を代入する（ＳＴ１４９）。Ｓ
ＩＭＤ制御プロセッサ１００のローカルメモリ１０３上
の変数ＤＲ１２に１つ右のプロセッサエレメント１１０
のＤＡＴＡ１の値を代入する（ＳＴ１５０）。
【００６１】（近傍画素の取り込みＤＲ２）ＳＩＭＤ制
御プロセッサ１００のローカルメモリ１０３上の変数Ｄ
Ｒ２１にＤＲ１２の値を代入する（ＳＴ１５１）。ＳＩ
ＭＤ制御プロセッサ１００のローカルメモリ１０３上の
変数ＤＲ２２に１つ右のプロセッサエレメント１１０の
ＤＲ１１の値を代入する（ＳＴ１５２）。
御プロセッサ１００のローカルメモリ１０３上の変数Ｄ
Ｒ２１にＤＲ１２の値を代入する（ＳＴ１５１）。ＳＩ
ＭＤ制御プロセッサ１００のローカルメモリ１０３上の
変数ＤＲ２２に１つ右のプロセッサエレメント１１０の
ＤＲ１１の値を代入する（ＳＴ１５２）。
【００６２】次に、図１３に示すように、ＦＣ１×ＤＣ
１＋ＦＲ１１×ＤＲ１１−ＦＬ１１×ＤＬ１１−ＦＲ２
１×ＤＲ２１を演算し、そのプロセッサエレメント１１
０の第１相データの演算結果（ＲＥＳ１）とする（ＳＴ
１５３）。ＦＣ２×ＤＣ２＋ＦＲ１２×ＤＲ１２−ＦＬ
１２×ＤＬ１２−ＦＲ２２×ＤＲ２２を演算し、そのプ
ロセッサエレメント１１０の第２相データの演算結果
（ＲＥＳ２）とする（ＳＴ１５４）。
１＋ＦＲ１１×ＤＲ１１−ＦＬ１１×ＤＬ１１−ＦＲ２
１×ＤＲ２１を演算し、そのプロセッサエレメント１１
０の第１相データの演算結果（ＲＥＳ１）とする（ＳＴ
１５３）。ＦＣ２×ＤＣ２＋ＦＲ１２×ＤＲ１２−ＦＬ
１２×ＤＬ１２−ＦＲ２２×ＤＲ２２を演算し、そのプ
ロセッサエレメント１１０の第２相データの演算結果
（ＲＥＳ２）とする（ＳＴ１５４）。
【００６３】なお、ＦＲ１１、ＦＲ１２に関しては、次
に関係を求める。
に関係を求める。
【００６４】
【数１】ＦＣ１＋ＦＲ１１−ＦＬ１１−ＦＲ２１＝１
【００６５】
【数２】ＦＣ２＋ＦＲ１２−ＦＬ１２−ＦＲ２２＝１
【００６６】ＲＥＳ１が２５５より大きい場合は、２５
５にクリッピングする。ＲＥＳ１が０より小さい場合
は、０にクリッピングする（ＳＴ１５４〜ＳＴ１５
９）。ＲＥＳ２が２５５より大きい場合は、２５５にク
リッピングする。ＲＥＳ２が０より小さい場合は、０に
クリッピングする（ＳＴ１６０〜ＳＴ１６６）。
５にクリッピングする。ＲＥＳ１が０より小さい場合
は、０にクリッピングする（ＳＴ１５４〜ＳＴ１５
９）。ＲＥＳ２が２５５より大きい場合は、２５５にク
リッピングする。ＲＥＳ２が０より小さい場合は、０に
クリッピングする（ＳＴ１６０〜ＳＴ１６６）。
【００６７】そして、次の水平帰線気期間に、出力レジ
スタ１０５に演算結果の値を転送する。
スタ１０５に演算結果の値を転送する。
【００６８】以上説明したように、本実施形態によれ
ば、プロセッサエレメント１１０を１次元的に多並列に
したＳＩＭＤ制御プロセッサ１００において、入力デー
タをスキップする機能を有する入力部（入力レジスタ）
を少なくとも１系統設け、かつ、出力データをスキップ
する機能を有する出力部（出力レジスタ）を２系統設
け、第１系統の出力部のスキップと第２系統の出力部の
スキップを独立に制御して、第１系統の出力部からは第
１相データを出力し、第２系統の出力部からは第２相デ
ータを出力するようにしたので、プロセッサは、データ
を並べなおす処理が不要となり、その結果、２相化され
たデータの画素数変換を効率良く行うことができる利点
がある。
ば、プロセッサエレメント１１０を１次元的に多並列に
したＳＩＭＤ制御プロセッサ１００において、入力デー
タをスキップする機能を有する入力部（入力レジスタ）
を少なくとも１系統設け、かつ、出力データをスキップ
する機能を有する出力部（出力レジスタ）を２系統設
け、第１系統の出力部のスキップと第２系統の出力部の
スキップを独立に制御して、第１系統の出力部からは第
１相データを出力し、第２系統の出力部からは第２相デ
ータを出力するようにしたので、プロセッサは、データ
を並べなおす処理が不要となり、その結果、２相化され
たデータの画素数変換を効率良く行うことができる利点
がある。
【００６９】
【発明の効果】本発明によれば、１相データが２相化さ
れたデータの画素数変換を効率良く行うことができる利
点がある。
れたデータの画素数変換を効率良く行うことができる利
点がある。
【図１】本発明に係る画像処理装置の一実施形態を示す
システムブロック図である。
システムブロック図である。
【図２】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるナンバーリングデータを保持する場合を説明するた
めの図である。
けるナンバーリングデータを保持する場合を説明するた
めの図である。
【図３】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図４】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図５】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図６】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図７】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図８】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図９】本実施形態に係るＳＩＭＤ制御プロセッサにお
けるデータ処理を説明するためのフローチャートであ
る。
けるデータ処理を説明するためのフローチャートであ
る。
【図１０】本実施形態に係るＳＩＭＤ制御プロセッサに
おけるデータ処理を説明するためのフローチャートであ
る。
おけるデータ処理を説明するためのフローチャートであ
る。
【図１１】本実施形態に係るＳＩＭＤ制御プロセッサに
おけるデータ処理を説明するためのフローチャートであ
る。
おけるデータ処理を説明するためのフローチャートであ
る。
【図１２】本実施形態に係るＳＩＭＤ制御プロセッサに
おけるデータ処理を説明するためのフローチャートであ
る。
おけるデータ処理を説明するためのフローチャートであ
る。
【図１３】本実施形態に係るＳＩＭＤ制御プロセッサに
おけるデータ処理を説明するためのフローチャートであ
る。
おけるデータ処理を説明するためのフローチャートであ
る。
【図１４】１相データが２相化されたデータを説明する
ための図である。
ための図である。
１００…ＳＩＭＤ制御プロセッサ、１０１…入力ポイン
タ（入力スキップレジスタ）、１０２…入力ＳＡＭ部
（入力レジスタ）、１０３…データメモリ部（ローカル
メモリ）、１０４…ＡＬＵアレイ部、１０５…出力ＳＡ
Ｍ部（出力レジスタ）、１０５Ａ…第１相データ用出力
レジスタ、１０５Ｂ…第２相データ用出力レジスタ、１
０６…出力ポインタ（出力スキップレジスタ）、１０６
Ａ…第１相データ用出力スキップレジスタ、１０６Ｂ…
第２相データ用出力スキップレジスタ，１０７…プログ
ラム制御部、１１０…プロセッサエレメント（要素プロ
セッサ）。
タ（入力スキップレジスタ）、１０２…入力ＳＡＭ部
（入力レジスタ）、１０３…データメモリ部（ローカル
メモリ）、１０４…ＡＬＵアレイ部、１０５…出力ＳＡ
Ｍ部（出力レジスタ）、１０５Ａ…第１相データ用出力
レジスタ、１０５Ｂ…第２相データ用出力レジスタ、１
０６…出力ポインタ（出力スキップレジスタ）、１０６
Ａ…第１相データ用出力スキップレジスタ、１０６Ｂ…
第２相データ用出力スキップレジスタ，１０７…プログ
ラム制御部、１１０…プロセッサエレメント（要素プロ
セッサ）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C021 PA79 PA82 PA84 PA87 PA88 YB04 YC11 YC13 ZA00 ZA01 5C058 AA06 BA35 BB25 5C068 AA05 KA20 LA01 5C080 BB05 DD22 EE17 JJ02 JJ05 JJ07
Claims (12)
- 【請求項１】 ２相化された第１相データおよび第２相
データを処理する画像処理装置であって、 要素プロセッサが１次元的に多並列に配置され、出力デ
ータをスキップする機能を有する出力部を２系統有し、
第１系統の出力部のスキップと第２系統の出力部のスキ
ップを制御して、第１系統の出力部から上記第１相デー
タを出力し、第２系統の出力部から上記第２相データを
出力する処理手段を有する画像処理装置。 - 【請求項２】 上記処理手段は、上記第１系統の出力部
のデータスキップ位置と上記第２系統の出力部のデータ
スキップ位置を独立に制御する請求項１記載の画像処理
装置。 - 【請求項３】 上記処理手段は、出力データをスキップ
する機能を有する出力部を少なくとも１系統有する請求
項１記載の画像処理装置。 - 【請求項４】 上記処理手段は、出力データをスキップ
する機能を有する出力部を少なくとも１系統有する請求
項２記載の画像処理装置。 - 【請求項５】 上記処理手段は、要素プロセッサを１次
元的に多並列にしたＳＩＭＤ制御プロセッサである請求
項１記載の画像処理装置。 - 【請求項６】 上記処理手段は、要素プロセッサを１次
元的に多並列にしたＳＩＭＤ制御プロセッサである請求
項２記載の画像処理装置。 - 【請求項７】 上記処理手段は、要素プロセッサを１次
元的に多並列にしたＳＩＭＤ制御プロセッサである請求
項３記載の画像処理装置。 - 【請求項８】 上記処理手段は、要素プロセッサを１次
元的に多並列にしたＳＩＭＤ制御プロセッサである請求
項４記載の画像処理装置。 - 【請求項９】 上記要素プロセッサを１次元的に多並列
にしたＳＩＭＤ制御プロセッサは、ビット処理である請
求項５記載の画像処理装置。 - 【請求項１０】 上記要素プロセッサを１次元的に多並
列にしたＳＩＭＤ制御プロセッサは、ビット処理である
請求項６記載の画像処理装置。 - 【請求項１１】 上記要素プロセッサを１次元的に多並
列にしたＳＩＭＤ制御プロセッサは、ビット処理である
請求項７記載の画像処理装置。 - 【請求項１２】 上記要素プロセッサを１次元的に多並
列にしたＳＩＭＤ制御プロセッサは、ビット処理である
請求項８記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164716A JP2001343927A (ja) | 2000-05-30 | 2000-05-30 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000164716A JP2001343927A (ja) | 2000-05-30 | 2000-05-30 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001343927A true JP2001343927A (ja) | 2001-12-14 |
Family
ID=18668298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000164716A Pending JP2001343927A (ja) | 2000-05-30 | 2000-05-30 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001343927A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007215156A (ja) * | 2005-11-04 | 2007-08-23 | Nvidia Corp | 複数のグラフィックス処理装置を用いたビデオ処理 |
| US7768517B2 (en) | 2006-02-21 | 2010-08-03 | Nvidia Corporation | Asymmetric multi-GPU processing |
| WO2011093017A1 (ja) * | 2010-01-27 | 2011-08-04 | パナソニック株式会社 | パネル制御装置及びパネル制御システム |
-
2000
- 2000-05-30 JP JP2000164716A patent/JP2001343927A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007215156A (ja) * | 2005-11-04 | 2007-08-23 | Nvidia Corp | 複数のグラフィックス処理装置を用いたビデオ処理 |
| US7821517B2 (en) | 2005-11-04 | 2010-10-26 | Nvidia Corporation | Video processing with multiple graphical processing units |
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| US7768517B2 (en) | 2006-02-21 | 2010-08-03 | Nvidia Corporation | Asymmetric multi-GPU processing |
| WO2011093017A1 (ja) * | 2010-01-27 | 2011-08-04 | パナソニック株式会社 | パネル制御装置及びパネル制御システム |
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| JP5834181B2 (ja) * | 2010-01-27 | 2015-12-16 | パナソニックＩｐマネジメント株式会社 | パネル制御装置及びパネル制御システム |
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