JPH0520172A

JPH0520172A - 多値画像データ形式変換装置

Info

Publication number: JPH0520172A
Application number: JP3169864A
Authority: JP
Inventors: Chika Onodera; 千香小野寺; Satoru Takayama; 哲高山; Shigeo Shimazaki; 成夫島崎; Hiroshi Uranaka; 洋浦中; Akio Uesugi; 明夫上杉; Noriko Tanaka; 則子田中; Hisashi Takayama; 久高山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-07-10
Filing date: 1991-07-10
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】各種画像処理機器で扱われる多値画像データ
形式の変換に関するもので、従来のシフト制御、ＡＮＤ
演算、ＯＲ演算による多値画像データ形式の変換処理の
処理速度の低下、及び複雑化を解決し、簡易で高速な多
値画像データ形式変換装置を提供することを目的とす
る。【構成】ワード単位の多値画像データに対して、１画
素を構成するビット数を用いてシフタ１０６でシフト制
御を施し、直交ＲＡＭ１０８の行に画素単位でデータを
出力し、直交ＲＡＭ１０８から列単位でデータを読み出
すことにより、又は直交ＲＡＭ１０８の列にワード単位
で多値画像データを書き込み、シフタ１０６で行単位に
読み出し、シフト制御を施し１ワードにまとめることで
高速かつ簡易な多値画像データ形式の変換を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多値画像データ形式の
変換装置に関するものである。

【０００２】

【従来の技術】最近、ワークステーションや光ファイリ
ングシステムなどの情報処理機器において、多値画像の
処理を行なうことが可能なシステムが増えている。多値
画像とは、１画素を複数ビットで表現している画像デー
タのことであるが、そのデータ形式は処理を行なうハー
ドウェアに依存して様々である。

【０００３】例えば多値画像は、図３の（ａ）、（ｂ）
で示される２種類のデータ形式で扱われる。図３
（ａ）、（ｂ）は、多値画像が格納される際のデータ形
式を示した図である。以下、説明を簡単にするために、
１画素は２ビット、１ワードは４ビットで構成され、１
ワードのビット番号は左から０、１、２、３とつけられ
ているものとする。

【０００４】図３の（ａ）において、４０１ａは記憶装
置である。４０１ａに格納されている多値画像データの
形式は、ａx、ｂx（xは任意の整数）の２ビットで１画
素を構成し、連続するアドレスＡ、Ａ＋１、Ａ＋２、Ａ
＋３に画素単位に順次格納されている。以下、図３
（ａ）のように、となりあう各画素が画素単位で連続し
てアドレスに格納されているデータ形式をピクセルプレ
ーンと呼ぶ。

【０００５】図３の（ｂ）において、４０１ｂは記憶装
置である。４０１ｂに格納されている多値画像データの
形式は、多値画像の各画素の第０ビット目であるビット
データａxを連続するアドレスＡ’、Ａ’＋１に順次格
納し、各画素の第１ビット目であるビットデータｂxを
連続するアドレスＡ”、Ａ”＋１に順次格納するという
形式になっている。以下、図３（ｂ）のように、各画素
の同じビット位置に存在するビットデータが連続して格
納されているデータ形式をビットプレーンと呼ぶ。

【０００６】このいずれのデータ形式を扱うかは、前記
述べたように、処理を行なうハードウエアに依存してい
るため、多値画像を扱うシステムでは、この多値画像デ
ータ形式の変換処理を高速に行なう必要がある。

【０００７】従来の多値画像データ変換装置の処理は、
以下に示す４つの処理から構成される。（処理１）処理を施すデータを１ワード読み込み、処理
対象ビット位置が書き込みビット位置になるようにシフ
ト制御を行なう。（処理２）処理１で生成したデータに対し、処理対象と
なるビット以外を０クリアするようなＡＮＤ演算を行な
う。（処理３）処理１、２を繰り返し行なうことによって得
られるデータに対し、順次ＯＲ演算を行なう。（処理４）処理３の操作によって得られるデータが１ワ
ードになった時点で、書き込みアドレスにデータを書き
込む。

【０００８】以下、図３、図４を用いてピクセルプレー
ンをビットプレーンに変換する従来方式の具体的な説明
をまず行なう。

【０００９】図４は、図３（ａ）のピクセルプレーンの
データに前記処理１〜３を施した時の処理結果を示す図
である。尚、図４で用いている記号Ｕは、不定の値を意
味するものとする。

【００１０】処理の開始ワードである図３（ａ）のアド
レスＡで示される１ワードのデータに対し、処理対象ビ
ットをａ０として、処理１の操作を施す。その結果が図
４の（イ）に示すデータである。続いて、前記（イ）の
結果データに処理２の操作を施す。その結果が図４
（ロ）に示すデータである。次に処理対象ビットをａ１
に変更し、前記アドレスＡで示されるデータに対し、同
様に処理１、２の操作を施す。結果データは、図４
（ハ）が処理１の結果、図４（ニ）が処理２の結果であ
る。この前記結果データである図４（ロ）、（ニ）のデ
ータに処理３の操作を施した結果が図４（ホ）である。
次に図３（ａ）のアドレスＡ＋１で示される１ワードの
データに対し、処理対象ビットをａ２に変更し、処理
１、２の操作を施す。結果データは、図４（ヘ）が処理
１の結果、図４（ト）が処理２の結果である。この前記
結果データである図４（ホ）、（ト）のデータに処理３
の操作を施した結果が図４（チ）である。続いて、処理
対象ビットをａ３に変更し、前記アドレスＡ＋１で示さ
れるデータに対し、同様に処理１、２の操作を施す。結
果データは、図４（リ）が処理１の結果、図４（ヌ）が
処理２の結果である。この前記結果データである図４
（チ）、（ヌ）のデータに処理３の操作を施した結果が
図４（ル）である。ここで、１ワードの結果データ
（ル）が得られたので、書き込みアドレスＡ’に処理４
の操作を施す。以下、同様にＡ、Ａ＋１、Ａ＋２、Ａ＋
３で示される各１ワードのデータ対して、処理１〜３の
操作を繰り返し行ない、且つ、処理３の操作を施した結
果が１ワードになった時点で処理４の操作を施すことに
より、図３の（ｂ）のビットプレーンデータを生成する
ことができる。

【００１１】次に、図３、図５を用いてビットプレーン
をピクセルプレーンにデータ変換する従来装置の具体的
な説明を行なう。

【００１２】図５は、図３（ｂ）のデータに前記処理１
〜３を施した時の処理結果を示す図である。

【００１３】処理開始ワードである図３の（ｂ）のアド
レスＡ’で示される１ワードのデータに対し、処理対象
ビットをａ０とし、処理１の操作を施す。その結果が図
５の（イ）に示すデータである。続いて、前記（イ）の
結果データに処理２の操作を施す。その結果が図５
（ロ）に示すデータである。次に前記ビットプレーンの
アドレスＡ”で示される１ワードのデータに対し、処理
対象ビットをｂ０に変更して、同様に処理１、２の操作
を施す。結果データは、図５の（ハ）が処理１の結果、
図５（ニ）が処理２の結果である。この前記結果データ
である（ロ）、（ニ）のデータに処理３の操作を施した
結果が、図５（ホ）である。再び、前記ビットプレーン
のアドレスＡ’に格納される１ワードのデータを読み出
し、処理対象ビットをａ１に変更して、同様に処理１、
２の操作を施す。結果データは、図５の（ヘ）が処理１
の結果、図５（ト）が処理２の結果である。この前記結
果データである（ホ）、（ト）のデータに処理３の操作
を施した結果が、図５（チ）である。次に再度、前記ビ
ットプレーンのアドレスＡ”で示される１ワードのデー
タに対し、処理対象ビットをｂ１に変更して、同様に処
理１、２の操作を施す。結果データは、図５の（リ）が
処理１の結果、図５（ヌ）が処理２の結果である。この
前記結果データである（チ）、（ヌ）のデータに処理３
の操作を施した結果が、図５（ル）である。ここで、１
ワードの結果データ（ル）が得られたので、書き込みア
ドレスＡに対して、処理４の操作を施す。以下、同様に
アドレスＡ’、Ａ'＋１、Ａ”、Ａ"＋１で示される各１
ワードのデータ対して、処理１〜３の操作を繰り返し行
ない、且つ、処理３の操作を施した結果データが１ワー
ドになった時点で、処理４の操作を行なうことにより、
図３の（ａ）のピクセルプレーンデータを生成すること
ができる。

【００１４】上記のように、従来は多値画像データの形
式変換をシフト処理、ＡＮＤ演算、ＯＲ演算を使って行
なっており、またこの処理を汎用プロセッサによって実
現していた。

【００１５】

【発明が解決しようとする課題】しかし、上記のような
従来の変換装置では、シフト処理、ＡＮＤ演算、ＯＲ演
算の３つの処理を必要とするだけでなく、データ処理に
おいても１ビット単位でしか処理することができなかっ
た。さらに、この処理を汎用プロセッサによって行なっ
ていたため、処理速度が非常に遅くなるという問題があ
った。

【００１６】本発明は、従来の技術の以上のような問題
を解決するものであり、多値画像データ形式変換処理を
高速に行なうことを目的とするものである。

【００１７】

【課題を解決するための手段】本発明は、画素単位また
はワード単位で画像データを入力し、ワード単位の画像
データに対し１画素を構成するビット数に基づきシフト
制御を行い、ワード単位または画素単位でデータを出力
するシフト処理手段と、１ビットの情報が記憶可能なメ
モリセルをｎ行（ｎは１ワードのビット数）×ｍ列（ｍ
は１画素のビット数）に配置した、画素単位及び列単位
に読み書きを行う前記シフト処理手段と画素単位のデー
タ線で連結された画像格納手段（この画像格納手段を以
下、直交ＲＡＭと称す）と、前記シフト処理手段と前記
画像格納手段の入出力を制御する制御手段を具備するこ
とにより、上記目的を達成するものである。

【００１８】

【作用】本発明は上記構成によって、入力されたワード
単位のピクセルプレーン形式の多値画像データに対し
て、１画素を構成するビット数を用いてシフト制御を施
し、画素単位にデータを順次出力し、その出力データを
直交ＲＡＭが行単位に順次書き込みを行い、列単位に読
み出すことによって、ワード単位のビットプレーン形式
の多値画像データを生成でき、かつ、ビットプレーン形
式の多値画像データを直交ＲＡＭが１ワードずつ列単位
に書き込みを行い、行単位に読み出すことによって、ピ
クセルプレーン形式の多値画像データの各画素を生成
し、その画素データを入力として、１画素を構成するビ
ット数を用いてシフト制御を施し、１ワードのピクセル
プレーンデータを順次出力することによって、高速かつ
簡易な多値画像データ形式変換を可能にしたものであ
る。

【００１９】

【実施例】以下、本発明の多値画像データ形式変換方式
について、図面を用いて説明する。

【００２０】図１は本発明の多値画像データ形式変換装
置の１実施例を示す回路図であり、１ワードが４ビッ
ト、１画素が２ビットの多値画像データを処理する回路
図である。図２は前記１実施例の装置に具備されている
直交ＲＡＭの動作を詳しく説明するための図である。

【００２１】図１において、１はシフト処理部、２は画
像格納部であり、１０１は本実施例の回路全体の制御を
行なう制御部である。１０２、１０３は、ピクセルプレ
ーンをビットプレーンに変換する処理（この処理を以
下、変換処理Ａと称す）を行なう場合には、画像メモリ
から読み込んできたデータが格納され、ビットプレーン
をピクセルプレーンに変換する処理（この処理を以下、
変換処理Ｂと称す）を行なう場合には、シフタ１０６の
出力データが格納される１ワードのレジスタである。１
０４は、シフタ１０６のシフト量を計算するシフト量制
御部で、シフタの１回の起動毎に（数１）の処理を行な
い、シフトカウントレジスタ１０５に（数１）のＲの値
を格納する。

【００２２】

【数１】

【００２３】１０６は、変換処理Ａを行なう場合には、
レジスタ１０２、１０３のデータを入力とし、シフトカ
ウントレジスタ１０５で設定された値だけシフトを行な
い、レジスタ１０７にデータを出力するという動作を
し、変換処理Ｂを行なう場合には、レジスタ１０７のデ
ータを入力とし、シフトカウントレジスタ１０５で設定
された値だけシフトを行ない、レジスタ１０２にデータ
を出力するという動作を行うシフタである。１０７は、
変換処理Ａを行なう場合には、シフタ１０６の出力デー
タの上位２ビットが格納され、変換処理Ｂを行なう場合
には、直交ＲＡＭ１０８の出力データが格納される２ビ
ットのレジスタである。１０８は、１ビットの情報が記
憶可能なメモリセルを４行×２列に配置している直交Ｒ
ＡＭであり、１行、又は１列単位にメモリセルを選択す
ることができ、かつ、１行、又は１列単位に選択された
全メモリに対して読み書きができるものである。尚、変
換処理Ａを行う場合には、１０７のデータを順次書き込
みし、読み出しは画像メモリ１１１に対して順次行い、
変換処理Ｂを行う場合には、画像メモリ１１１のデータ
を順次書き込みし、読み出しはレジスタ１０７に対して
順次行う。

【００２４】１０９は直交ＲＡＭ１０８にデータを読み
書きする行を指示する行制御部で、１１０は直交ＲＡＭ
１０８のデータを読み書きする列を指示する列制御部で
ある。１１１は多値画像データを格納する画像メモリ
である。１１２ａ〜１１２ｊはデータ線であり、その
内、データ線１１２ｄ、１１２ｅは、２ビットの情報し
か送れないデータ線である。１１３は制御部１０１から
の制御信号を送る信号線である。

【００２５】図２は、前記直交ＲＡＭ１０８であり、図
に示すように４行×２列にメモリセルが配置されてい
る。この直交ＲＡＭにおいて、データを行単位に読み書
きする時にはＣ１、Ｃ２、Ｃ３、Ｃ４の順番に読み書き
され、列単位に読み書きする時には、Ｒ１、Ｒ２の順番
で読み書きされる。

【００２６】上記のように構成された多値画像データ形
式変換装置の詳しい動作を図３を用いて説明する。尚、
図３中の（ａ）、（ｂ）に示される多値画像データは、
従来例と同じ設定である。

【００２７】まずは、図３の（ａ）、（ｂ）のデータに
対し、変換処理Ａを行なう場合の本発明の回路動作を説
明する。また、前記（ａ）の示すピクセルプレーンは画
像メモリ１１１に格納されているのもとする。

【００２８】まず、制御部１０１は、信号線１１３、シ
フト量制御部１０４、データ線１１２ｇを介して、シフ
トカウントレジスタ１０５に初期値０を格納し、行制御
部１０９に図２の直交ＲＡＭのＣ１の行を指示するよう
に制御する。次に、制御部１０１は、画像メモリ１１１
から、前記（ａ）のアドレスＡに格納されている１ワー
ドのデータを読み出し、データ線１１２ａ、レジスタ１
０３、及びデータ線１１２ｂを介して、レジスタ１０２
に格納し、続いて画像メモリ１１１から、前記（ａ）の
Ａ＋１に格納されている１ワードのデータを読み出し、
データ線１１２ａを介して、レジスタ１０３に格納す
る。その後、制御部１０１はシフタ１０６、直交ＲＡＭ
１０８に起動をかける。シフタ１０６は起動がかけられ
るとレジスタ１０２、１０３のデータをそれぞれデータ
線１１２ｃ、１１２ｂを介して入力し、シフトカウント
レジスタ１０５の値である０左シフトを行ない、シフト
後のデータの上位２ビットの値であるａ０、ｂ０をデー
タ線１１２ｄを介してレジスタ１０７に格納する。直交
ＲＡＭ１０６は、レジスタ１０７にデータが格納される
と、データ線１１２ｅを介して、レジスタ１０７のデー
タａ０、ｂ０をＣ１の行に書き込む。その後、シフト量
制御部１０４は、（数１）の計算式に従って次のシフト
量である２を算出し、シフトカウントレジスタ１０５に
格納する。処理制御部１０１は、行制御部１０９にＣ２
の行を指示するように制御し、再びシフタ１０６、直交
ＲＡＭ１０８に起動をかける。シフタ１０６、直交ＲＡ
Ｍ１０８は上記と同様の動作を行ない、ａ１、ｂ１の２
ビットのデータを直交ＲＡＭ１０８のＣ２の行に書き込
む。以下、同様の処理を直交ＲＡＭ１０８のＣ４の行に
ａ３、ｂ３の２ビットのデータが書き込まれるまで繰り
返す。処理制御部１０１は、Ｃ４の行にデータが書き込
まれると、列制御部１１０にＲ１の列を指示するように
制御し、再び直交ＲＡＭ１０８に起動をかけてＲ１の列
のデータａ０、ａ１、ａ２、ａ３を読み出させ、データ
線１１２ｆを介して、画像メモリ１１１のアドレスＡ’
にデータを格納する。続いて、列制御部１１０をＲ２の
列を指示するように制御し、同様に直交ＲＡＭにＲ２の
列のデータｂ０、ｂ１、ｂ２、ｂ３を読み出させ、デー
タ線１１２ｆを介して画像メモリ１１１のアドレスＡ”
にデータを格納させる。その後、処理制御部１０１はシ
フト量制御部１０４のＲの値、及びシフトカウントレジ
スタを０クリアし、行制御部１０９に再びＣ１を指示す
るように制御する。そして、画像メモリ１１１からアド
レスＡ＋２、Ａ＋３のデータを読みだし、前記と同様に
レジスタ１０２、１０３にそれぞれ格納し、以下、上記
と同様の動作を繰り返させることによって、図３（ｂ）
のビットプレーンデータを生成することができる。

【００２９】また、本発明の１実施例の装置において、
画像メモリ１１１に図３（ｂ）のビットプレーンが格納
されているものとして、上記に説明した動作と逆の処理
を行なうことにより、図３の（ｂ）のビットプレーンを
（ａ）のピクセルプレーンに変換できる。その説明は冗
長となるので省略する。

【００３０】

【発明の効果】以上のように本発明は、１画素を構成す
るビット数に基づいてシフト制御を行なうシフト手段
と、列、及び行単位に読み書き可能な直交ＲＡＭを設け
ることにより、ワード単位に多値画像データを扱うこと
が可能なため、高速かつ簡易な多値画像データ形式の変
換を行なうことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における多値画像データ
形式変換装置を示すブロック図

【図２】第１の実施例における直交ＲＡＭを示す図

【図３】（ａ）従来例と本発明の第１の実施例における
ピクセルプレーンの説明図（ｂ）従来例と本発明の第１の実施例におけるビットプ
レーンの説明図

【図４】図４のピクセルプレーンに従来例における処理
１〜３の操作を施した時の結果データを示すデータ図

【図５】図４のビットプレーンに従来例における処理１
〜３の操作を施した時の結果データを示すデータ図

【符号の説明】

１シフト処理部２画像格納部１０１制御部１０２レジスタ１０３レジスタ１０４シフト量制御部１０５シフトカウントレジスタ１０６シフタ１０７レジスタ１０８直交ＲＡＭ１０９行制御部１１０列制御部１１１画像メモリ１１２ａデータ線１１２ｂデータ線１１２ｃデータ線１１２ｅデータ線１１２ｆデータ線１１２ｇデータ線１１２ｈデータ線１１２ｉデータ線１１２ｊデータ線１１３信号線４０１ａ記憶装置４０１ｂ記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者浦中洋大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者上杉明夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者田中則子大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者高山久大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】ワード単位のデータ線と画素単位のデー
タ線を有しワード単位又は画素単位の画像データに対し
１画素を構成するビット数に基づきシフト制御を行うシ
フト処理手段と、ワード単位のデータ線を有し前記シフ
ト処理手段と画素単位のデータ線を介して接続されたｎ
行（ｎは１ワードのビット数）×ｍ列（ｍは１画素のビ
ット数）のメモリセルから成る行単位及び列単位の読み
書きを行う画像格納手段と、前記シフト処理手段と前記
画像格納手段の入出力を制御する制御手段とからなる多
値画像データ形式変換装置。
【請求項２】制御手段の制御によってシフト処理手段
がワード単位で画像データを入力し、画像格納手段へ画
素単位で出力をするごとく構成された請求項１記載の多
値画像データ形式変換装置。
【請求項３】制御手段の制御によって画像格納手段に
ワード単位で画像データを入力し、シフト処理手段へ画
素単位で出力をするごとく構成された請求項１記載の多
値画像データ形式変換装置。