JP2008136184A - 再構成可能な集積回路、回路再構成方法及び回路再構成装置 - Google Patents
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Abstract
【課題】
動的再構成演算回路にて構成情報を再利用するためには、変更する動的再構成演算セルのみ構成情報を書き換えるハードウェア資源として、データ線、アドレス線、マスクレジスタ等が必要であり、面積増大の原因となっている。
【解決手段】
本発明は、動的再構成演算ブロック内の構成情報切替えのハードウェア資源はシフトレジスタのみとする。シフトレジスタは、各演算セルに対応する記憶手段を直列につないで構成される。シフトレジスタの終端からの出力と構成情報記憶手段の出力を構成情報選択器に入力し、構成情報選択器の出力をシフトレジスタ先頭とつなぐ。セル番地カウンタは、０から１ずつカウントアップし、カウント値が構成変更するセル番地と一致する場合のみ、構成情報選択器は、構成情報記憶手段を選択し、それ以外はシフトレジスタの終端から出力された構成情報を再利用する。
【選択図】図１
動的再構成演算回路にて構成情報を再利用するためには、変更する動的再構成演算セルのみ構成情報を書き換えるハードウェア資源として、データ線、アドレス線、マスクレジスタ等が必要であり、面積増大の原因となっている。
【解決手段】
本発明は、動的再構成演算ブロック内の構成情報切替えのハードウェア資源はシフトレジスタのみとする。シフトレジスタは、各演算セルに対応する記憶手段を直列につないで構成される。シフトレジスタの終端からの出力と構成情報記憶手段の出力を構成情報選択器に入力し、構成情報選択器の出力をシフトレジスタ先頭とつなぐ。セル番地カウンタは、０から１ずつカウントアップし、カウント値が構成変更するセル番地と一致する場合のみ、構成情報選択器は、構成情報記憶手段を選択し、それ以外はシフトレジスタの終端から出力された構成情報を再利用する。
【選択図】図１
Description
本発明は、動的に論理構成を変更できる動的再構成演算回路に関する。特に、動的再構成演算回路の構成の変更に要するハードウェア資源に関する。
近年、ソフトウェア処理の柔軟性とハードウェア処理の高速性の両立を目指して、プログラムによって論理構成を変更できる、動的再構成演算回路（一般に、ダイナミック・リコンフィギュアラブル・ロジックと呼ぶ）が提案されている。
プログラムによって論理構成を変更できるデバイスとし、これまでＦＰＧＡ（フィールド プログラマブル ゲート アレイ）やＰＬＤ（プログラマブル ロジック デバイス）が有名である。これらのＦＰＧＡやＰＬＤは、プログラムによって、ある程度動的に内部のトランジスタ間の接続などを変更し、全体として異なる機能を備えた回路を再構築できる構成となっている。
特表２００４−５０５４８８号公報
プログラムによって論理構成を変更できるデバイスとし、これまでＦＰＧＡ（フィールド プログラマブル ゲート アレイ）やＰＬＤ（プログラマブル ロジック デバイス）が有名である。これらのＦＰＧＡやＰＬＤは、プログラムによって、ある程度動的に内部のトランジスタ間の接続などを変更し、全体として異なる機能を備えた回路を再構築できる構成となっている。
しかし、単純なＦＰＧＡやＰＬＤは、その構成の切替えに必要なハードウェア資源が多く、面積増大の原因となっている。切替えに必要なハードウェア資源とは、具体的には、ＦＰＧＡなどの構成を定義する構成情報を記憶する記憶手段、構成情報を、各再構成素子へ適切に分配するための配線群などである。
本発明は、動的再構成演算回路の構成変更に要するハードウェア資源の占める面積を抑制することのできる回路再構成装置、回路再構成方法、集積回路を提供することを目的とする。
本発明は、動的再構成演算回路の構成変更に要するハードウェア資源の占める面積を抑制することのできる回路再構成装置、回路再構成方法、集積回路を提供することを目的とする。
この課題を解決するために、本発明は、自身の内部構成を変更可能な集積回路であって、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上記憶している記憶手段と、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記記憶手段に記憶されている前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段とを備えることを特徴とする。
また、本発明は、自身の内部構成を変更可能な集積回路において用いられる回路再構成方法であって、前記集積回路は、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上記憶している記憶手段とを備え、前記回路再構成方法は、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記記憶手段に記憶されている前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御ステップを含むことを特徴とする。
また、本発明は、回路再構成装置であって、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上記憶している記憶手段と、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記記憶手段に記憶されている前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段とを備えることを特徴とする。
ここで、上記の「再構成演算ブロック」は、実施の形態１の図１に示す動的再構成演算ブロック２０１０が該当する。また、「記憶手段」は、実施の形態１の構成情報記憶手段３０００がその機能を担う。「制御手段」は、構成情報選択器３４００、セル番地比較器４０００、セル番地カウンタ５０００、切替セル番地記憶手段６０００及び記憶手段アドレスカウンタ８０００が、その機能を担う。
この構成によると、前記制御手段は、受け取った出力セットのうち、構成を変更すべき演算セルについては、前記代替構成情報を選択し、構成を変更する必要のない演算セルについては、前記出力セットのうちの対応する原構成情報を選択し、選択した代替構成情報及び選択した原構成情報からなる出力セットを出力し、前記再構成演算ブロックは、前記出力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する。
そのため、前記再構成演算ブロックの構成を変更する場合、前記記憶手段は、構成を変更すべき演算セルに対応する代替構成情報のみを記憶していれば良いので、前記記憶手段の容量を削減することができる。
また、本発明は、前記制御手段は、前記再構成演算ブロックへ、タイミング信号を繰返し出力し、出力の度に前記出力セットを構成する原構成情報を１個取得し、取得した原構成情報が、前記構成を変更すべき演算セルに対応するか否かよって、取得した原構成情報及び前記代替構成情報のうち一方を選択して前記再構成演算ブロックへ出力することを繰り返すことを特徴とする集積回路であってもよい。
また、本発明は、前記制御手段は、前記再構成演算ブロックへ、タイミング信号を繰返し出力し、出力の度に前記出力セットを構成する原構成情報を１個取得し、取得した原構成情報が、前記構成を変更すべき演算セルに対応するか否かよって、取得した原構成情報及び前記代替構成情報のうち一方を選択して前記再構成演算ブロックへ出力することを繰り返すことを特徴とする集積回路であってもよい。
また、本発明の集積回路において、前記複数の演算セルは、対応するセル記憶部と接続されており、前記複数のセル記憶部は、直列に接続されてシフトレジスタを構成し、前記制御手段からタイミング信号を受け取る度に、前記シフトレジスタの終端に位置するセル記憶部は自身の保持する原構成情報を出力し、その他のセル記憶部は、前記シフトレジスタの終端方向へ隣接するセル記憶部へ、自身の記憶する原構成情報又は代替構成情報をシフトし、前記シフトレジスタの先端のセル記憶部は、前記出力セットに含まれる１個の原構成情報又は代替構成情報を記憶することを繰り返すとしてもよい。
上記の特許文献１では、再構成演算ブロックの構成変更のための記憶手段の容量を削減する技術が開示されている。この技術によると、再構成演算ブロック内には、構成データを伝達するためのシフトレジスタ、シフトレジスタと垂直な方向へ構成データを伝達するデータ線、構成を変更しない演算セルへの新たな構成情報（本発明の代替構成情報に相当）伝達を防止するためのマスクレジスタが含まれる。データ線は各行に１本ずつ、マスクレジスタは、各列ごとに一つずつ存在する。そのため、再構成演算ブロックの規模が拡大すると、データ線、マスクレジスタなどの占める面積も増大する。
これと比較して本発明の集積回路では、前記タイミング信号を契機として、前記シフトレジスタの終端のセル記憶部から１個の原構成情報が、制御手段へ出力され、他のセル記憶部は、自身の保持する原構成情報又は代替構成情報をシフトし、シフトレジスタの先端のセル記憶部は、制御手段から出力された原構成情報又は代替構成情報を記憶する。
つまり、再構成演算ブロック内において、構成変更に関連する構成は前記シフトレジスタのみである。また、前記制御手段の回路規模は再構成演算ブロックの規模にはほとんど影響を受けない。従って、再構成演算ブロックの規模が増大した場合、つまり、演算セルの総数が増加した場合に面積が増加する構成は、シフトレジスタのみである。従って、上述の特許文献の技術に比べて、再構成演算ブロックの規模拡大に伴う回路全体の面積の増加を抑制できる。
つまり、再構成演算ブロック内において、構成変更に関連する構成は前記シフトレジスタのみである。また、前記制御手段の回路規模は再構成演算ブロックの規模にはほとんど影響を受けない。従って、再構成演算ブロックの規模が増大した場合、つまり、演算セルの総数が増加した場合に面積が増加する構成は、シフトレジスタのみである。従って、上述の特許文献の技術に比べて、再構成演算ブロックの規模拡大に伴う回路全体の面積の増加を抑制できる。
また、前記複数の演算セルは、それぞれ異なる識別番号により識別され、前記複数の識別番号は、対応する演算セルが前記シフトレジスタに接続されている順に、連続しており、前記制御手段は、前記構成を変更すべき演算セルを示す変更対象識別番号を１個以上記憶しており、カウンタ値を保持し、前記タイミング信号を繰返し出力し、出力の度に、保持しているカウンタ値へ一定値を加算し、加算後のカウンタ値と記憶している前記変更対象識別番号とを比較し、一致する場合には、前記代替情報を選択し、一致しない場合には出力された前記原構成情報を選択することを繰り返す集積回路であってもよい。
この構成によると、前記複数の演算セルは、それぞれ異なる識別番号により識別され、前記制御手段は、加算後のカウンタ値と記憶している前記変更対象識別番号とを比較し、一致する場合には、前記代替情報を選択し、一致しない場合には出力された前記原構成情報を選択する。
従って、本発明において、前記制御手段は、比較という簡易な処理により、前記選択を行うことができる。
従って、本発明において、前記制御手段は、比較という簡易な処理により、前記選択を行うことができる。
また、前記集積回路において、前記制御手段は、前記構成を変更すべき演算セルを示す１個以上の前記変更対象識別番号を、変更対象識別番号の順に記憶している切替セル番地記憶部と、前記カウンタ値を保持し、前記タイミング信号を繰返し出力し、出力の度に前記カウンタ値に一定値を加算するセル番地カウンタと、前記記憶手段及び前記切替セル番地記憶部の読出アドレスを決定するアドレスカウンタと、前記タイミング信号が出力される度に、加算後の前記カウンタ値と、前記セル番地記憶部内において前記アドレスカウンタの決定した読出アドレスに記憶されている識別番号とを比較するセル番地比較部と、前記比較の結果、両者が一致すれば、前記記憶手段内において、前記アドレスカウンタの決定した読出アドレスの示す位置に記憶されている前記代替構成情報を選択し、前記判断結果、両者が一致しなければ、前記シフトレジスタから出力された原構成情報を選択し、選択した一方を前記シフトレジスタの先端のセル記憶部へ出力することを、前記比較のたびに繰り返す情報選択部とを含み、前記記憶手段は、１個以上の前記変更対象識別番号と対応付けて１以上の前記代替構成情報を記憶しているとしてもよい。
この構成によると、前記制御手段は、カウンタ、比較器、加算器といった単純な回路を組み合わせることで実現することができる。
前記アドレスカウンタは、前記セル番地比較部による前記比較の結果、両者が一致すると判断された場合、前記読出アドレスに１を加算した値を新たな読出アドレスに決定するとしてもよい。
前記アドレスカウンタは、前記セル番地比較部による前記比較の結果、両者が一致すると判断された場合、前記読出アドレスに１を加算した値を新たな読出アドレスに決定するとしてもよい。
この構成によると、前記アドレスカウンタは、加算という簡易な演算により、前記読出アドレスを更新することができる。
また、前記集積回路において、前記アドレスカウンタは、前記切替セル番地記憶部の先頭アドレスを記憶しており、外部から前記再構成演算ブロックの構成変更を要求する変更指示を取得し、前記変更指示を取得すると、前記先頭アドレスを前記読出アドレスとして決定するとしてもよい。
また、前記集積回路において、前記アドレスカウンタは、前記切替セル番地記憶部の先頭アドレスを記憶しており、外部から前記再構成演算ブロックの構成変更を要求する変更指示を取得し、前記変更指示を取得すると、前記先頭アドレスを前記読出アドレスとして決定するとしてもよい。
前記アドレスカウンタは、前記切替セル番地記憶部の先頭アドレスを記憶しているので、前記変更指示を取得すると、迅速に、最初の読出アドレスを決定することができる。
また、前記アドレスカウンタは、前記切替セル番地記憶部の終端アドレスを記憶しており、前記読出アドレスと前記終端アドレスとが一致すると、前記読出アドレスへの加算を停止するとしてもよい。
また、前記アドレスカウンタは、前記切替セル番地記憶部の終端アドレスを記憶しており、前記読出アドレスと前記終端アドレスとが一致すると、前記読出アドレスへの加算を停止するとしてもよい。
この構成によると、前記アドレスカウンタは、前記読出アドレスと前記終端アドレスとが一致すると、前記読出アドレスの更新を停止する。セル番地記憶部は、容量の大きいメモリ内の１領域により実現される場合が考えられる。
上記の構成であれば、前記アドレスカウンタは、読出アドレスが前記終端アドレスに一致すると読出アドレスの更新を停止するので、前述のメモリ内に記憶されている前記再構成演算ブロックの構成変更に関連のないデータを参照することがない。従って、本発明の集積回路は、前記再構成演算ブロックの構成変更を確実に行うことができる。
上記の構成であれば、前記アドレスカウンタは、読出アドレスが前記終端アドレスに一致すると読出アドレスの更新を停止するので、前述のメモリ内に記憶されている前記再構成演算ブロックの構成変更に関連のないデータを参照することがない。従って、本発明の集積回路は、前記再構成演算ブロックの構成変更を確実に行うことができる。
また、本発明において、前記制御手段は、前記カウンタ値と前記シフトレジスタの先端のセル記憶部と対応する演算セルを示す識別番号とが一致すると、前記繰返しを停止するとしてもよい。
この構成によると、前記制御手段は、前記カウンタ値と前記シフトレジスタの先端のセル記憶部と対応する演算セルを示す識別番号とが一致すると、前記繰返しを停止する。従って、構成を変更しない演算セルと対応するセル記憶部には、構成変更を開始する前に記憶していた原構成情報が戻り、構成を変更すべき演算セルと対応するセル記憶部には代替構成情報が記憶され、確実に、前記再構成演算ブロックの構成変更を終了することができる。
この構成によると、前記制御手段は、前記カウンタ値と前記シフトレジスタの先端のセル記憶部と対応する演算セルを示す識別番号とが一致すると、前記繰返しを停止する。従って、構成を変更しない演算セルと対応するセル記憶部には、構成変更を開始する前に記憶していた原構成情報が戻り、構成を変更すべき演算セルと対応するセル記憶部には代替構成情報が記憶され、確実に、前記再構成演算ブロックの構成変更を終了することができる。
また、前記複数のセル記憶部は、前記原構成情報として、前記演算セルの構成の一部分を示す原演算パラメータを記憶しており、前記記憶手段は、前記代替構成情報として、前記演算セルの構成の一部分を示す代替演算パラメータを記憶しており、前記再構成演算ブロックは、前記入力セットに含まれる前記原演算パラメータ又は前記代替演算パラメータに従って、各演算セルを構成する演算パラメータを書き換えるとしてもよい。
この構成によると、前記演算セルの構成を示す情報のうち、演算パラメータのみを変更する。このようにすることで、前記記憶手段の記憶容量をさらに削減することができる。
また、前記集積回路において、前記再構成演算ブロックと前記制御手段とは第１配線及び第２配線により接続され、前記記憶手段と前記制御手段とは、第３配線により接続され、前記再構成演算ブロックは、前記第１配線を介して前記制御手段へ前記出力群を出力し、前記制御手段は、前記１配線を介して前記出力群を取得し、前記第３配線を介して前記１個以上の代替構成情報を取得し、前記第２配線を介して、前記再構成演算ブロックへ前記入力群を出力する。
また、前記集積回路において、前記再構成演算ブロックと前記制御手段とは第１配線及び第２配線により接続され、前記記憶手段と前記制御手段とは、第３配線により接続され、前記再構成演算ブロックは、前記第１配線を介して前記制御手段へ前記出力群を出力し、前記制御手段は、前記１配線を介して前記出力群を取得し、前記第３配線を介して前記１個以上の代替構成情報を取得し、前記第２配線を介して、前記再構成演算ブロックへ前記入力群を出力する。
また、本発明は、前記集積回路を搭載した画像処理装置であって、垂直ブランキング期間又は水平ブランキング期間において、前記回路再構成装置に前記再構成演算ブロックの再構成を実行させることを特徴とする。
また、本発明は、前記集積回路を搭載した情報処理装置であって、前記再構成演算ブロック上に構成された回路による処理を行う必要のない期間に、前記回路再構成装置に前記再構成演算ブロックの再構成を実行させることを特徴とする情報処理装置でもよい。
また、本発明は、前記集積回路を搭載した情報処理装置であって、前記再構成演算ブロック上に構成された回路による処理を行う必要のない期間に、前記回路再構成装置に前記再構成演算ブロックの再構成を実行させることを特徴とする情報処理装置でもよい。
このような構成によると、前記集積回路を搭載している機器は、有効に時間を利用して、前記再構成演算ブロックの構成変更を行うことができる。
また、本発明は、自身の内部構成を変更可能な集積回路であって、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得手段と、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段とを備えることを特徴とする。
また、本発明は、自身の内部構成を変更可能な集積回路であって、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得手段と、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段とを備えることを特徴とする。
また、本発明は、自身の内部構成を変更可能な集積回路において用いられる回路再構成方法であって、前記集積回路は、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックを備え、前記回路再構成方法は、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得ステップと、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御ステップとを含むとしてもよい。
また、本発明は、回路再構成装置であって、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得手段と、前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段とを備える。
この構成によると、前記出力セットのうち、構成変更を必要としない演算セルと対応する原構成情報を再利用することができる。
１． 実施の形態１
以下本発明の実施の形態１について、図面を参照しながら説明する。
１．１ 構成
図１は、本発明の実施の形態１における動的再構成演算回路１１０の構成を示す機能ブロック図である。
以下本発明の実施の形態１について、図面を参照しながら説明する。
１．１ 構成
図１は、本発明の実施の形態１における動的再構成演算回路１１０の構成を示す機能ブロック図である。
本回路は、動的再構成演算ブロック２０１０、構成情報記憶手段３０００、構成情報選択器３４００、セル番地比較器４０００、セル番地カウンタ５０００、切替セル番地記憶手段６０００、記憶手段アドレスカウンタ８０００、構成情報入力バス３１００、構成情報出力バス３２００、構成情報送出バス３３００、セル番地比較器出力線４１００、セル番地カウンタ出力線５１００、切替セル番地出力線６１００、記憶手段アドレスカウンタ出力線８１００から構成される。
動的再構成演算ブロック２０１０は、１６個の動的再構成演算セル２１００−１０、２１００−０２、２１００−０３・・・２１００−１６を含んで構成されており、各演算セルで行われる演算の種類及び演算データ用の接続構成は変更可能である。各演算セル２１００は、シフトレジスタ２３００の入力端子に近い方から降順にセル番号１６〜０１が割り当てられている。なお、本明細書において、説明を簡略にするため動的再構成演算セルを単に「演算セル」と呼称する場合がある。
以下、演算セル２１００−０１、２１００−０２、２１００−０３・・・２１００−１６を特に区別する必要がない場合、単に演算セル２１００と記載する。
次に、シフトレジスタ２３００の詳細を、図２を用いて説明する。
シフトレジスタ２３００は、１６個の記憶手段２３０１、２３０２、２３０３、２３０４、２３０５、２３０６、２３０７、２３０８、２３０９、２３１０、２３１１、２３１２、２３１３、２３１４、２３１５、２３１６から構成されている。各記憶手段は、それぞれ、対応する演算セル２１００−０１、２１００−０２、２１００−０３・・・２１００１６と接続されている。
次に、シフトレジスタ２３００の詳細を、図２を用いて説明する。
シフトレジスタ２３００は、１６個の記憶手段２３０１、２３０２、２３０３、２３０４、２３０５、２３０６、２３０７、２３０８、２３０９、２３１０、２３１１、２３１２、２３１３、２３１４、２３１５、２３１６から構成されている。各記憶手段は、それぞれ、対応する演算セル２１００−０１、２１００−０２、２１００−０３・・・２１００１６と接続されている。
各記憶手段は、対応する演算セルの構成情報を記憶している。構成情報には、対応する演算セルの実行する演算の種類、演算用パラメータ、演算セル２１００間の接続を示す情報が含まれる。例えばセル番号０３と対応する記憶手段２３０３には、「セル番号０１」の演算セルによる演算結果を取得することを示す配線情報、取得した演算結果に演算用パラメータ「＋３」を「加算」するといった内容が記述されている。
１６個の記憶手段は、対応する演算セル２１００のセル番地の降順にカスケード接続され、シフトレジスタ２３００を構成している。また、シフトレジスタ２３００の入力端子は構成情報入力バス３１００と接続されている。また、シフトレジスタ２３００の出力端子は構成情報出力バス３２００と接続されている。
また、シフトレジスタ２３００を構成する記憶手段２３０１〜２３１６は、セル番地カウンタ５０００と接続されており、セル番地カウンタ５０００からのパルス信号を受け取る。パルス信号を受け取ると、記憶手段２３０１は、記憶している構成情報を構成情報出力バス３２００へ出力する。これと同時に、記憶手段２３０２は、記憶している構成情報を、記憶手段２３０１へ出力し、記憶手段２３０３は、記憶している構成情報を記憶手段２３０２へ出力する。同様にして、各記憶手段は、隣接する記憶手段へ自身の保持している構成情報を出力することで、シフトレジスタ２３００内において、構成情報が順番にシフトされる。また、このとき、構成情報入力バス３１００からは、１演算セルに相当する構成情報が入力され、記憶手段２３１６に記憶される。
また、シフトレジスタ２３００を構成する記憶手段２３０１〜２３１６は、セル番地カウンタ５０００と接続されており、セル番地カウンタ５０００からのパルス信号を受け取る。パルス信号を受け取ると、記憶手段２３０１は、記憶している構成情報を構成情報出力バス３２００へ出力する。これと同時に、記憶手段２３０２は、記憶している構成情報を、記憶手段２３０１へ出力し、記憶手段２３０３は、記憶している構成情報を記憶手段２３０２へ出力する。同様にして、各記憶手段は、隣接する記憶手段へ自身の保持している構成情報を出力することで、シフトレジスタ２３００内において、構成情報が順番にシフトされる。また、このとき、構成情報入力バス３１００からは、１演算セルに相当する構成情報が入力され、記憶手段２３１６に記憶される。
次に、動的再構成演算ブロック２０１０の構成変更にあたり、変更予定の構成情報をシフトレジスタ２３００へ入力する機構を説明する。変更予定の演算セル２１００の新たな構成を示す構成情報は、構成情報記憶手段３０００に格納されている。演算セル２１００の構成の変更は、構成情報記憶手段３０００内の構成情報を、シフトレジスタ２３００に書き込むことにより実現する。
シフトレジスタ２３００への構成情報の伝達は、構成情報選択器３４００、構成情報送出バス３３００、構成情報出力バス３２００、構成情報入力バス３１００を介して行われる。
構成情報記憶手段３０００の出力する構成情報は、構成情報送出バス３３００を介して構成情報選択器３４００に伝達される。また、シフトレジスタ２３００から出力される構成情報は、構成情報出力バス３２００を通り、構成情報選択器３４００に伝達される。
構成情報記憶手段３０００の出力する構成情報は、構成情報送出バス３３００を介して構成情報選択器３４００に伝達される。また、シフトレジスタ２３００から出力される構成情報は、構成情報出力バス３２００を通り、構成情報選択器３４００に伝達される。
シフトレジスタ２３００の入力端子は、構成情報入力バス３１００に接続しており、構成情報入力バス３１００は構成情報選択器３４００の出力と接続されている。構成情報選択器３４００は、セル番地比較器４０００によりセル番地比較器出力線４１００を介して制御される。
セル番地比較器４０００は、その出力値により、構成情報選択器３４００、記憶手段アドレスカウンタ８０００の制御をする機能部である。
セル番地比較器４０００は、その出力値により、構成情報選択器３４００、記憶手段アドレスカウンタ８０００の制御をする機能部である。
セル番地比較器４０００は、セル番地カウンタ出力線５１００を介してセル番地カウンタ５０００からの出力値（後述するカウンタ値）を受け取り、切替セル番地出力線６１００を介して切替セル番地記憶手段６０００の出力値を受け取り、受け取った２つの値を比較する。両者が等しい場合、セル番地比較器出力線４１００への出力値を１とし、両者が等しくなければ、出力値を０とする。
なお、１を出力する場合、セル番地比較器４０００は、時間△ｓの間だけ１を出力し、時間△ｓ経過後は、出力値を０に戻す。ここで、△ｓは、セル番地カウンタ５０００によるカウントアップ（詳細については、後に図９を用いて説明する）の時間間隔△ｔより短い。
セル番地カウンタ５０００は、記憶手段アドレスカウンタ８０００により、０に初期化される。初期化されると、一定の時間（△ｔ）おきにカウンタ値を１ずつカウントアップする。セル番地カウンタ５０００は、カウンタ値をセル番地カウンタ出力線５１００を介してセル番地比較器４０００へ出力する。
セル番地カウンタ５０００は、記憶手段アドレスカウンタ８０００により、０に初期化される。初期化されると、一定の時間（△ｔ）おきにカウンタ値を１ずつカウントアップする。セル番地カウンタ５０００は、カウンタ値をセル番地カウンタ出力線５１００を介してセル番地比較器４０００へ出力する。
また、セル番地カウンタ５０００は、カウントアップの度に、パルス信号を、動的再構成演算ブロック２０１０を構成するシフトレジスタ２３００へ出力する。
構成情報選択器３４００は、セル番地比較器出力線４１００の出力値が１の場合、構成情報送出バス３３００上のデータを選択し、セル番地比較器出力線４１００の出力値が０の場合、構成情報出力バス３２００上のデータを選択する。次に、構成情報選択器３４００は、選択したデータを構成情報入力バス３１００へ出力する。
構成情報選択器３４００は、セル番地比較器出力線４１００の出力値が１の場合、構成情報送出バス３３００上のデータを選択し、セル番地比較器出力線４１００の出力値が０の場合、構成情報出力バス３２００上のデータを選択する。次に、構成情報選択器３４００は、選択したデータを構成情報入力バス３１００へ出力する。
構成情報記憶手段３０００は、変更予定の演算セル２１００の、構成情報をセル番地の昇順に記憶している。また、切替セル番地記憶手段６０００は、変更予定の演算セル２１００の、セル番地を昇順に記憶している。なお、切替セル番地記憶手段６０００に格納されたセル番地と、構成情報記憶手段３０００に格納された構成情報は、同じメモリ番地に対応するデータが配置される。
図６及び図７はそれぞれ、切替セル番地記憶手段６０００及び構成情報記憶手段３０００の構成の一例を示す。
例えば、各記憶手段のメモリ番地０ｘ００〜０ｘ０１の領域３００１及び領域６００１には、動的再構成演算ブロック２０１０の構成を、構成Ａから構成Ｂへ切り替えるためのデータが記憶されている。
例えば、各記憶手段のメモリ番地０ｘ００〜０ｘ０１の領域３００１及び領域６００１には、動的再構成演算ブロック２０１０の構成を、構成Ａから構成Ｂへ切り替えるためのデータが記憶されている。
切替セル番地記憶手段６０００の領域６００１には、構成Ａから構成Ｂへ変更するために構成情報を変更する必要のある演算セルのセル番地「１０」及び「１１」が昇順に記憶されている。より具体的には、メモリ番地０ｘ００の領域にセル番地「１０」、メモリ番地０ｘ０１の領域にセル番地「１１」が記憶されている。
これに対応し、構成情報記憶手段３０００の領域３００１には、構成Ａから構成Ｂへ変更するために必要な構成情報が、各構成情報と対応するセル番地の昇順に記憶されている。
これに対応し、構成情報記憶手段３０００の領域３００１には、構成Ａから構成Ｂへ変更するために必要な構成情報が、各構成情報と対応するセル番地の昇順に記憶されている。
より具体的には、メモリ番地０ｘ００の領域には、セル番地「１０」により識別される演算セル２１００−１０の構成情報「２３１５」が記憶されており、メモリ番地０ｘ０１の領域には、セル番地「１１」の構成情報「５７７８」が記憶されている。
なお、ここでは一例として、各構成情報は４桁の１０進数で記載しているが、これは一例であって、例えば、２進数の６４ビット長、１２８ビット長の構成情報を記憶していても良い。また、さらに複雑な構成情報、又は、簡易な構成情報であっても良い。
なお、ここでは一例として、各構成情報は４桁の１０進数で記載しているが、これは一例であって、例えば、２進数の６４ビット長、１２８ビット長の構成情報を記憶していても良い。また、さらに複雑な構成情報、又は、簡易な構成情報であっても良い。
切替セル番地記憶手段６０００及び構成情報記憶手段３０００は、記憶手段アドレスカウンタ出力線８１００を介して、記憶手段アドレスカウンタ８０００からアドレスの出力を受ける。アドレスを受け取ると、それぞれ、受け取ったアドレスに記憶しているデータを読み出し、切替セル番地出力線６１００及び構成情報送出バス３３００へ出力する。
記憶手段アドレスカウンタ８０００は、構成情報記憶手段３０００と、切替セル番地記憶手段６０００の読み出しアドレスを制御する機能部である。
記憶手段アドレスカウンタ８０００は、構成情報記憶手段３０００と、切替セル番地記憶手段６０００の読み出しアドレスを制御する機能部である。
記憶手段アドレスカウンタ８０００は、切替セル番地記憶手段６０００及び構成情報記憶手段３０００において、動的再構成演算ブロック２０１０の構成を切り替えるためのデータが記憶されている領域の先頭アドレスと終端アドレスの組を複数記憶している。
具体的には、動的再構成演算ブロック２０１０の構成を構成Ａから構成Ｂへ切り替えるためのデータが記憶されている領域３００１及び６００１の先頭アドレス「０ｘ００」、終端アドレス「０ｘ０１」を記憶している。同様に、構成Ｂから構成Ｃへ切り替えるためのデータが記憶されている領域３００２及び領域６００２の先頭アドレス「０ｘ０２」、終端アドレス「０ｘ０４」を記憶している。また、構成Ｃから構成Ａへ切り替えるためのデータが記憶されている領域３００３及び６００３の先頭アドレス「０ｘ０５」、終端アドレス「０ｘ０６」を記憶している。
具体的には、動的再構成演算ブロック２０１０の構成を構成Ａから構成Ｂへ切り替えるためのデータが記憶されている領域３００１及び６００１の先頭アドレス「０ｘ００」、終端アドレス「０ｘ０１」を記憶している。同様に、構成Ｂから構成Ｃへ切り替えるためのデータが記憶されている領域３００２及び領域６００２の先頭アドレス「０ｘ０２」、終端アドレス「０ｘ０４」を記憶している。また、構成Ｃから構成Ａへ切り替えるためのデータが記憶されている領域３００３及び６００３の先頭アドレス「０ｘ０５」、終端アドレス「０ｘ０６」を記憶している。
記憶手段アドレスカウンタ８０００は、当該動的再構成演算回路１１０を搭載している機器の制御機構から動的再構成演算ブロック２０１０の切替開始の指示を受け取る。ここで受け取る指示には、現在の動的再構成演算ブロック２０１０の構成及びこれから必要としている構成を示す情報が含まれている。例えば「構成Ａから構成Ｂへ変更」といった内容が含まれている。
また、記憶手段アドレスカウンタ８０００が、現在の動的再構成演算ブロック２０１０の構成を示す情報を記憶しており、前記制御機構からの指示には、これから必要としている構成を示す情報のみが含まれていても良い。
構成変更の指示を受け取ると、記憶手段アドレスカウンタ８０００は、現在の動的再構成演算セルの状態及びこれから必要な構成を示す情報を基に、１組の先頭アドレスと終端アドレスを選択する。
構成変更の指示を受け取ると、記憶手段アドレスカウンタ８０００は、現在の動的再構成演算セルの状態及びこれから必要な構成を示す情報を基に、１組の先頭アドレスと終端アドレスを選択する。
なお、記憶手段アドレスカウンタ８０００が、先端アドレスと終端アドレスの組を選択する代わりに、前記制御機構からの指示に、前述の先頭アドレス及び終端アドレスが含まれていても良い。
続いて、記憶手段アドレスカウンタ８０００は、選択した先頭アドレスを、記憶手段アドレスカウンタ出力線８１００を介して、切替セル番地記憶手段６０００及び構成情報記憶手段３０００へ出力する。また、セル番地カウンタ５０００のカウンタ値を０に初期化する。
続いて、記憶手段アドレスカウンタ８０００は、選択した先頭アドレスを、記憶手段アドレスカウンタ出力線８１００を介して、切替セル番地記憶手段６０００及び構成情報記憶手段３０００へ出力する。また、セル番地カウンタ５０００のカウンタ値を０に初期化する。
また、記憶手段アドレスカウンタ８０００は、構成変更の途中において、セル番地比較器出力線４１００から０及び１を受け取る。セル番地比較器出力線４１００からの出力値が１の場合、記憶手段アドレスカウンタ８０００は、記憶手段アドレスカウンタ出力線８１００への出力値に＋１を加算する。これにより、構成情報記憶手段３０００と、切替セル番地記憶手段６０００の読み出しアドレスが変更される。
ただし、セル番地比較器出力線４１００からの出力値が１であっても、現在、記憶手段アドレスカウンタ出力線８１００へ出力中の値が終端アドレスと一致する場合、記憶手段アドレスカウンタ８０００は、出力値をインクリメントしない。
次に、動的再構成演算ブロック２０１０の構成の切替えを具体的に説明する。
１．２ 経時的構成の切替
図３は、本実施の形態における動的再構成演算ブロック２０１０の構成切替えの動作スケジューリング図である。動的再構成演算ブロック２０１０は、構成Ａ、Ｂ、Ｃの順番に構成を切替えられる。以下、図面中において、必要に応じて、動的再構成演算セルを略して演算セルと記載する。
次に、動的再構成演算ブロック２０１０の構成の切替えを具体的に説明する。
１．２ 経時的構成の切替
図３は、本実施の形態における動的再構成演算ブロック２０１０の構成切替えの動作スケジューリング図である。動的再構成演算ブロック２０１０は、構成Ａ、Ｂ、Ｃの順番に構成を切替えられる。以下、図面中において、必要に応じて、動的再構成演算セルを略して演算セルと記載する。
この切替えにおいて、構成変更の必要な演算セル２１００セル番地の一覧を図４に示す。また、各構成での動的再構成演算ブロック２０１０を構成する動的再構成演算セル２１００−０１〜２１００−１６の構成情報のデータ値一覧を図５に示す。また、この構成切替えにおける、切替セル番地記憶手段６０００内の各構成切替えのセル番地設定値を図６に、構成情報記憶手段３０００内の各構成切替用の構成情報データ設定値を図７に示す。
時間を追って、説明すると、期間９０００において、動的再構成演算ブロック２０１０は、構成Ａに設定されている。構成Ａの状態における、それぞれの動的再構成演算セル２１００の構成情報は図５の「構成Ａ」の列に示す通りである。
続いて、期間９０１１において、動的再構成演算ブロック２０１０の構成は、構成Ａから構成Ｂへ切り替えられ、この切替により、動的再構成演算セル２１００−１０及び２１００−１１の構成情報が変更される。
続いて、期間９０１１において、動的再構成演算ブロック２０１０の構成は、構成Ａから構成Ｂへ切り替えられ、この切替により、動的再構成演算セル２１００−１０及び２１００−１１の構成情報が変更される。
期間９００１の間、動的再構成演算ブロック２０１０の構成は、構成Ｂの状態である。構成Ｂにおける各動的再構成演算セルの構成情報は、図５の「構成Ｂ」の列に示す通りである。
期間９０１２において、動的再構成演算ブロック２０１０の構成は、構成Ｂから構成Ｃへ切り替えられ、この切替により、動的再構成演算セル２１００−１０、２１００−１１及び２１００−１２の構成情報が変更される。
期間９０１２において、動的再構成演算ブロック２０１０の構成は、構成Ｂから構成Ｃへ切り替えられ、この切替により、動的再構成演算セル２１００−１０、２１００−１１及び２１００−１２の構成情報が変更される。
期間９００２の間、動的再構成演算ブロック２０１０の構成は、構成Ｃの状態であり、この時の各動的再構成演算セルの構成情報は、図５の「構成Ｃ」の列に示す通りである。
続いて、期間９０１３の間に動的再構成演算ブロック２０１０の構成は、構成Ｃから構成Ａに切り替えられ、この切替により動的再構成演算セル２１００−１１及び２１００−１２の構成情報が変更される。
続いて、期間９０１３の間に動的再構成演算ブロック２０１０の構成は、構成Ｃから構成Ａに切り替えられ、この切替により動的再構成演算セル２１００−１１及び２１００−１２の構成情報が変更される。
続く期間９００３の間、動的再構成演算ブロック２０１０の状態は、構成Ａである。
このように、動的再構成演算ブロック２０１０の構成が、構成Ａ、構成Ｂ、構成Ｃを巡回的に切り替えられる場合、動的再構成演算セル２１００−０１、２１００−０２、２１００−０３、２１００−０４、２１００−０５、２１００−０６、２１００−０７、２１００−０８、２１００−０９、２１００−１３、２１００−１４、２１００−１５、２１００−１６の構成は変更されない。演算セル２１００−１０、２１００−１１、２１００−１２の構成のみ変更される。
このように、動的再構成演算ブロック２０１０の構成が、構成Ａ、構成Ｂ、構成Ｃを巡回的に切り替えられる場合、動的再構成演算セル２１００−０１、２１００−０２、２１００−０３、２１００−０４、２１００−０５、２１００−０６、２１００−０７、２１００−０８、２１００−０９、２１００−１３、２１００−１４、２１００−１５、２１００−１６の構成は変更されない。演算セル２１００−１０、２１００−１１、２１００−１２の構成のみ変更される。
そのため、図６、７に示すように、切替セル番地記憶手段６０００及び構成情報記憶手段３０００には、演算セル２１００−１０、２１００−１１、２１００−１２に関するデータのみ格納されている。
１．３ 動作
図８は、構成切替えの動作を示すフローチャートである。以下に、図８を用いて構成切替の動作について説明する。
１．３ 動作
図８は、構成切替えの動作を示すフローチャートである。以下に、図８を用いて構成切替の動作について説明する。
期間９０１１の構成Ａから構成Ｂへの切替動作では、まず、記憶手段アドレスカウンタ８０００は、先頭アドレス「０ｘ００」を出力する（ステップＳ９５０１）。
また、記憶手段アドレスカウンタ８０００は、セル番地カウンタ５０００のカウンタ値を０に初期化する（ステップＳ９５０２）。
次に、セル番地カウンタ５０００は、カウンタ値に＋１を加算する（ステップＳ９５０３）。
また、記憶手段アドレスカウンタ８０００は、セル番地カウンタ５０００のカウンタ値を０に初期化する（ステップＳ９５０２）。
次に、セル番地カウンタ５０００は、カウンタ値に＋１を加算する（ステップＳ９５０３）。
セル番地比較器４０００は、セル番地カウンタ５０００からの出力値と、切替セル番地記憶手段６０００の出力値とを比較する（ステップＳ９５０４）。
比較の結果、両者が一致すれば（ステップＳ９５０４のＹ）、セル番地比較器４０００は所定時間△ｓの間、１を出力する（ステップＳ９５０６）。
構成情報選択器３４００は、セル番地比較器出力線４１００を介して１を受け取る。１を受け取ると、構成情報選択器３４００は、構成情報送出バス３３００を構成情報入力バス３１００に接続する（ステップＳ９５０７）。
比較の結果、両者が一致すれば（ステップＳ９５０４のＹ）、セル番地比較器４０００は所定時間△ｓの間、１を出力する（ステップＳ９５０６）。
構成情報選択器３４００は、セル番地比較器出力線４１００を介して１を受け取る。１を受け取ると、構成情報選択器３４００は、構成情報送出バス３３００を構成情報入力バス３１００に接続する（ステップＳ９５０７）。
また、セル番地比較器出力線４１００を介して１を受け取った記憶手段アドレスカウンタ８０００は、現在、記憶手段アドレスカウンタ出力線８１００へ出力中のデータと、ステップＳ９５０１において出力した先頭アドレスと対応する終端アドレスとを比較し（ステップＳ９５０９）、両者が一致しなければ（ステップＳ９５０９のＮ）、出力中のデータに＋１を加算する（ステップＳ９５１０）。
比較の結果両者が一致すれば（ステップＳ９５０９のＹ）、記憶手段アドレスカウンタ８０００は、ステップＳ９５１０の加算を行わずステップＳ９５１３へ処理を移す。
ステップＳ９５０４において、両者が一致しなければ（ステップＳ９５０４のＮ）、セル番地比較器４０００は、セル番地比較器出力線４１００へ０を出力する（ステップＳ９５１１）。
ステップＳ９５０４において、両者が一致しなければ（ステップＳ９５０４のＮ）、セル番地比較器４０００は、セル番地比較器出力線４１００へ０を出力する（ステップＳ９５１１）。
構成情報選択器３４００は、０を受け取ると、構成情報出力バス３２００を構成情報入力バス３１００に接続する（ステップＳ９５１２）。
続いて、構成情報入力バス３１００上の構成データは、シフトレジスタ２３００へ入力される（ステップＳ９５１３）。
次に、セル番地カウンタ５０００は、カウンタ値と動的再構成演算セル２１００の個数（ここでは１６）とを比較し、カウンタ値が１６以上であれば（ステップＳ９５１４のＹ）、構成切替の動作を終了する。
続いて、構成情報入力バス３１００上の構成データは、シフトレジスタ２３００へ入力される（ステップＳ９５１３）。
次に、セル番地カウンタ５０００は、カウンタ値と動的再構成演算セル２１００の個数（ここでは１６）とを比較し、カウンタ値が１６以上であれば（ステップＳ９５１４のＹ）、構成切替の動作を終了する。
カウンタ値が１６未満であれば（ステップＳ９５１４のＮ）、ステップＳ９５０３に戻り、カウンタ値が１６以上になるまで、ステップＳ９５０３〜ステップＳ９５１４の処理を繰り返す。
構成Ａから構成Ｂへの構成切替の場合、図８に示す処理により、構成が変更されない動的再構成演算セル２１００−０１、２１００−０２、２１００−０３、２１００−０４、２１００−０５、２１００−０６、２１００−０７、２１００−０８、２１００−０９、２１００−１２，２１００−１３、２１００−１４、２１００−１５、２１００−１６では、構成情報は再利用される。
構成Ａから構成Ｂへの構成切替の場合、図８に示す処理により、構成が変更されない動的再構成演算セル２１００−０１、２１００−０２、２１００−０３、２１００−０４、２１００−０５、２１００−０６、２１００−０７、２１００−０８、２１００−０９、２１００−１２，２１００−１３、２１００−１４、２１００−１５、２１００−１６では、構成情報は再利用される。
動的再構成演算セル２１００−１０、２１００−１１の構成情報のみ、構成情報記憶手段３０００の記憶している構成情報に変更される。
構成Ｂから構成Ｃ、構成Ｃから構成Ａへの構成切替も、図８のフローチャートにより、同様に構成が変更されない演算セルの構成情報は再利用される。
１．４ 詳細なパイブライン
構成Ａから構成Ｂへの切替時の各構成要素のパイプラインを図９に示す。以下に、図９を用いて、構成切替時の詳細なデータ変遷について説明する。
構成Ｂから構成Ｃ、構成Ｃから構成Ａへの構成切替も、図８のフローチャートにより、同様に構成が変更されない演算セルの構成情報は再利用される。
１．４ 詳細なパイブライン
構成Ａから構成Ｂへの切替時の各構成要素のパイプラインを図９に示す。以下に、図９を用いて、構成切替時の詳細なデータ変遷について説明する。
時刻ｔ０に記憶手段アドレスカウンタ８０００は、セル番地カウンタ５０００のカウンタ値を０に初期化する。これに伴い、セル番地カウンタ出力線５１００の出力値も０になる。初期化後、時間△ｔおき（時刻ｔ１、ｔ２、ｔ３・・・）に、セル番地カウンタ５０００は、カウンタ値を１ずつカウントアップする。
また、記憶手段アドレスカウンタ８０００は、記憶手段アドレスカウンタ出力線８１００へ先頭アドレス「０ｘ００」の出力を開始する。
また、記憶手段アドレスカウンタ８０００は、記憶手段アドレスカウンタ出力線８１００へ先頭アドレス「０ｘ００」の出力を開始する。
「０ｘ００」の出力を受けて、切替セル番地出力線６１００は、セル番地「１０」の出力を開始し、構成情報送出バス３３００は、構成情報「２３１５」の出力を開始する。
時刻ｔ０においては、動的再構成演算ブロック２０１０の構成は、構成Ａであるので、演算セル２１００−１６、２１００−１２、２１００−１１、２１００−１０及び２１００−０１の構成情報はそれぞれ「２２２２」、「４５００」、「５６７８」、「３３３３」及び「５０００」である（図５構成Ａ参照）。
時刻ｔ０においては、動的再構成演算ブロック２０１０の構成は、構成Ａであるので、演算セル２１００−１６、２１００−１２、２１００−１１、２１００−１０及び２１００−０１の構成情報はそれぞれ「２２２２」、「４５００」、「５６７８」、「３３３３」及び「５０００」である（図５構成Ａ参照）。
時刻ｔ１に、セル番地カウンタ５０００は、カウンタ値を「１」にカウントアップする。また、シフトレジスタ２３００へパルス信号を出力する。
パルス信号を受けると、シフトレジスタ２３００を構成する記憶手段２３０１（演算セル２１００−０１と対応）は、記憶している構成情報「５０００」を構成情報出力バス３２００へ出力し、他の記憶手段２３０２〜２３１６は、隣接する記憶手段へ自身の保持している構成情報をシフトする。各演算セル２１００は、対応する記憶手段２３０１〜２３１５に書き込まれた構成情報をロードする。
パルス信号を受けると、シフトレジスタ２３００を構成する記憶手段２３０１（演算セル２１００−０１と対応）は、記憶している構成情報「５０００」を構成情報出力バス３２００へ出力し、他の記憶手段２３０２〜２３１６は、隣接する記憶手段へ自身の保持している構成情報をシフトする。各演算セル２１００は、対応する記憶手段２３０１〜２３１５に書き込まれた構成情報をロードする。
セル番地比較器４０００は、セル番地カウンタ出力線５１００の出力値「１」と切替セル番地出力線６１００の出力値「１０」が一致しないので、セル番地比較器出力線４１００へ０を出力する。
信号０を受け取った構成情報選択器３４００は、構成情報出力バス３２００を構成情報入力バス３１００に接続するため、構成情報「５０００」がシフトレジスタ２３００に入力され、記憶手段２３１６に記憶される。記憶手段２３１６に記憶された構成情報「５０００」は、演算セル２１００−１６にロードされる。
信号０を受け取った構成情報選択器３４００は、構成情報出力バス３２００を構成情報入力バス３１００に接続するため、構成情報「５０００」がシフトレジスタ２３００に入力され、記憶手段２３１６に記憶される。記憶手段２３１６に記憶された構成情報「５０００」は、演算セル２１００−１６にロードされる。
従ってこのとき、演算セル２１００−１６、２１００−１２、２１００−１１、２１００−１０及び２１００−０１の構成情報はそれぞれ、「５０００」、「７８４３」、「４５００」、「５６７８」及び「００１０」である。
時刻ｔ２において、セル番地カウンタ５０００は、カウンタ値を「２」にカウントアップし、セル番地カウンタ出力線５１００の出力値も「２」になる。ここでも、セル番地カウンタ出力線５１００の出力値と切替セル番地出力線６１００の出力値は一致しないので、時刻ｔ１の場合と同様に、シフトレジスタ２３００を構成する記憶手段２３０１の記憶している構成情報は、記憶手段２３１６へシフトし、記憶手段２３０２〜２３１６の記憶している構成情報は、隣接する記憶手段へシフトする。各演算セル２１００は、対応する記憶手段の保持する記憶している構成情報をロードする。
時刻ｔ２において、セル番地カウンタ５０００は、カウンタ値を「２」にカウントアップし、セル番地カウンタ出力線５１００の出力値も「２」になる。ここでも、セル番地カウンタ出力線５１００の出力値と切替セル番地出力線６１００の出力値は一致しないので、時刻ｔ１の場合と同様に、シフトレジスタ２３００を構成する記憶手段２３０１の記憶している構成情報は、記憶手段２３１６へシフトし、記憶手段２３０２〜２３１６の記憶している構成情報は、隣接する記憶手段へシフトする。各演算セル２１００は、対応する記憶手段の保持する記憶している構成情報をロードする。
同様の処理が時刻ｔ９まで繰り返される。
時刻ｔ１０において、セル番地カウンタ５０００は、カウンタ値を「１０」にカウントアップし、シフトレジスタ２３００へパルス信号を出力する。
シフトレジスタ２３００は、記憶手段２３０１（演算セル２１００−０１に対応）の記憶している構成情報を構成情報出力バス３２００へ出力し、内部の記憶手段間において、構成情報をシフトする。
時刻ｔ１０において、セル番地カウンタ５０００は、カウンタ値を「１０」にカウントアップし、シフトレジスタ２３００へパルス信号を出力する。
シフトレジスタ２３００は、記憶手段２３０１（演算セル２１００−０１に対応）の記憶している構成情報を構成情報出力バス３２００へ出力し、内部の記憶手段間において、構成情報をシフトする。
このとき、セル番地カウンタ出力線５１００の出力値と切替セル番地出力線６１００の出力値は、共に「１０」であるので、セル番地比較器４０００は、セル番地比較器出力線４１００へ、時間△ｓの間、１を出力する。
信号１を受け取った構成情報選択器３４００は、構成情報送出バス３３００を構成情報入力バス３１００に接続する。従って、シフトレジスタ２３００には、構成情報記憶手段３０００から出力された構成情報「２３１５」が入力され、記憶手段２３１６に書き込まれる。演算セル２１００−１６は、記憶手段２３１６に書き込まれた構成情報「２３１５」をロードする。
信号１を受け取った構成情報選択器３４００は、構成情報送出バス３３００を構成情報入力バス３１００に接続する。従って、シフトレジスタ２３００には、構成情報記憶手段３０００から出力された構成情報「２３１５」が入力され、記憶手段２３１６に書き込まれる。演算セル２１００−１６は、記憶手段２３１６に書き込まれた構成情報「２３１５」をロードする。
また、セル番地比較器出力線４１００から、１を受け取った記憶手段アドレスカウンタ８０００は、出力値に＋１加算し「０ｘ０１」の出力を開始する。
記憶手段アドレスカウンタ出力線８１００を介して、「０ｘ０１」を受け取った切替セル番地記憶手段６０００は、アドレス「０ｘ０１」番地に記憶しているセル番地「１１」を切替セル番地出力線６１００へ出力する。
記憶手段アドレスカウンタ出力線８１００を介して、「０ｘ０１」を受け取った切替セル番地記憶手段６０００は、アドレス「０ｘ０１」番地に記憶しているセル番地「１１」を切替セル番地出力線６１００へ出力する。
同様に、「０ｘ０１」を受け取った構成情報記憶手段３０００は、アドレス「０ｘ０１」番地に記憶している構成情報「５７７８」の出力を開始する。
時刻ｔ１１において、セル番地カウンタ出力線５１００の出力値は「１１」であり、切替セル番地出力線６１００の出力値と一致する。従って、セル番地比較器４０００は、セル番地比較器出力線４１００を介して、１を出力する。
時刻ｔ１１において、セル番地カウンタ出力線５１００の出力値は「１１」であり、切替セル番地出力線６１００の出力値と一致する。従って、セル番地比較器４０００は、セル番地比較器出力線４１００を介して、１を出力する。
信号１を受け取った構成情報選択器３４００は、構成情報送出バス３３００を構成情報入力バス３１００に接続する。従って、シフトレジスタ２３００には、構成情報「５７７８」が入力され、記憶手段２３１６に書き込まれる。演算セル２１００−１６は、記憶手段２３１６に書き込まれた構成情報「５７７８」をロードする。
このとき、記憶手段アドレスカウンタ８０００は、セル番地比較器出力線４１００を介して、１を受け取るが、現在出力中の値「０ｘ０１」と終端アドレスとが一致するので、出力値のインクリメントは行わない。
このとき、記憶手段アドレスカウンタ８０００は、セル番地比較器出力線４１００を介して、１を受け取るが、現在出力中の値「０ｘ０１」と終端アドレスとが一致するので、出力値のインクリメントは行わない。
そのため、時刻ｔ１２以降、切替セル番地出力線６１００の出力値は「１１」のままであるので、セル番地カウンタ出力線５１００の出力値と切替セル番地出力線６１００の出力値とは一致することがない。従って、時刻ｔ１２〜時刻ｔ１６まで、セル番地カウンタ５０００は、カウンタ値のカウントアップを続け、シフトレジスタ２３００は、カウントアップの度に、記憶手段２３０１〜２３１６の記憶している構成情報を巡回的にシフトさせる。
時刻ｔ１７において、セル番地カウンタ５０００のカウンタ値は、既に演算セルの個数１６であるので、セル番地カウンタ５０００は、カウントアップを中止し、構成切替の動作を終了する。
この時点で、セル番地「１０」及び「１１」の演算セル２１００の構成情報は、変更されているが、その他の演算セル２１００の構成情報は、構成切替開始前と同一である。
１．５ まとめ
以上説明してきたように、本発明では、動的再構成演算ブロックは、直列に結合された記憶手段から構成されるシフトレジスタを備え、制御部による制御により、各動的再構成演算セルの構成情報を循環し、変更が必要な構成情報のみ新たな構成情報に入れ替え、その他の構成情報は再利用する。
この時点で、セル番地「１０」及び「１１」の演算セル２１００の構成情報は、変更されているが、その他の演算セル２１００の構成情報は、構成切替開始前と同一である。
１．５ まとめ
以上説明してきたように、本発明では、動的再構成演算ブロックは、直列に結合された記憶手段から構成されるシフトレジスタを備え、制御部による制御により、各動的再構成演算セルの構成情報を循環し、変更が必要な構成情報のみ新たな構成情報に入れ替え、その他の構成情報は再利用する。
従って構成情報記憶手段は、構成変更の必要な動的再構成演算セルの新たな構成情報のみを記憶していれば良く、回路内におけるメモリ容量を削減することができた。
また、上記の特許文献１にも、記憶しておく構成情報の削減を実現する技術が開示されている。
図１９は、特許文献１に開示されている動的再構成演算回路の概略図である。動的再構成演算ブロック２００は、処理する演算に適するように、演算セル２１０の演算内容及び接続構成を変更することができる。この動的再構成演算ブロック２００の演算内容、接続の変更は、シフトレジスタ２３０から入力された構成情報が各演算セル２１０に伝達されることで、達成される。シフトレジスタ２３０に入力された構成情報は、各データ線２５０により分配される。アドレス線２２０により指定されかつマスクレジスタ２４０によりマスクされていない領域の演算セル２１０の構成が、分配された構成情報により変更される。
また、上記の特許文献１にも、記憶しておく構成情報の削減を実現する技術が開示されている。
図１９は、特許文献１に開示されている動的再構成演算回路の概略図である。動的再構成演算ブロック２００は、処理する演算に適するように、演算セル２１０の演算内容及び接続構成を変更することができる。この動的再構成演算ブロック２００の演算内容、接続の変更は、シフトレジスタ２３０から入力された構成情報が各演算セル２１０に伝達されることで、達成される。シフトレジスタ２３０に入力された構成情報は、各データ線２５０により分配される。アドレス線２２０により指定されかつマスクレジスタ２４０によりマスクされていない領域の演算セル２１０の構成が、分配された構成情報により変更される。
このように、変更する範囲を指定することにより、構成を変更しない演算セル２１０の構成情報を再利用することができる。
このため、変更が必要な部分の構成情報のみ用意するだけでよく、構成情報のデータサイズを小さくし、構成情報記憶手段３００の容量を抑制することができる。
しかし、特許文献１の構成では、演算セル２１０の個数に応じて構成切替えのためのハードウェア資源が増加するため、大規模な再構成論理回路では、面積が大きくなるという課題がある。具体的に、演算セル２１０の総個数をＮ個、データ線２５０の演算セル２１０の１個の占める面積をａ、垂直に配置された演算セルの個数をβ、マスクレジスタ２４０の演算セル２１０の１個の占める面積をｂ、アドレス線２２０の演算セル２１０の１個の占める面積をｃとすると、構成切替えのためのハードウェア資源として、（ａ＋ｃ）×Ｎ＋ｂ×β分の面積を占める。そのため、演算セル２１０の個数が多い大規模な再構成論理回路では、構成切替えのための面積が問題となる。
このため、変更が必要な部分の構成情報のみ用意するだけでよく、構成情報のデータサイズを小さくし、構成情報記憶手段３００の容量を抑制することができる。
しかし、特許文献１の構成では、演算セル２１０の個数に応じて構成切替えのためのハードウェア資源が増加するため、大規模な再構成論理回路では、面積が大きくなるという課題がある。具体的に、演算セル２１０の総個数をＮ個、データ線２５０の演算セル２１０の１個の占める面積をａ、垂直に配置された演算セルの個数をβ、マスクレジスタ２４０の演算セル２１０の１個の占める面積をｂ、アドレス線２２０の演算セル２１０の１個の占める面積をｃとすると、構成切替えのためのハードウェア資源として、（ａ＋ｃ）×Ｎ＋ｂ×β分の面積を占める。そのため、演算セル２１０の個数が多い大規模な再構成論理回路では、構成切替えのための面積が問題となる。
この技術に比べて本発明では、制御部は、動的再構成演算ブロック内の動的再構成演算セルの数が増加しても、ほとんど回路規模は変わらない。また、動的再構成演算ブロック内において、構成変更に係るハードウェア資源は、シフトレジスタのみであるので、動的再構成演算セルの数が増加しても、特許文献１の技術に比べて、動的再構成演算ブロック全体の面積の増加を抑制できる。従って動的再構成演算ブロックの構成変更に係る面積の増加を抑制できる。
１．６ 補足
以上実施の形態１について説明してきたが、これは一例であって、以下のような場合も、本発明に含まれる。
１．６ 補足
以上実施の形態１について説明してきたが、これは一例であって、以下のような場合も、本発明に含まれる。
（１）記憶手段アドレスカウンタ８０００は、切替セル番地記憶手段６０００及び構成情報記憶手段３０００内における、構成変更に関するデータが記憶されている領域の先頭アドレスと終端アドレスの組を予め記憶していると記載したが、当該動的再構成演算回路１１０を搭載している機器の制御機構から、構成変更の度に先頭アドレス及び終端アドレスを指示されるとしても良い。
（２）また、記憶手段アドレスカウンタ８０００は、セル番地カウンタ５０００の初期化を行うと記載したが、これについても、動的再構成演算回路１１０を搭載している機器の制御機構により初期化されるとしても良い。
（３）上記の実施の形態１では、対応する記憶手段の記憶している構成情報が変更されるたびに、各演算セルは、新たな構成情報に従って書替えられるとしてきた。つまり、１６個の演算セルを含む動的再構成演算ブロックの構成変更においては、シフトレジスタ内において、構成情報がシフトするたびに、演算セルは再構成されるので、計１６回再構成が実行されることになるが、これに限るものではない。
（３）上記の実施の形態１では、対応する記憶手段の記憶している構成情報が変更されるたびに、各演算セルは、新たな構成情報に従って書替えられるとしてきた。つまり、１６個の演算セルを含む動的再構成演算ブロックの構成変更においては、シフトレジスタ内において、構成情報がシフトするたびに、演算セルは再構成されるので、計１６回再構成が実行されることになるが、これに限るものではない。
例えば、全ての記憶手段に、適切に構成情報が書き込まれた後、つまり、セル番地カウンタ５０００のカウンタ値が１６になった時点で、一斉に、１６個の演算セルの再構成が実行されるとしてもよい。
２． 実施の形態２
以下に、本発明の実施の形態２について、図面を用いて説明する。
２．１ 構成及び動作
図１０は、本発明の実施の形態２における動画像の高画質化装置１８００１である。
２． 実施の形態２
以下に、本発明の実施の形態２について、図面を用いて説明する。
２．１ 構成及び動作
図１０は、本発明の実施の形態２における動画像の高画質化装置１８００１である。
高画質化装置１８００１は、動画像データ生成部１８０００、動画像高画質化回路１９０００、画像特徴量データ線１９１００及びディスプレイ１１０００を含んで構成される。
高画質化装置１８００１は、動画像データ生成部１８０００の生成した動画像データを、動画像高画質化回路１９０００に入力し、画質を向上した画像データをディスプレイ１１０００に表示する機能を備える。
高画質化装置１８００１は、動画像データ生成部１８０００の生成した動画像データを、動画像高画質化回路１９０００に入力し、画質を向上した画像データをディスプレイ１１０００に表示する機能を備える。
動画像高画質化回路１９０００は、ビデオフレームバッファ１７０００ａ、１７０００ｂ及び動的再構成演算回路１１０により構成される。
動的再構成演算回路１１０の構成は、実施の形態１と同じく、図１である。実施の形態１と同じ構成要素については同じ符号を用い、説明を省略する。
動画像データ生成部１８０００より入力された画像データは、ビデオフレームバッファ１７０００ａに格納された後、動的再構成演算回路１１０により高画質化処理され、ビデオフレームバッファ１７０００ｂに格納される。その後、画像データは、ビデオフレームバッファ１７０００ｂよりディスプレイ１１０００に送付される。
動的再構成演算回路１１０の構成は、実施の形態１と同じく、図１である。実施の形態１と同じ構成要素については同じ符号を用い、説明を省略する。
動画像データ生成部１８０００より入力された画像データは、ビデオフレームバッファ１７０００ａに格納された後、動的再構成演算回路１１０により高画質化処理され、ビデオフレームバッファ１７０００ｂに格納される。その後、画像データは、ビデオフレームバッファ１７０００ｂよりディスプレイ１１０００に送付される。
図１１及び図１２は、動的再構成演算回路１１０で行われる高画質化のためのフィルタ処理の計算式の一例を示す。
また、動的再構成演算回路１１０で処理される画像の順序を図１３に示す。図１３に示すように、画像データ２００００、２０１００、２０２００の順に高画質化の処理が施される。
また、動的再構成演算回路１１０で処理される画像の順序を図１３に示す。図１３に示すように、画像データ２００００、２０１００、２０２００の順に高画質化の処理が施される。
この高画質化装置１８００１では、画像データの特徴に応じて、画像データに図１１又は図１２に示す演算によるフィルタ処理を施す。
具体的には、ノイズ量が所定の閾値に満たない画像データに対しては、図１１に示す演算式：
Ｘ２’＝（１＊Ｘ１＋１＊Ｘ３）／２
Ｘ１：Ｘ２の位置の左隣の画素データ
Ｘ２：補正対象の画素データ
Ｘ３：Ｘ２の位置の右隣の画素データ
Ｘ２’：補正後の画素データ
を用いてフィルタ処理を施す。
具体的には、ノイズ量が所定の閾値に満たない画像データに対しては、図１１に示す演算式：
Ｘ２’＝（１＊Ｘ１＋１＊Ｘ３）／２
Ｘ１：Ｘ２の位置の左隣の画素データ
Ｘ２：補正対象の画素データ
Ｘ３：Ｘ２の位置の右隣の画素データ
Ｘ２’：補正後の画素データ
を用いてフィルタ処理を施す。
また、所定の閾値を超えるノイズを含む画像データに対しては、図１２に示す演算式：
Ｘ２’＝（１＊Ｘ１＋２＊Ｘ２＋１＊Ｘ３）／４
Ｘ１：Ｘ２の位置の左隣の画素データ
Ｘ２：補正対象の画素データ
Ｘ３：Ｘ２の位置の右隣の画素データ
Ｘ２’：補正後の画素データ
を用いてフィルタ処理を施す。
Ｘ２’＝（１＊Ｘ１＋２＊Ｘ２＋１＊Ｘ３）／４
Ｘ１：Ｘ２の位置の左隣の画素データ
Ｘ２：補正対象の画素データ
Ｘ３：Ｘ２の位置の右隣の画素データ
Ｘ２’：補正後の画素データ
を用いてフィルタ処理を施す。
動画像データ生成部１８０００は、各画像データのノイズ量を検出する機能を備える。例えば、画像データ２００００、２０１００及び２０２００のうち画像データ２０１００のノイズが所定の閾値を超えることを検出すると、動画像データ生成部１８０００は、画像特徴量データ線１９１００を通して、画像データ２０１００がノイズの多い画像データであることを示す情報を動的再構成演算回路１１０に伝達する。
この情報を受けて、動的再構成演算回路１１０は、画像データ２００００及び２０２００に対して図１１に示す演算を用いたフィルタ処理施し、画像データ２０１００に対して図１２に示す演算を用いたフィルタ処理を施す。
これを実現するために、動的再構成演算回路１１０は、構成変更を、画像データ２００００の処理と画像データ２０１００の処理の間、画像データ２０１００の処理と画像データ２０２００の処理の間で行う。
これを実現するために、動的再構成演算回路１１０は、構成変更を、画像データ２００００の処理と画像データ２０１００の処理の間、画像データ２０１００の処理と画像データ２０２００の処理の間で行う。
構成変更については、実施の形態１において説明したように、変更が必要な動的再構成演算セルのみ構成情報を変更し、その他の動的再構成演算セルについては、構成変更前の構成情報を用いる。
動的再構成演算回路１１０への各画像データの入力は、上の水平ラインデータより順番に入力されるが、図１４のように、何れの画像データの上にも、垂直ブランキング領域２００１０と呼ぶ、無効なデータが伝送される時間がある。
動的再構成演算回路１１０への各画像データの入力は、上の水平ラインデータより順番に入力されるが、図１４のように、何れの画像データの上にも、垂直ブランキング領域２００１０と呼ぶ、無効なデータが伝送される時間がある。
動的再構成演算回路１１０は、このブランキング領域を検出し、構成変更を開始する。垂直ブランキング領域２００１０の時間に構成の変更を完了させる。
３． 実施の形態３
図１５は、本発明の実施の形態３における、移動通信装置１００００の外観を示す図である。
３． 実施の形態３
図１５は、本発明の実施の形態３における、移動通信装置１００００の外観を示す図である。
移動通信装置１００００とは、例えば、携帯電話機、ＰＤＡ、携帯型動画再生装置、携帯型音楽再生装置、デジタルカメラなど、様々な機器が考えられる。
図１５に示すように、移動通信装置１００００は、ディスプレイ１１０００、撮像手段１２０００、音出力手段１３０００、音入力手段１４０００、コマンド入力手段１５０００、アンテナ１６０００を備える。また、内部には、実施の形態１において説明した動的再構成演算回路１１０を搭載している。
図１５に示すように、移動通信装置１００００は、ディスプレイ１１０００、撮像手段１２０００、音出力手段１３０００、音入力手段１４０００、コマンド入力手段１５０００、アンテナ１６０００を備える。また、内部には、実施の形態１において説明した動的再構成演算回路１１０を搭載している。
動的再構成演算回路１１０の構成は、実施の形態１と同じく、図１である。実施の形態１と同じ構成要素については同じ符号を用い、説明を省略する。
３．１ 移動通信装置１００００の機能
以下に、移動通信装置１００００の機能について、具体例を説明する。
なお、これらは、一例であって、他の機能も備えていてもよい。
３．１ 移動通信装置１００００の機能
以下に、移動通信装置１００００の機能について、具体例を説明する。
なお、これらは、一例であって、他の機能も備えていてもよい。
（１）映像再生機能
動的再構成演算回路１１０は、ディスプレイ１１０００と、ビデオフレームバッファを介して接続されている。動的再構成演算回路１１０は、ＪＰＥＧなどの静止画デコード処理、ＭＰＥＧなどの動画デコード処理、ゲームなどの３次元グラフィックス処理、テキスト描画処理を行い、またそれぞれの映像の重ね合わせ処理を行う。続いて、処理済の画像データをフレームバッファに書き込む。
動的再構成演算回路１１０は、ディスプレイ１１０００と、ビデオフレームバッファを介して接続されている。動的再構成演算回路１１０は、ＪＰＥＧなどの静止画デコード処理、ＭＰＥＧなどの動画デコード処理、ゲームなどの３次元グラフィックス処理、テキスト描画処理を行い、またそれぞれの映像の重ね合わせ処理を行う。続いて、処理済の画像データをフレームバッファに書き込む。
ディスプレイ１１０００は、フレームバッファから、処理済の画像データを取得し、取得した画像データを基に映像を表示する。
（２）撮像機能
また、動的再構成演算回路１１０は、撮像手段１２０００と、ビデオフレームバッファを介して接続されている。
（２）撮像機能
また、動的再構成演算回路１１０は、撮像手段１２０００と、ビデオフレームバッファを介して接続されている。
撮像手段１２０００は、撮像した画像データを、ビデオフレームバッファに書き込む。
動的再構成演算回路１１０は、ビデオフレームバッファから画像データを取得し、取得した画像データに対して、エンコード処理を施す。エンコード処理の具体例としては、ＪＰＥＧなどの静止画エンコード処理、ＭＰＥＧなどの動画エンコード処理などが挙げられる。
動的再構成演算回路１１０は、ビデオフレームバッファから画像データを取得し、取得した画像データに対して、エンコード処理を施す。エンコード処理の具体例としては、ＪＰＥＧなどの静止画エンコード処理、ＭＰＥＧなどの動画エンコード処理などが挙げられる。
（３）音声再生機能
さらに、動的再構成演算回路１１０は、音出力手段１３０００と、オーディオフレームバッファを介して接続されている。動的再構成演算回路１１０は、ＭＰＥＧなどの音声デコード処理を行い、デコード済みの音声データをオーディオフレームバッファへ書き込む。音出力手段１３０００は、オーディオフレームバッファから音声データを読み出し、読み出した音声データを基に音声を生成し、出力する。
さらに、動的再構成演算回路１１０は、音出力手段１３０００と、オーディオフレームバッファを介して接続されている。動的再構成演算回路１１０は、ＭＰＥＧなどの音声デコード処理を行い、デコード済みの音声データをオーディオフレームバッファへ書き込む。音出力手段１３０００は、オーディオフレームバッファから音声データを読み出し、読み出した音声データを基に音声を生成し、出力する。
（４）録音機能
また、動的再構成演算回路１１０は、音入力手段１４０００と、オーディオフレームバッファを介して接続される。
音入力手段１４０００は、マイクなどを含んで構成され、音声を収集して音声データを生成し、生成した音声データをオーディオフレームバッファに書き込む。
また、動的再構成演算回路１１０は、音入力手段１４０００と、オーディオフレームバッファを介して接続される。
音入力手段１４０００は、マイクなどを含んで構成され、音声を収集して音声データを生成し、生成した音声データをオーディオフレームバッファに書き込む。
動的再構成演算回路１１０は、オーディオフレームバッファから音声データを読み出し、読み出した音声データに、例えばＭＰＥＧなどの音声エンコード処理を施す。
なお、上記の（１）〜（４）において、動的再構成演算回路１１０は、ＪＰＥＧ，ＭＰＥＧなど規格に準拠したデコード処理及びエンコード処理を行っているが、ビデオ処理規格、音声処理規格は、様々な種類があり、それぞれ処理の内容が異なる。この処理が異なり、プロセッサでは負荷の重い部分を、動的再構成演算ブロック２０１０にて処理させることで、複数の規格の処理に柔軟に対応可能となる。
なお、上記の（１）〜（４）において、動的再構成演算回路１１０は、ＪＰＥＧ，ＭＰＥＧなど規格に準拠したデコード処理及びエンコード処理を行っているが、ビデオ処理規格、音声処理規格は、様々な種類があり、それぞれ処理の内容が異なる。この処理が異なり、プロセッサでは負荷の重い部分を、動的再構成演算ブロック２０１０にて処理させることで、複数の規格の処理に柔軟に対応可能となる。
（５）通信機能
動的再構成演算回路１１０は、アンテナ１６０００と図示しない無線周波数回路ブロックと接続され、動的再構成演算回路１１０により通信処理が行われることにより、無線ネットワークを構成する。また、動的再構成演算回路１１０は、送受信データの暗復号処理も行う。
動的再構成演算回路１１０は、アンテナ１６０００と図示しない無線周波数回路ブロックと接続され、動的再構成演算回路１１０により通信処理が行われることにより、無線ネットワークを構成する。また、動的再構成演算回路１１０は、送受信データの暗復号処理も行う。
通信規格、暗号規格は、様々な種類があり、それぞれ処理の内容が異なる。この処理が異なり、プロセッサでは負荷の重い部分を、動的再構成演算ブロック２０１０にて処理させることで、複数の規格の処理に柔軟に対応可能となる。
（６）利用者操作の受付
コマンド入力手段１５０００は、図１５に示すように多数のボタンを備える。例えば、再生ボタン、停止ボタン、方向キー、決定ボタンなどである。コマンド入力手段１５０００は、利用者によるこれらのボタン操作を受け付け、受け付けた操作に従って、上記の（１）〜（５）において説明した各種の機能を実現するように、動的再構成演算回路１１０を初めとする各構成へ、指示を出力する。
３．２ まとめ
通信システム、映像処理システム、セキュリティー処理システムの多くは、複数の規格に対応するため、本発明の移動通信装置１００００のように動的再構成演算回路１１０を搭載し、必要に応じて回路構成を変更することで、多数のハードウェア回路を搭載することなく各規格に準拠した処理を行うことができる。
（６）利用者操作の受付
コマンド入力手段１５０００は、図１５に示すように多数のボタンを備える。例えば、再生ボタン、停止ボタン、方向キー、決定ボタンなどである。コマンド入力手段１５０００は、利用者によるこれらのボタン操作を受け付け、受け付けた操作に従って、上記の（１）〜（５）において説明した各種の機能を実現するように、動的再構成演算回路１１０を初めとする各構成へ、指示を出力する。
３．２ まとめ
通信システム、映像処理システム、セキュリティー処理システムの多くは、複数の規格に対応するため、本発明の移動通信装置１００００のように動的再構成演算回路１１０を搭載し、必要に応じて回路構成を変更することで、多数のハードウェア回路を搭載することなく各規格に準拠した処理を行うことができる。
さらに、動的再構成演算回路１１０は、本実施の形態で説明を行った移動通信装置だけでなく、ＴＶ・ＤＶＤプレイヤー・カーナビなどの映像表示装置、ＤＶＤレコーダ・ビデオカメラ・ＤＳＣ・セキュリティーカメラ・などの映像記録装置、オーディオプレイヤーなどの装置、通信装置内の、通信システム、セキュリティー処理システムにも利用できる。
４． その他の変形例
以上、本発明に関わる動的再構成演算回路１１０の実施の形態について説明したが、本発明は、上述の実施の形態そのものに限定されることは無い。即ち、各実施の形態で示した動的再構成演算回路１１０は、以下に示すように部分的に変形してもよい。
４． その他の変形例
以上、本発明に関わる動的再構成演算回路１１０の実施の形態について説明したが、本発明は、上述の実施の形態そのものに限定されることは無い。即ち、各実施の形態で示した動的再構成演算回路１１０は、以下に示すように部分的に変形してもよい。
（１）実施の形態１では、動的再構成演算ブロック２０１０の演算セルは４×４の行列形式に配置していたが、１０×４での矩形行列形式でも良い。また、ライン単位で配置されていてもよく、配置の構成を問わない。
また、動的再構成演算セル２１００の実行する処理には、乗算、シフト、加算、論理演算、除算や減算、ローテート演算などが考えられる。動的再構成演算ブロック２０１０を構成する演算セル２１００の実行できる処理の種類は特に限定されておらず、各演算セル２１００が多数の処理を実行できる構成であっても良いし、実行できる処理の種類がが少なくても良い。また、動的再構成演算ブロック２０１０を構成する演算セル２１００全てが同一の構成であっても良いし、例えば、特定の演算セルのみ除算ができるなど、構成が異なる演算セルが混在していても良い。
また、動的再構成演算セル２１００の実行する処理には、乗算、シフト、加算、論理演算、除算や減算、ローテート演算などが考えられる。動的再構成演算ブロック２０１０を構成する演算セル２１００の実行できる処理の種類は特に限定されておらず、各演算セル２１００が多数の処理を実行できる構成であっても良いし、実行できる処理の種類がが少なくても良い。また、動的再構成演算ブロック２０１０を構成する演算セル２１００全てが同一の構成であっても良いし、例えば、特定の演算セルのみ除算ができるなど、構成が異なる演算セルが混在していても良い。
また、全ての動的再構成演算セル２１００は、構成の切り替え可能としたが、一部構成が切り替わらない演算セル２１００があってもよい。
動的再構成演算セル２１００は１入力１出力、３入力２出力など、入出力の個数は変わっても良い。その場合は、演算セル２１００の入力個数、出力個数を増やすことにより、対応できる。
動的再構成演算セル２１００は１入力１出力、３入力２出力など、入出力の個数は変わっても良い。その場合は、演算セル２１００の入力個数、出力個数を増やすことにより、対応できる。
なお、動的再構成演算セル２１００は、同じクロックで動作させても良いし、複数のクロックラインを配し、演算セル毎に演算動作クロックを変えても良い。
（２）実施の形態１では、全ての演算セル２1００は一つのシフトレジスタ２３００に接続されていたが、シフトレジスタ２３００が複数有っても良い。その場合、シフトレジスタ毎に接続される演算セル個数や、構成情報のｂｉｔ数など、異なっていても良い。また、複数のシフトレジスタは、一つの構成情報選択器３４００に接続されていてもよく、また、異なった構成情報選択器３４００及び構成情報記憶手段３０００に接続されていても良い。
（２）実施の形態１では、全ての演算セル２1００は一つのシフトレジスタ２３００に接続されていたが、シフトレジスタ２３００が複数有っても良い。その場合、シフトレジスタ毎に接続される演算セル個数や、構成情報のｂｉｔ数など、異なっていても良い。また、複数のシフトレジスタは、一つの構成情報選択器３４００に接続されていてもよく、また、異なった構成情報選択器３４００及び構成情報記憶手段３０００に接続されていても良い。
（３）実施の形態１では、構成情報の再利用を実現する。既に述べたように、構成情報には、各演算セルにより実行される演算の種類、演算用パラメータ、配線情報を含んでいる。従って、構成情報全体ではなく演算用パラメータのみ再利用する構成であっても良い。その場合、各構成要素は構成情報の代わりに演算用のパラメータを扱う構成とすればよい。なお、演算の種類及び配線情報の切替えは別の手段を用いても良いし、演算の種類及び配線情報の切替えのハードウェア資源を別途一組保持し、実施の形態１と同様の動作により切替を行っても良い。
また、演算パラメータを変更する場合、実施の形態１と同様に、シフトレジスタ２３００を構成する各記憶手段の記憶している構成情報を巡回させても良い。この場合、構成情報記憶手段３０００は、パラメータを変更すべき動的再構成演算セルの新たな演算パラメータを記憶している。
制御部２０００は、実施の形態１と同様の手順で、シフトレジスタ２３００を構成する各記憶手段の保持する構成情報を巡回させる。
制御部２０００は、実施の形態１と同様の手順で、シフトレジスタ２３００を構成する各記憶手段の保持する構成情報を巡回させる。
パラメータを変更すべき動的再構成演算セルと対応する構成情報が出力された時（具体的にはセル番地比較器４０００が１を出力した時）構成情報選択器３４００は、シフトレジスタ２３００から出力された構成情報のうち、演算パラメータの部分を構成情報記憶手段３０００に記憶されている構成情報に書替えて、シフトレジスタ２３００へ入力する。
（４）実施の形態１では、動的再構成演算回路１１０は、構成情報記憶手段３０００と切替セル番地記憶手段６０００とを個別に保持していたが、一つの記憶手段に統合しても良い。その場合、一つの記憶手段の中に、構成情報とセル番地を同じ番地に格納し、出力データのうち、セル番地をセル番地比較器４０００に、構成情報を構成情報選択器３４００に入力すればよい。
（４）実施の形態１では、動的再構成演算回路１１０は、構成情報記憶手段３０００と切替セル番地記憶手段６０００とを個別に保持していたが、一つの記憶手段に統合しても良い。その場合、一つの記憶手段の中に、構成情報とセル番地を同じ番地に格納し、出力データのうち、セル番地をセル番地比較器４０００に、構成情報を構成情報選択器３４００に入力すればよい。
（５）実施の形態２では、垂直ブランキングの領域で構成を変更していたが、水平ブランキング領域で構成を変更しても良い。
動画像高画質化回路１９０００は、２つのビデオフレームバッファを内包していたが、含まない構成でも良い。
動画像データ生成部１８０００にて、画像の特徴を検出していたが、動的再構成演算回路１１０により検出しても良い。
動画像高画質化回路１９０００は、２つのビデオフレームバッファを内包していたが、含まない構成でも良い。
動画像データ生成部１８０００にて、画像の特徴を検出していたが、動的再構成演算回路１１０により検出しても良い。
（６）上記の実施の形態１で説明した動的再構成演算回路１１０は、１の動的再構成演算ブロック２０１０を含む構成であったが、２以上の動的再構成演算ブロックを含む構成であってもよい。
この場合、動的再構成演算ブロックごとに、制御部及び構成情報記憶手段（以下これらをまとめて切替機構と呼ぶを備える構成であっても良いし、１切の替機構により、複数の動的再構成演算ブロックの構成変更を行うとしてもよい。
この場合、動的再構成演算ブロックごとに、制御部及び構成情報記憶手段（以下これらをまとめて切替機構と呼ぶを備える構成であっても良いし、１切の替機構により、複数の動的再構成演算ブロックの構成変更を行うとしてもよい。
以下に、１の切替機構により２つの動的再構成演算ブロックの構成変更を行う例について説明する。
図１６は、本変形例の動的再構成演算回路の一部を抜粋して記載したブロック図である。
実施の形態１と同様の構成には同一の参照符号を付している。
図１６は、本変形例の動的再構成演算回路の一部を抜粋して記載したブロック図である。
実施の形態１と同様の構成には同一の参照符号を付している。
動的再構成演算回路は、新たな動的再構成演算ブロック２０２０及びスイッチ１００１及び１００２を含む。
動的再構成演算ブロック２０２０は、４×５のマトリクス状に２０個の動的再構成演算セル２４００−１７〜２４００−３６を含んで構成される。各動的再構成演算セルは、シフトレジスタ２５００に接続されており、シフトレジスタの出力端子に近い順にセル番地「１７」、「１８」、「１９」・・・「３６」が割り当てられている。
動的再構成演算ブロック２０２０は、４×５のマトリクス状に２０個の動的再構成演算セル２４００−１７〜２４００−３６を含んで構成される。各動的再構成演算セルは、シフトレジスタ２５００に接続されており、シフトレジスタの出力端子に近い順にセル番地「１７」、「１８」、「１９」・・・「３６」が割り当てられている。
シフトレジスタ２５００は、シフトレジスタ２３００と同様に、各演算セルと対応する２０個の記憶手段を直列に結合して構成される。各記憶手段は、対応する演算セルの構成情報を記憶している。
セル番地カウンタ５０００は、実施の形態１と同様に、カウンタ値を時間△ｔおきにカウントアップする。このとき、カウンタ値と、パルス信号とをスイッチ１００２へ出力する。
セル番地カウンタ５０００は、実施の形態１と同様に、カウンタ値を時間△ｔおきにカウントアップする。このとき、カウンタ値と、パルス信号とをスイッチ１００２へ出力する。
スイッチ１００２は、セル番地カウンタ５０００からパルス信号とカウンタ値とを受け取る。受け取ったカウンタ値が、動的再構成演算ブロック２０１０を構成する演算セル２１００の総数「１６」以下であれば、信号線５２００を信号線５４００と結合し、動的再構成演算ブロック２０１０へパルス信号が入力されるようにする。
受け取ったカウンタ値が「１７」以上であれば、スイッチ１００２は信号線５２００と信号線５３００とを結合し、パルス信号が、動的再構成演算ブロック２０２０に入力されるようにする。
受け取ったカウンタ値が「１７」以上であれば、スイッチ１００２は信号線５２００と信号線５３００とを結合し、パルス信号が、動的再構成演算ブロック２０２０に入力されるようにする。
この構成により、２つの動的再構成演算ブロックのうち何れか一方にのみ、パルス信号が入力される。パルス信号の入力された一方の動的再構成演算ブロック内のシフトレジスタは、出力端子に最も近い記憶手段の記憶している構成情報を、構成情報出力バス３２００へ出力し、その他の記憶手段は、隣接する記憶手段へ構成情報をシフトする。
また、セル番地カウンタ５０００は、セル番地カウンタ出力線５１００を介してカウンタ値をスイッチ１００１へ出力する。
また、セル番地カウンタ５０００は、セル番地カウンタ出力線５１００を介してカウンタ値をスイッチ１００１へ出力する。
スイッチ１００１は、構成情報中継バス３５００を介して構成情報選択器３４００から構成情報を受け取る。このとき、セル番地カウンタ５０００から受け取ったカウンタ値が「１６」以下であれば、構成情報中継バス３５００と構成情報入力バス３１００とを接続する。
受け取ったカウンタ値が、「１７」以上であれば、構成情報中継バス３５００と構成情報入力バス３６００とを接続する。
受け取ったカウンタ値が、「１７」以上であれば、構成情報中継バス３５００と構成情報入力バス３６００とを接続する。
また、図示していないが記憶手段アドレスカウンタは、構成変更の開始時に、セル番地カウンタ５０００を０に初期化し、セル番地カウンタ５０００のカウンタ値が３６になると、セル番地カウンタ５０００を停止させる。
以上の構成により、２つの動的再構成演算ブロックに、それぞれ異なる機能の回路を構築することができる。
以上の構成により、２つの動的再構成演算ブロックに、それぞれ異なる機能の回路を構築することができる。
また、記憶手段アドレスカウンタ８０００は、セル番地カウンタ５０００の初期値を「０」、終端値を「１６」とするように制御すれることにより、動的再構成演算ブロック２０２０には、何ら影響を与えることなく、動的再構成演算ブロック２０１０のみ構成変更することができる。
また、セル番地カウンタ５０００の初期値を「１７」、終端値を「３６」とすれば、動的再構成演算ブロック２０１０には、何ら影響を与えることなく、動的再構成演算ブロック２０２０のみ構成変更をすることができる。
また、セル番地カウンタ５０００の初期値を「１７」、終端値を「３６」とすれば、動的再構成演算ブロック２０１０には、何ら影響を与えることなく、動的再構成演算ブロック２０２０のみ構成変更をすることができる。
（７）また、上記の変形例において、動的再構成演算セルの個数が等しい動的再構成演算ブロックを複数搭載している例を想定する。
このとき、記憶手段アドレスカウンタは、セル番地カウンタのカウンタ値に関わらず、構成情報中継バス３５００と、全ての構成情報入力バスとを接続するように、スイッチ１００１を制御し、セル番地比較器４０００が常に０を出力するように制御する。
このとき、記憶手段アドレスカウンタは、セル番地カウンタのカウンタ値に関わらず、構成情報中継バス３５００と、全ての構成情報入力バスとを接続するように、スイッチ１００１を制御し、セル番地比較器４０００が常に０を出力するように制御する。
また、セル番地カウンタの初期値を「０」、終端値を「１６」とする。このようにすることで、全ての動的再構成演算ブロックの構成を同一にすることができる。
（８）上記の実施の形態では、動的再構成演算ブロックは、１６個の動的再構成演算セルとシフトレジスタから構成され、各演算ブロックの構成情報には、その演算ブロックが実行する演算の種類、演算用パラメータ、演算を施すデータの取得先の演算ブロックが記載されている。
（８）上記の実施の形態では、動的再構成演算ブロックは、１６個の動的再構成演算セルとシフトレジスタから構成され、各演算ブロックの構成情報には、その演算ブロックが実行する演算の種類、演算用パラメータ、演算を施すデータの取得先の演算ブロックが記載されている。
しかし、動的再構成演算ブロックの構成は、これに限るものではなく、例えば、演算を実行する演算セルと演算セル間の配線を接続及び切断する結線リソースから構成されるものもある。
このような場合であっても、実施の形態１と同様に、各演算セル及び結線リソースと対応する記憶手段を直列に結合して構成されるシフトレジスタにより、構成情報を巡回させ、変更の必要な演算セル及び結線リソースの構成情報のみを変更する構成であってもよい。
このような場合であっても、実施の形態１と同様に、各演算セル及び結線リソースと対応する記憶手段を直列に結合して構成されるシフトレジスタにより、構成情報を巡回させ、変更の必要な演算セル及び結線リソースの構成情報のみを変更する構成であってもよい。
（９）本発明にかかる動的再構成演算回路１１０は、変更必要な動的再構成演算セル２１００の構成情報のみ保持すれば良いため、構成情報記憶手段３０００の容量を抑制できる。
また、構成切替えのハードウェア資源としては、演算セル２１００の個数に依存して面積が増加するアドレス線、マスクレジスタを必要としない。
また、構成切替えのハードウェア資源としては、演算セル２１００の個数に依存して面積が増加するアドレス線、マスクレジスタを必要としない。
この構成により、更新される演算セル２１００の個数が少なく、演算セル２１００の個数が多い大規模な再構成演算回路を用いたメディア処理装置において有用である。また通信やセキュリティー等の用途にも応用できる。
（１０）また、本発明は、少なくとも２種類の構成に変更可能な動的再構成演算ブロックと、前記動的再構成演算ブロックの出力端に接続された第１の配線と、前記動的再構成演算ブロックの入力端に接続された第２の配線と、第１の記憶手段と、前記第１の記憶手段の出力端に接続された第３の配線と、前記第１の配線と前記第３の配線のデータとの何れかを選択し、前記第２の配線に伝達する選択器とを備えた動的再構成演算回路装置である。
（１０）また、本発明は、少なくとも２種類の構成に変更可能な動的再構成演算ブロックと、前記動的再構成演算ブロックの出力端に接続された第１の配線と、前記動的再構成演算ブロックの入力端に接続された第２の配線と、第１の記憶手段と、前記第１の記憶手段の出力端に接続された第３の配線と、前記第１の配線と前記第３の配線のデータとの何れかを選択し、前記第２の配線に伝達する選択器とを備えた動的再構成演算回路装置である。
（１１）前記変形例（１０）において、前記動的再構成演算ブロックは、少なくとも２種類の構成に変更可能な複数の動的再構成演算セルと、前記動的再構成演算セルに接続された複数の第２の記憶手段を含み、前記複数の第２の記憶手段は、チェーン状に数珠つなぎされ、チェーンの出力端が前記第１の配線に接続され、チェーンの入力端が前記第２の配線に接続されていることを特徴とする動的再構成演算回路装置であってもよい。
（１２）また、本発明は、上記の変形例（１１）において、前記複数の第２の記憶手段は一意に番地付けされ、前記番地を順番に遷移するセル番地カウンタと、前記第２の記憶手段の内、保持データを変更する前記番地を格納する第３の記憶手段と、前記セル番地カウンタと前記第３の記憶手段の出力とを比較する、セル番地比較器とを更に備え、前記選択器は、前記セル番地比較器の出力に基づいて前記第１の配線と前記第３の配線のデータの何れを選択するかを決定することを特徴とする動的再構成演算回路装置であってもよい。
（１３）また、変形例（１２）の動的再構成演算回路装置において、前記第１の記憶手段及び前記第３の記憶手段の読み出し番地を算出する記憶手段アドレスカウンタと、前記記憶手段アドレスカウンタの出力端に接続された第３の配線と、前記記憶手段アドレスカウンタの出力端に接続された第４の配線を保持し、前記第３の配線は、前記第１の記憶手段の読み出し番地入力の入力端に接続され、前記第４の配線は、前記第３の記憶手段の読み出し番地入力の入力端に接続されているとしてもよい。
（１４）上記の変形例（１０）〜（１３）の動的再構成演算装置において、前記第１の記憶手段は、前記動的再構成演算ブロックの構成情報を格納し、前記第１と第２の配線は、前記構成情報を伝達し、前記選択器は、前記構成情報を選択するとしてもよい。
（１５）上記の変形例（１０）〜（１３）の動的再構成演算装置において、前記第１の記憶手段は、前記動的再構成演算ブロックの演算用データを格納し、前記第１と第２の配線は、前記演算用データを伝達し、前記選択器は、前記演算用データを選択するとしてもよい。
（１５）上記の変形例（１０）〜（１３）の動的再構成演算装置において、前記第１の記憶手段は、前記動的再構成演算ブロックの演算用データを格納し、前記第１と第２の配線は、前記演算用データを伝達し、前記選択器は、前記演算用データを選択するとしてもよい。
（１６）上記の変形例（１０）〜（１５）の動的再構成演算装置において、請求項１〜６の何れかに記載の動的再構成演算回路を搭載し、処理不要な演算データが転送されている期間に前記動的再構成演算ブロックの構成の切替えを行う構成であっても良い。
（１７）また、本発明は、上記の変形例（１０）〜（１５）に記載の動的再構成演算装置を搭載した情報処理装置である。
（１７）また、本発明は、上記の変形例（１０）〜（１５）に記載の動的再構成演算装置を搭載した情報処理装置である。
（１８）また、図１に記載されている構成情報記憶手段３０００及びセル番地記憶手段６０００は、動的再構成演算回路１１０内に配置されている必要はなく、当該動的再構成演算回路１１０を搭載している機器内に、同様の機能を備える記憶機構が存在すればよい。
図１７は、このような構成の情報処理装置１２００の構成の一例を示すブロック図である。ここで、情報処理装置１２００としては、画像処理装置、携帯電話機、ゲーム機など様々な機器が該当し、それぞれの機器に必要なその他の機能部を備えると考えられる。例えば、携帯電話機であれば、マイク、スピーカ、アンテナ、入力キーなどを備えていると考えられるが、本発明の特徴部分と直接関連のない部分は、図面上では、省略している。
図１７は、このような構成の情報処理装置１２００の構成の一例を示すブロック図である。ここで、情報処理装置１２００としては、画像処理装置、携帯電話機、ゲーム機など様々な機器が該当し、それぞれの機器に必要なその他の機能部を備えると考えられる。例えば、携帯電話機であれば、マイク、スピーカ、アンテナ、入力キーなどを備えていると考えられるが、本発明の特徴部分と直接関連のない部分は、図面上では、省略している。
情報処理装置１２００は、動的再構成演算回路１２０、主制御部１０００構成情報記憶手段３０００及び切替セル番地記憶手段６０００から構成され、構成情報記憶手段３０００は、構成情報記憶手段出力線３５５０を介して主制御部１０００と接続されており、切替セル番地記憶手段６０００は、切替セル番地記憶手段出力線６３００を介して、主制御部１０００と接続されている。また、動的再構成演算回路１２０は、制御線１１００を介して主制御部１０００と接続されている。
構成情報記憶手段３０００及び切替セル番地記憶手段６０００は、実施の形態１と同様に、動的再構成演算ブロック２０１０の構成変更に必要な情報をそれぞれ記憶している。
主制御部１０００は、動的再構成演算ブロック２０１０の構成変更の必要が生じると、該当する情報を構成情報記憶手段３０００及び切替セル番地記憶手段６０００から読み出す。例えば、構成Ａから構成Ｂへ構成変更をする場合、主制御部１０００は、切替セル番地記憶手段６０００の領域６００１に記憶されているセル番地「１０」及び「１１」を読み出し、構成情報記憶手段３０００の領域３００１に記憶されている構成情報「２３１５」及び「５７７８」を読み出す。
主制御部１０００は、動的再構成演算ブロック２０１０の構成変更の必要が生じると、該当する情報を構成情報記憶手段３０００及び切替セル番地記憶手段６０００から読み出す。例えば、構成Ａから構成Ｂへ構成変更をする場合、主制御部１０００は、切替セル番地記憶手段６０００の領域６００１に記憶されているセル番地「１０」及び「１１」を読み出し、構成情報記憶手段３０００の領域３００１に記憶されている構成情報「２３１５」及び「５７７８」を読み出す。
次に、主制御部１０００読み出したセル番地及び構成情報を含む切替指示を動的再構成演算回路１２０へ出力する。
動的再構成演算回路１２０は、実施の形態１において説明した動的再構成演算回路１１０から構成情報記憶手段３０００及び切替セル番地記憶手段６０００を、除いた構成になっている。
動的再構成演算回路１２０は、実施の形態１において説明した動的再構成演算回路１１０から構成情報記憶手段３０００及び切替セル番地記憶手段６０００を、除いた構成になっている。
また、記憶手段アドレスカウンタ８２００は、実施の形態１の記憶手段アドレスカウンタ８０００とは、異なり、主制御部１０００から切替指示を受け取り、受け取った切替指示に含まれるセル番地と構成情報を一時的に記憶し、記憶しているセル番地をセル番地出力線６２００を介してセル番地比較器４０００へ出力する。同様に、記憶している構成情報を、構成情報送出バス３４５０を介して構成情報選択器３４００へ出力する。また、セル番地比較器４０００から、０を受け取っている間は、同じセル番地及び構成情報を出力し続けるが、１を受け取ると、出力するセル番地、及び構成情報を変更する。
以下に、具体的に、動的再構成演算ブロック２０１０の構成を構成Ａから構成Ｂに変更する場合について説明する。
記憶手段アドレスカウンタ８２００は、主制御部１０００から、セル番地「１０」及び「１１」、構成情報「２３１５」及び「５７７８」を含む切替指示を受け取る。切替指示を受け取ると、セル番地カウンタ５０００の保持するカウンタ値を０に初期化する。続いて、セル番地出力線６２００を介して受け取ったセル番地「１０」を、セル番地比較器４０００へ出力し、構成情報送出バス３４５０を介して構成情報「２３１５」を、構成情報選択器３４００へ出力する。
記憶手段アドレスカウンタ８２００は、主制御部１０００から、セル番地「１０」及び「１１」、構成情報「２３１５」及び「５７７８」を含む切替指示を受け取る。切替指示を受け取ると、セル番地カウンタ５０００の保持するカウンタ値を０に初期化する。続いて、セル番地出力線６２００を介して受け取ったセル番地「１０」を、セル番地比較器４０００へ出力し、構成情報送出バス３４５０を介して構成情報「２３１５」を、構成情報選択器３４００へ出力する。
記憶手段アドレスカウンタ８２００は、セル番地比較器４０００からの出力値が０の間、上記の出力を継続する。
セル番地比較器４０００から１を受け取ると、セル番地比較器４０００へ出力するセル番地を「１１」に変更し、構成情報選択器３４００へ出力する構成情報を「５７７８」に変更する。
セル番地比較器４０００から１を受け取ると、セル番地比較器４０００へ出力するセル番地を「１１」に変更し、構成情報選択器３４００へ出力する構成情報を「５７７８」に変更する。
動的再構成演算回路１２０内のほかの構成要素の機能は、実施の形態１と同様である。
（１９）上記の各装置及び回路は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレィユニット、キーボード、マウスなどから構成されるコンピュータシステムであってもよい。前記ＲＡＭ、ＲＯＭ、前記ハードディスクユニットには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、各装置は、その機能を達成する。ここで、コンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。
（１９）上記の各装置及び回路は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレィユニット、キーボード、マウスなどから構成されるコンピュータシステムであってもよい。前記ＲＡＭ、ＲＯＭ、前記ハードディスクユニットには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、各装置は、その機能を達成する。ここで、コンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。
図１８は、動的再構成演算ブロック２０１０の構成変更を、プログラムにより実行する情報処理装置１７００の一例を示したブロック図である。
情報処理装置１７００は、図面に記載された構成以外にも、各種の構成要素を備えると考えられるが、ここでは、動的再構成演算ブロック２０１０の構成変更に関連のある部分のみを記載している。
情報処理装置１７００は、図面に記載された構成以外にも、各種の構成要素を備えると考えられるが、ここでは、動的再構成演算ブロック２０１０の構成変更に関連のある部分のみを記載している。
図１８に示すように、情報処理装置１７００は、構成情報記憶手段３０００、切替セル番地記憶手段６０００、主制御部１３００及び動的再構成演算ブロック２０１０から構成され、構成情報記憶手段３０００は、構成情報記憶手段出力線３５５０を介して主制御部１３００と接続されており、切替セル番地記憶手段６０００は、切替セル番地記憶手段出力線６３００を介して、主制御部１３００と接続されている。また、動的再構成演算ブロック２０１０は、構成情報出力バス３２００及び構成情報入力バス３１００を介して主制御部１３００接続されている。さらに、動的再構成演算ブロック２０１０内のシフトレジスタは、パルス出力線５１５０を介して主制御部１３００からパルス信号を受け取る。
構成情報記憶手段３０００及び切替セル番地記憶手段６０００の構成は、実施の形態１において説明した構成情報記憶手段３０００及び切替セル番地記憶手段６０００と同様である。
主制御部１３００は、プロセッサ１５００とメモリ１４００から構成されるコンピュータシステムであり、メモリ１４００には、回路再構成プログラム１６００を初めとして、各種のコンピュータプログラムが記憶されている。プロセッサ１５００が、メモリ１４００に記憶されているコンピュータプログラムに従って動作することにより、情報処理装置１７００は、その機能の一部を実現する。
主制御部１３００は、プロセッサ１５００とメモリ１４００から構成されるコンピュータシステムであり、メモリ１４００には、回路再構成プログラム１６００を初めとして、各種のコンピュータプログラムが記憶されている。プロセッサ１５００が、メモリ１４００に記憶されているコンピュータプログラムに従って動作することにより、情報処理装置１７００は、その機能の一部を実現する。
メモリ１４００に記憶されている回路再構成プログラム１６００は、具体的には、図８に示すような、動的再構成演算ブロック２０１０の構成変更の手順を、プロセッサ１５００が解読可能な機械語により記述したものである。
プロセッサ１５００が回路再構成プログラム１６００に従って動作することにより、主制御部１３００は、定期的にパルス信号を出力し、構成情報出力バス３２００を介して、動的再構成演算ブロック２０１０内の各記憶手段の保持する構成情報を読み出し、構成情報入力バス３１００を介して、構成変更を必要としない演算セルに対応する構成情報を、そのまま動的再構成演算ブロック２０１０へ入力し、構成変更を必要とする演算セルに対応する構成情報を構成情報記憶手段３０００の保持する構成情報に差し替えて動的再構成演算ブロック２０１０へ入力する。これにより、実施の形態１と同様に、動的再構成演算ブロック２０１０の構成変更を実現することができる。
プロセッサ１５００が回路再構成プログラム１６００に従って動作することにより、主制御部１３００は、定期的にパルス信号を出力し、構成情報出力バス３２００を介して、動的再構成演算ブロック２０１０内の各記憶手段の保持する構成情報を読み出し、構成情報入力バス３１００を介して、構成変更を必要としない演算セルに対応する構成情報を、そのまま動的再構成演算ブロック２０１０へ入力し、構成変更を必要とする演算セルに対応する構成情報を構成情報記憶手段３０００の保持する構成情報に差し替えて動的再構成演算ブロック２０１０へ入力する。これにより、実施の形態１と同様に、動的再構成演算ブロック２０１０の構成変更を実現することができる。
（２０）上記の各装置を構成する構成要素の一部又は全部は、１個のシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）から構成されているとしてもよい。システムＬＳＩは、複数の構成部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどを含んで構成されるコンピュータシステムである。前記ＲＡＭには、コンピュータプログラムが記憶されている。前記マイクロプロセッサが、前記コンピュータプログラムに従って動作することにより、システムＬＳＩは、その機能を達成する。
（２１）上記の装置又は回路を構成する構成要素の一部又は全部は、着脱可能なＩＣカード又は単体のモジュールから構成されているとしてもよい。前記ＩＣカード又は前記モジュールは、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、などから構成されるコンピュータシステムである。前記ＩＣカード又は前記モジュールは、上記の超多機能ＬＳＩを含むとしてもよい。マイクロプロセッサが、コンピュータプログラムに従って動作することにより、前記ＩＣカード又は前記モジュールは、その機能を達成する。このＩＣカード又はこのモジュールは、耐タンパ性を有するとしてもよい。
（２２）本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を、前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
（２３）また、機能ブロックの全てに限らず一部がＬＳＩとして実現される場合も本発明に含まれる。これらは個別に１チップ化されても良いし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
（２３）また、機能ブロックの全てに限らず一部がＬＳＩとして実現される場合も本発明に含まれる。これらは個別に１チップ化されても良いし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。
（２４）また、上記の実施の形態及び変形例において、動的再構成演算ブロックの具体例として、ＦＰＧＡやＰＬＤを紹介したが、これに限るものではない。更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適応などが可能性として有り得る。
（２４）また、上記の実施の形態及び変形例において、動的再構成演算ブロックの具体例として、ＦＰＧＡやＰＬＤを紹介したが、これに限るものではない。更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然その技術を用いて機能ブロックの集積化を行ってもよい。バイオ技術の適応などが可能性として有り得る。
（２５）また、上記の実施の形態及び変形例を組み合わせても良い。
本発明は、動的再構成演算回路を製造及び販売する産業、動的再構成演算回路を搭載した各種の電気機器を製造及び販売する産業、前記電気機器を用いたサービスを提供する産業において、営業的、反復継続的に利用可能である。
２１００ 動的再構成演算セル
２３００ シフトレジスタ
２３０１ 記憶手段
２３０１〜２３１６ 記憶手段
２４００ 動的再構成演算セル
２５００ シフトレジスタ
３０００ 構成情報記憶手段
３１００ 構成情報入力バス
３２００ 構成情報出力バス
３３００ 構成情報送出バス
３４００ 構成情報選択器
３４５０ 構成情報送出バス
４０００ セル番地比較器
４１００ セル番地比較器出力線
５０００ セル番地カウンタ
５１００ セル番地カウンタ出力線
５１５０ パルス出力線
６０００ 切替セル番地記憶手段
６１００ 切替セル番地出力線
８０００ 記憶手段アドレスカウンタ
８１００ 記憶手段アドレスカウンタ出力線
１００００ 移動通信装置
１１０００ ディスプレイ
１２０００ 撮像手段
１３０００ 音出力手段
１４０００ 音入力手段
１５０００ コマンド入力手段
１６０００ アンテナ
１７０００ａ ビデオフレームバッファ
１７０００ｂ ビデオフレームバッファ
１８０００ 動画像データ生成部
１８００１ 高画質化装置
１９０００ 動画像高画質化回路
１９１００ 画像特徴量データ線
２３００ シフトレジスタ
２３０１ 記憶手段
２３０１〜２３１６ 記憶手段
２４００ 動的再構成演算セル
２５００ シフトレジスタ
３０００ 構成情報記憶手段
３１００ 構成情報入力バス
３２００ 構成情報出力バス
３３００ 構成情報送出バス
３４００ 構成情報選択器
３４５０ 構成情報送出バス
４０００ セル番地比較器
４１００ セル番地比較器出力線
５０００ セル番地カウンタ
５１００ セル番地カウンタ出力線
５１５０ パルス出力線
６０００ 切替セル番地記憶手段
６１００ 切替セル番地出力線
８０００ 記憶手段アドレスカウンタ
８１００ 記憶手段アドレスカウンタ出力線
１００００ 移動通信装置
１１０００ ディスプレイ
１２０００ 撮像手段
１３０００ 音出力手段
１４０００ 音入力手段
１５０００ コマンド入力手段
１６０００ アンテナ
１７０００ａ ビデオフレームバッファ
１７０００ｂ ビデオフレームバッファ
１８０００ 動画像データ生成部
１８００１ 高画質化装置
１９０００ 動画像高画質化回路
１９１００ 画像特徴量データ線
Claims (18)
- 自身の内部構成を変更可能な集積回路であって、
複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、
前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上記憶している記憶手段と、
前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記記憶手段に記憶されている前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段と
を備えることを特徴とする集積回路。 - 前記制御手段は、前記再構成演算ブロックへ、タイミング信号を繰返し出力し、出力の度に前記出力セットを構成する原構成情報を１個取得し、取得した原構成情報が、前記構成を変更すべき演算セルに対応するか否かよって、取得した原構成情報及び前記代替構成情報のうち一方を選択して前記再構成演算ブロックへ出力することを繰り返す
ことを特徴とする請求項１に記載の集積回路。 - 前記複数の演算セルは、対応するセル記憶部と接続されており、
前記複数のセル記憶部は、直列に接続されてシフトレジスタを構成し、前記制御手段からタイミング信号を受け取る度に、前記シフトレジスタの終端に位置するセル記憶部は自身の保持する原構成情報を出力し、その他のセル記憶部は、前記シフトレジスタの終端方向へ隣接するセル記憶部へ、自身の記憶する原構成情報又は代替構成情報をシフトし、前記シフトレジスタの先端のセル記憶部は、前記出力セットに含まれる１個の原構成情報又は代替構成情報を記憶することを繰り返す
ことを特徴とする請求項２に記載の集積回路。 - 前記複数の演算セルは、それぞれ異なる識別番号により識別され、
前記複数の識別番号は、対応する演算セルが前記シフトレジスタに接続されている順に、連続しており、
前記制御手段は、
前記構成を変更すべき演算セルを示す変更対象識別番号を１個以上記憶しており、
カウンタ値を保持し、前記タイミング信号を繰返し出力し、出力の度に、保持しているカウンタ値へ一定値を加算し、加算後のカウンタ値と記憶している前記変更対象識別番号とを比較し、一致する場合には、前記代替情報を選択し、一致しない場合には出力された前記原構成情報を選択することを繰り返す
ことを特徴とする請求項３に記載の集積回路。 - 前記制御手段は、
前記構成を変更すべき演算セルを示す１個以上の前記変更対象識別番号を、変更対象識別番号の順に記憶している切替セル番地記憶部と、
前記カウンタ値を保持し、前記タイミング信号を繰返し出力し、出力の度に前記カウンタ値に一定値を加算するセル番地カウンタと、
前記記憶手段及び前記切替セル番地記憶部の読出アドレスを決定するアドレスカウンタと、
前記タイミング信号が出力される度に、加算後の前記カウンタ値と、前記セル番地記憶部内において前記アドレスカウンタの決定した読出アドレスに記憶されている識別番号とを比較するセル番地比較部と、
前記比較の結果、両者が一致すれば、前記記憶手段内において、前記アドレスカウンタの決定した読出アドレスの示す位置に記憶されている前記代替構成情報を選択し、前記判断結果、両者が一致しなければ、前記シフトレジスタから出力された原構成情報を選択し、選択した一方を前記シフトレジスタの先端のセル記憶部へ出力することを、前記比較のたびに繰り返す情報選択部とを含み、
前記記憶手段は、１個以上の前記変更対象識別番号と対応付けて１以上の前記代替構成情報を記憶している
ことを特徴とする請求項４に記載の集積回路。 - 前記アドレスカウンタは、前記セル番地比較部による前記比較の結果、両者が一致すると判断された場合、前記読出アドレスに１を加算した値を新たな読出アドレスに決定する
ことを特徴とする請求項５に記載の集積回路。 - 前記アドレスカウンタは、前記切替セル番地記憶部の先頭アドレスを記憶しており、外部から前記再構成演算ブロックの構成変更を要求する変更指示を取得し、前記変更指示を取得すると、前記先頭アドレスを前記読出アドレスとして決定する
ことを特徴とする請求項６に記載の集積回路。 - 前記アドレスカウンタは、前記切替セル番地記憶部の終端アドレスを記憶しており、前記読出アドレスと前記終端アドレスとが一致すると、前記読出アドレスへの加算を停止する
ことを特徴とする請求項６に記載の集積回路。 - 前記制御手段は、前記カウンタ値と前記シフトレジスタの先端のセル記憶部と対応する演算セルを示す識別番号とが一致すると、前記繰返しを停止する
ことを特徴とする請求項４に記載の集積回路。 - 前記複数のセル記憶部は、前記原構成情報として、前記演算セルの構成の一部分を示す原演算パラメータを記憶しており、
前記記憶手段は、前記代替構成情報として、前記演算セルの構成の一部分を示す代替演算パラメータを記憶しており、
前記再構成演算ブロックは、前記入力セットに含まれる前記原演算パラメータ又は前記代替演算パラメータに従って、各演算セルを構成する演算パラメータを書き換える
ことを特徴とする請求項３に記載の集積回路。 - 前記再構成演算ブロックと前記制御手段とは第１配線及び第２配線により接続され、前記記憶手段と前記制御手段とは、第３配線により接続され、
前記再構成演算ブロックは、前記第１配線を介して前記制御手段へ前記出力群を出力し、
前記制御手段は、前記１配線を介して前記出力群を取得し、前記第３配線を介して前記１個以上の代替構成情報を取得し、前記第２配線を介して、前記再構成演算ブロックへ前記入力群を出力する
ことを特徴とする請求項３に記載の集積回路。 - 請求項３に記載の集積回路を搭載した画像処理装置であって、
垂直ブランキング期間又は水平ブランキング期間において、前記回路再構成装置に前記再構成演算ブロックの再構成を実行させる
ことを特徴とする画像処理装置。 - 請求項３に記載の集積回路を搭載した情報処理装置であって、
前記再構成演算ブロック上に構成された回路による処理を行う必要のない期間に、前記回路再構成装置に前記再構成演算ブロックの再構成を実行させる
ことを特徴とする情報処理装置。 - 自身の内部構成を変更可能な集積回路であって、
複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、
前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得手段と、
前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段
とを備えることを特徴とする集積回路。 - 自身の内部構成を変更可能な集積回路において用いられる回路再構成方法であって、
前記集積回路は、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上記憶している記憶手段とを備え、
前記回路再構成方法は
前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記記憶手段に記憶されている前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御ステップ
を含むことを特徴とする回路再構成方法。 - 回路再構成装置であって、
複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、
前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上記憶している記憶手段と、
前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記記憶手段に記憶されている前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段と
を備えることを特徴とする回路再構成装置。 - 自身の内部構成を変更可能な集積回路において用いられる回路再構成方法であって、
前記集積回路は、複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックを備え、
前記回路再構成方法は、
前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得ステップと、
前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて前記取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御ステップと
を含むことを特徴とする回路再構成方法。 - 回路再構成装置であって、
複数の再構成可能な演算セルと、前記複数の演算セルそれぞれと対応しており、対応している演算セルの構成の全部又は一部分を示す原構成情報を記憶している複数のセル記憶部とを含み、前記複数のセル記憶部の記憶している複数の原構成情報からなる出力セットを出力し、前記出力セットのうちの一部の原構成情報及び前記原構成情報に代わる１個以上の代替構成情報からなる入力セットを受け取り、受け取った入力セットに含まれる原構成情報及び代替構成情報に従って各演算セルを再構成する再構成演算ブロックと、
前記複数の演算セルのうち、構成を変更すべき演算セルの新たな構成の全部又は一部を示す前記代替構成情報を１個以上取得する取得手段と、
前記再構成演算ブロックを制御して、前記再構成演算ブロックから前記出力セットを取得し、構成を変更すべき演算セルについて、前記出力セットのうちの対応する原構成情報に代えて取得手段の取得した前記代替構成情報を選択し、構成を変更しない演算セルについて、前記出力セットのうちの対応する前記原構成情報を選択し、選択した原構成情報及び選択した代替構成情報からなる前記入力セットを前記再構成演算ブロックへ出力する制御手段と
を備えることを特徴とする回路再構成装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010213993A (ja) * | 2009-03-18 | 2010-09-30 | Fujifilm Corp | 内視鏡システム、内視鏡用プロセッサ装置、並びに内視鏡駆動方法 |
| JP2010213992A (ja) * | 2009-03-18 | 2010-09-30 | Fujifilm Corp | 内視鏡システム、内視鏡用プロセッサ装置、並びに内視鏡駆動方法 |
| CN101951257A (zh) * | 2010-09-27 | 2011-01-19 | 北京邮电大学 | 一种动态逻辑门电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1195994A (ja) * | 1997-09-18 | 1999-04-09 | Fujitsu Ltd | プログラマブル・ゲートアレイのコンフィグレーション方法及びプログラマブル・ゲートアレイ装置 |
| JP2004056716A (ja) * | 2002-07-24 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| JP2005348272A (ja) * | 2004-06-04 | 2005-12-15 | Fujitsu Ltd | 共通パッケージ搭載装置 |
| JP2006279322A (ja) * | 2005-03-28 | 2006-10-12 | Toyota Motor Corp | 制御装置 |
-
2007
- 2007-10-18 JP JP2007271336A patent/JP4960830B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1195994A (ja) * | 1997-09-18 | 1999-04-09 | Fujitsu Ltd | プログラマブル・ゲートアレイのコンフィグレーション方法及びプログラマブル・ゲートアレイ装置 |
| JP2004056716A (ja) * | 2002-07-24 | 2004-02-19 | Renesas Technology Corp | 半導体装置 |
| JP2005348272A (ja) * | 2004-06-04 | 2005-12-15 | Fujitsu Ltd | 共通パッケージ搭載装置 |
| JP2006279322A (ja) * | 2005-03-28 | 2006-10-12 | Toyota Motor Corp | 制御装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010213993A (ja) * | 2009-03-18 | 2010-09-30 | Fujifilm Corp | 内視鏡システム、内視鏡用プロセッサ装置、並びに内視鏡駆動方法 |
| JP2010213992A (ja) * | 2009-03-18 | 2010-09-30 | Fujifilm Corp | 内視鏡システム、内視鏡用プロセッサ装置、並びに内視鏡駆動方法 |
| CN101951257A (zh) * | 2010-09-27 | 2011-01-19 | 北京邮电大学 | 一种动态逻辑门电路 |
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