JP2006279322A - 制御装置 - Google Patents
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Abstract
【解決手段】 制御回路100は、プログラマブルデバイスであるFPGA1と、FPGA1の一部の処理内容を共通して実行することが可能なベース処理IC3を有している。起動時にコンフィグレーションROM10に内蔵されたコンフィグレーション情報をFPGA1へと書き込んで、コンフィグレーションを完了するまでの間は、ベース処理IC3を用いて制御を行う。さらに、コンフィグレーション後もコンペアIC8がベース処理IC3とFPGA1の制御出力を比較することで、コンフィグレーション情報の状態をチェックする。
【選択図】 図1
Description
Claims (3)
- ハードウェアの機能を任意に決定できるプログラマブルデバイスと、前記プログラマブルデバイスのコンフィグレーション情報を記憶したメモリとを有し、前記メモリに記憶された情報に基づいてコンフィグレーションされたプログラマブルデバイスによってシステム制御を行う制御装置において、
前記プログラマブルデバイスで実行する制御内容の一部を実行可能な専用処理回路をさらに備えており、前記プログラマブルデバイスのコンフィグレーションが未完了の場合には、前記専用処理回路によりシステム制御を行うことを特徴とする制御装置。 - 前記プログラマブルデバイスと前記専用処理回路で共通する制御について両者の制御出力を比較する比較回路を有し、比較結果が同一の場合には前記プログラマブルデバイスによる制御を続行し、比較結果が異なる場合には、前記プログラマブルデバイスの再コンフィグレーションを実行するとともに、再コンフィグレーションの間は前記専用処理回路によりシステム制御を行うことを特徴とする請求項1記載の制御回路。
- 前記メモリに内容の異なる複数のコンフィグレーション情報が記憶されており、前記プログラマブルデバイスへと転送するコンフィグレーション情報を選択する選択手段をさらに備えていることを特徴とする請求項1または2に記載の制御回路。
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