JPH0844581A - 自己修復機能付き情報処理装置 - Google Patents

自己修復機能付き情報処理装置

Info

Publication number
JPH0844581A
JPH0844581A JP6178846A JP17884694A JPH0844581A JP H0844581 A JPH0844581 A JP H0844581A JP 6178846 A JP6178846 A JP 6178846A JP 17884694 A JP17884694 A JP 17884694A JP H0844581 A JPH0844581 A JP H0844581A
Authority
JP
Japan
Prior art keywords
logic
processing unit
logical
spare
information processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6178846A
Other languages
English (en)
Other versions
JP3365581B2 (ja
Inventor
Hideki Ogawara
英樹 小川原
Hiroshi Furukawa
博司 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP17884694A priority Critical patent/JP3365581B2/ja
Publication of JPH0844581A publication Critical patent/JPH0844581A/ja
Priority to US08/693,540 priority patent/US5655069A/en
Application granted granted Critical
Publication of JP3365581B2 publication Critical patent/JP3365581B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/20Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Hardware Redundancy (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【目的】 本発明は、プログラミング可能な情報処理装
置で、特に、自己修復機能をもつものに関し、障害に対
してその構成要素を元来の正常な機能を再現できるよう
に自動的に再構成することにより、多重障害に対応しつ
つ装置を小型化,低価格化することを目的とする。 【構成】 論理構成要素1Aにより構成され所定機能を
実現する論理処理部1と、論理構成要素により再構成可
能に構成され論理処理部1の所定機能を再現しうる予備
論理処理部2と、論理処理部1の構成データを保持する
データ保持手段3と、論理処理部1での障害発生を検出
する障害検出手段4と、障害検出手段4による障害発生
検出時にデータ保持手段3から読み出した構成データに
基づき予備論理処理部2を論理処理部1と同一の論理回
路構成になるように再構成する再構成手段5とをそなえ
るように構成する。

Description

【発明の詳細な説明】
【0001】(目次) 産業上の利用分野 従来の技術(図31) 発明が解決しようとする課題 課題を解決するための手段(図1,図2) 作用(図1,図2) 実施例 ・第1実施例の説明(図3〜図8) ・第2実施例の説明(図9〜図15) ・第3実施例の説明(図16,図17) ・第4実施例の説明(図18,図19) ・第5実施例の説明(図20,図21) ・第6実施例の説明(図22,図23) ・第7実施例の説明(図24,図25) ・第8実施例の説明(図26,図27) ・第9実施例の説明(図28〜図30) 発明の効果
【0002】
【産業上の利用分野】本発明は、プログラミング可能な
情報処理装置(例えば論理モジュール,集積回路,ユニ
ット,情報処理器,計算機システム)に関し、特に、自
己修復機能をもつ情報処理装置に関する。
【0003】
【従来の技術】近年、情報処理システムに対しその信頼
性を高めることが要求されており、例えば障害発生時に
は情報処理システム自体がオペレータ等に頼ることなく
復旧処理を行なえるようにして、信頼性を高めた情報処
理システムが提案されている。このような情報処理シス
テムとしては、システムの一部においてハードウェア障
害が発生した場合においても、システム全体としての動
作を止めることなく、障害部位の切り離しや代替回路の
稼働等により、人手を介さないで障害の復旧が行なえる
ようにした自己修復機能を有するものがある。
【0004】上記の自己修復機能付き情報処理システム
としては、例えば、ホットスタンバイ方式に代表される
ように、構成要素を多重化し主系で障害が発生した時に
予備系へ切り替える方式によるものの他に、図31に示
すような方式によるものが提案されている。即ち、この
図31に示す自己修復機能付き情報処理システムは、例
えば無停止型コンピュータに代表されるような高信頼情
報処理装置にみられるものであり、この図31におい
て、201はCPUボード、202はLANボード、2
03は回線ボードであり、これらはそれぞれプリント板
ユニットにより構成される一方、複数のプリント板ユニ
ットにより多重化して構成されている。
【0005】また、各プリント板ユニットは、複数の集
積回路により、それぞれ、CPUボード201,LAN
ボード202及び回線ボード203として機能するよう
に構成されている。さらに、204はCPUボード20
1,LANボード202及び回線ボード203を相互に
接続するバックプレーンボード、205はLANのトラ
ンシーバ、206は回線切替器、207は回線切替器2
06に接続された回線網である。
【0006】このような構成により、図31に示す自己
修復機能付き情報処理システムにおいては、多重化され
た各プリント板ユニットのうち、一枚のプリント板ユニ
ットを動作させ、動作中のプリント板ユニットが故障し
た場合には、そのプリント板ユニットの動作を停止さ
せ、予備のプリント板ユニットを動作させて運転を継続
することが行なわれる。
【0007】具体的には、1枚の回線ボード203が動
作している際に、この動作中の回線ボード203に故障
が発生した場合には、その回線ボード203の動作を停
止させ、回線切替器206により例えば予備の回線ボー
ド203を動作させて運転を継続させている。
【0008】
【発明が解決しようとする課題】しかしながら、第1の
方式による自己修復機能付き情報処理システムでは、シ
ステムの一構成要素としての集積回路一つが壊れただけ
でもあっても、システムごと切り替える必要があるた
め、現用系及び予備系としての情報処理システムをそな
えなければならず、システムが大型で高価格になるとい
う課題がある。
【0009】また、現用系の故障又は障害に基づいて、
システムの運転が現用系から予備系に切り替わると、こ
の現用系の故障は、予備系が継続して運転されている間
に、人手により修理または交換を行なう必要があるた
め、現用系の修理中に予備系に障害が発生した場合(多
重障害)に対応することができないという課題もある。
また、第2の方式による自己修復機能付き情報処理シス
テムでは、集積回路一つが壊れてもシステムごと切り替
える必要はないが、各プリント板ユニットを丸ごと二重
化させる必要があり、システムの大型化を避けることが
できなかった。
【0010】このため、解決策として、記憶回路におけ
る交替メモリや、磁気ディスク装置における代替セクタ
領域を用意する方式に代表されるように、小さな単位で
故障箇所を予備部分に置き換える方式が考えられるが、
この方式では予備部分を小型化できるという利点がある
ものの、予備部分はメモリや磁気ディスク等のメモリ機
能を有する特定部分であり、メモリ機能を有しない他の
部分で障害が発生した場合には代替とすることができな
い課題がある。
【0011】特に、人工衛星等の隔離された空間で用い
られるシステムでは、外部から部品の取替などの処置を
施すことがほとんど不可能であり、このようなシステム
については、その内部のみで出来る限り自己修復を行な
うことが望まれる。しかし、上述した第1および第2の
方式では、修復に限界があり、ごく一部で故障が発生
し、その他の多くの部分が正常な場合でも、システム毎
あるいはユニット毎切り替えられるため、多くの正常な
部分を全く利用することができなかった。
【0012】本発明は、このような課題に鑑み創案され
たもので、情報処理装置におけるさまざまな構成要素の
障害に対してその構成要素を元来の正常な機能を再現で
きるように自動的に再構成することにより、多重障害に
対応しつつ装置を小型化,低価格化した、自己修復機能
付き情報処理装置を提供することを目的とする。
【0013】
【課題を解決するための手段】図1(a),(b)は第
1の発明の原理ブロック図であり、図1(a)は障害発
生時の情報処理装置6を示すものであり、図1(b)は
同図(a)での障害が復旧した時の情報処理装置6を示
すものである。また、この図1(a),(b)に示す情
報処理装置6は、論理処理部1,予備論理処理部2,デ
ータ保持手段3,障害検出手段4及び再構成手段5をそ
なえている。
【0014】ここで、論理処理部1は、複数の論理構成
要素1Aにより論理回路として再構成可能に構成されて
いるものであり、予備論理処理部2は、複数の論理構成
要素1Aにより論理回路として再構成可能に構成され、
各論理処理部1の所定機能を再現しうるもので、この予
備論理処理部2は少なくとも一つそなえられている。ま
た、データ保持手段3は、論理処理部1における論理回
路構成データを保持するものであり、障害検出手段4
は、論理処理部1での障害発生を検出するものである。
【0015】さらに、5は再構成手段であり、この再構
成手段5は、障害検出手段4により論理処理部1での障
害の発生を検出した場合、当該障害の発生した論理処理
部1についての論理回路構成データをデータ保持手段3
から読み出し、その論理回路構成データに基づいて、予
備論理処理部2を、複数の論理構成要素1Aにより当該
障害の発生した論理処理部1と同一の論理回路構成にな
るように再構成するものである(請求項1)。
【0016】また、当該障害の発生した論理処理部1に
おける当該障害の発生要因にかかる論理構成要素1Aを
診断する論理構成要素診断手段がそなえられ、論理構成
要素診断手段により診断された当該障害の発生要因にか
かる論理構成要素を除いた論理構成要素1Aからなる、
当該障害の発生した論理処理部を、予備論理処理部2と
して用いることができる(請求項2)。
【0017】さらに、論理処理部1が複数そなえられて
いる場合、予備論理処理部2を、複数の論理処理部1の
うちの特定の論理処理部1と同一の論理回路構成に予め
構成しておくこともできる(請求項3)。また、当該障
害の発生した論理処理部1に代えて予備論理処理部2を
使用している代替使用情報を記憶する記憶手段がそなえ
られ、予備論理処理部2の代替使用以後の電源投入時も
しくはリセット時には、記憶手段の代替使用情報に基づ
いて、当該障害の発生した論理処理部1に代えて予備論
理処理部2を使用することができる(請求項4)。
【0018】さらに、未使用状態の予備論理処理部2も
しくは障害発生後の論理処理部1に対する給電を禁止す
る給電禁止手段をそなえることもできる(請求項5)。
また、論理処理部1が複数そなえられている場合、障害
検出手段4および再構成手段5が各論理処理部1毎にそ
なえられる一方、データ保持手段3および障害論理要素
診断手段を複数の論理処理部1に対して共通にそなえる
ことができる(請求項6)。
【0019】さらに、論理構成要素1Aを、論理回路の
最小構成要素である論理セルとすることができ(請求項
7)、この場合においては、論理処理部1および予備論
理処理部2を、複数の論理セルからなる論理モジュール
としたり(請求項8)、複数の論理セルからなる論理モ
ジュールを複数そなえてなる集積回路としたりすること
ができる(請求項9)。
【0020】また、この場合において、論理処理部1お
よび予備論理処理部2を、複数の集積回路からなるユニ
ットとし、各集積回路を、複数の論理セルからなる論理
モジュールを複数そなえて構成することができるほか
(請求項10)、論理処理部1および予備論理処理部2
を、複数の集積回路からなるユニットを複数そなえてな
る情報処理器とし、各集積回路を、複数の論理セルから
なる論理モジュールを複数そなえて構成することができ
る(請求項11)。
【0021】図2(a),(b)は第2の発明の原理ブ
ロック図であり、図2(a)は障害発生時の情報処理装
置14を示すものであり、図2(b)は同図(a)での
障害が復旧した時の情報処理装置14を示すものであ
る。ここで、13は論理処理部であり、この論理処理部
13は、複数の論理構成要素7Aにより論理回路として
構成され、所定機能を実現するものであり、7Bは複数
の予備論理構成要素であり、この予備論理構成要素7B
は通常時には使用されないようになっている。
【0022】また、8はデータ保持手段であり、このデ
ータ保持手段8は、論理処理部13における論理回路構
成データを保持するものである。さらに、9は障害検出
手段であり、この障害検出手段9は、論理処理部13で
の障害の発生を検出するものである。また、10は障害
論理要素診断手段であり、この障害論理要素診断手段1
0は、障害の発生した論理処理部13における当該障害
の発生要因にかかる論理構成要素7Aを診断するもので
ある。
【0023】11は再構成データ計算手段であり、この
再構成データ計算手段11は、障害検出手段9により論
理処理部13での障害の発生を検出した場合、当該障害
の発生した論理処理部13についての論理回路構成デー
タをデータ保持手段8から読み出し、その論理回路構成
データに基づき、予備論理構成要素7Bと、障害論理要
素診断手段10により診断された当該障害の発生要因に
かかる論理構成要素7Aを除いた論理構成要素とを用い
て当該障害の発生した論理処理部13と同一機能を再構
成するための再構成データを算出するものである。
【0024】さらに、12は再構成手段であり、この再
構成手段12は、再構成データ計算手段11により算出
された再構成データに基づいて、論理処理部13を、予
備論理構成要素7Bと障害論理要素診断手段10により
診断された当該障害の発生要因にかかる論理構成要素7
Aを除いた論理構成要素とにより当該障害の発生した論
理処理部13と同一機能を実現するように再構成するも
のである(請求項12)。
【0025】また、当該障害の発生要因にかかる論理構
成要素7Aに代えて予備論理構成要素7Bを使用してい
る代替使用情報を記憶する記憶手段がそなえられ、予備
論理構成要素7Bの代替使用以後の電源投入時もしくは
リセット時には、記憶手段の代替使用情報に基づいて、
当該障害の発生要因にかかる論理構成要素7Aに代えて
予備論理構成要素7Bを使用することができる(請求項
13)。
【0026】さらに、未使用状態の予備論理構成要素7
Bもしくは当該障害の発生要因にかかる論理構成要素7
Aに対する給電を禁止する給電禁止手段をそなえること
もできる(請求項14)。また、障害の発生に伴い予備
論理構成要素7Bを再構成に使用した結果、論理処理部
13の予備論理構成要素7Bの数が一定の基準値以下と
なった場合に、その旨を通知する通知手段をそなえるこ
とができる(請求項15)。
【0027】さらに、複数の予備論理構成要素7Bを、
論理処理部13内に予め論理構成要素7Aと同等の機能
に構成してから設けてもよいし(請求項16)、論理処
理部13での障害の発生時に再構成データ計算手段11
により算出された再構成データに応じて、論理処理部1
3の外部から追加するように構成してもよい(請求項1
7)。
【0028】また、論理処理部13が複数そなえられて
いる場合、予備論理構成要素7Bとして、当該障害の発
生した論理処理部13以外の論理処理部13における論
理構成要素7Aを用いることができる(請求項18)。
さらに、複数の論理構成要素7Aにより論理回路として
再構成可能に構成され、各論理処理部13の所定機能を
再現しうる少なくとも一つの予備論理処理部がそなえら
れ、再構成データ計算手段11による再構成データの算
出が不能となった場合、再構成手段12が、当該再構成
不能になった論理処理部13についての論理回路構成デ
ータをデータ保持手段8から読み出し、その論理回路構
成データに基づいて、予備論理処理部を、複数の論理構
成要素7Aにより当該再構成不能になった論理処理部1
3と同一の論理回路構成になるように再構成してもよい
(請求項19)。
【0029】この場合において、論理処理部13が複数
そなえられている場合、予備論理処理部を、複数の論理
処理部13のうちの特定の論理処理部13と同一の論理
回路構成に予め構成しておくことができる(請求項2
0)。また、当該再構成不能になった論理処理部13に
代えて予備論理処理部を用いている代替使用情報を記憶
する記憶手段がそなえられ、予備論理処理部の代替使用
以後の電源投入時もしくはリセット時には、記憶手段の
代替使用情報に基づいて、当該再構成不能になった論理
処理部13に代えて予備論理処理部を使用することもで
きる(請求項21)。
【0030】さらに、未使用状態の予備論理処理部もし
くは再構成不能後の論理処理部13に対する給電を禁止
する給電禁止手段をそなえることもできる(請求項2
2)。また、論理処理部13が複数そなえられている場
合、障害検出手段9および再構成手段12が各論理処理
部13毎にそなえられる一方、データ保持手段8,障害
論理要素診断手段10および再構成データ計算手段11
を複数の論理処理部13に対して共通にそなえることが
できる(請求項23)。
【0031】さらに、論理構成要素7Aおよび予備論理
構成要素7Bを、論理回路の最小構成要素である論理セ
ルとすることができ(請求項24)、この場合において
は、論理処理部13を、複数の論理セルからなる論理モ
ジュールとしたり(請求項25)、複数の論理セルから
なる論理モジュールを複数そなえてなる集積回路とする
ことができる(請求項26)。
【0032】また、論理処理部13が複数の集積回路か
らなるユニットであり、各集積回路を、複数の論理セル
からなる論理モジュールを複数そなえて構成することが
できるほか(請求項27)、論理処理部13が、複数の
集積回路からなるユニットを複数そなえてなる情報処理
器であり、各集積回路を、複数の論理セルからなる論理
モジュールを複数そなえて構成することができる(請求
項28)。
【0033】
【作用】上述の図1(a),(b)に示す第1の発明の
自己修復機能付き情報処理装置では、論理処理部1にお
いては、複数の論理構成要素1Aにより論理回路として
構成され、それぞれ所定機能を実現しており、また、予
備論理処理部2は、複数の論理構成要素1Aにより論理
回路として再構成可能に構成され、各論理処理部1の所
定機能を再現することができる一方、データ保持手段3
においては、論理処理部1における論理回路構成データ
を保持している。
【0034】障害検出手段4において、論理処理部1で
の障害発生を検出すると(図1(a)参照)、再構成手
段5により、当該障害の発生した論理処理部1について
の論理回路構成データをデータ保持手段3から読み出
し、その論理回路構成データに基づいて、予備論理処理
部2を、複数の論理構成要素1Aにより当該障害の発生
した論理処理部1と同一の論理回路構成になるように再
構成することにより、当該障害を復旧させることができ
る(図1(b)参照,請求項1)。
【0035】また、論理構成要素診断手段により、当該
障害の発生した論理処理部1における当該障害の発生要
因にかかる論理構成要素1Aを診断する一方、診断され
た当該障害の発生要因にかかる論理構成要素1Aを除い
た論理構成要素1Aからなる、当該障害の発生した論理
処理部を、予備論理処理部2として用いることができる
ので、次回の障害発生に際しては、これを用いて再構成
処理を行なえる(請求項2)。
【0036】さらに、論理処理部1が複数そなえられて
いる場合、予備論理処理部2を、複数の論理処理部1の
うちの特定の論理処理部1と同一の論理回路構成に予め
構成しておくことにより、特定の論理処理部1における
障害発生の検出時には、データ保持手段3からの論理回
路構成データの読み出しや再構成手段5による再構成を
行なうことなく、その特定の論理処理部1を予備論理処
理部2に切り換えるだけで修復可能である(請求項
3)。
【0037】また、予備論理処理部2の代替使用以後の
電源投入時もしくはリセット時には、記憶手段の代替使
用情報に基づいて、当該障害の発生した論理処理部1に
代えて予備論理処理部2を使用することにより、再度、
再構成手段5による論理回路の再構成処理を行なう必要
がない(請求項4)。さらに、給電禁止手段により、未
使用状態の予備論理処理部2もしくは障害発生後の論理
処理部1に対する給電を禁止することで、電力消費を抑
制することができる(請求項5)。
【0038】また、論理処理部1が複数そなえられてい
る場合、障害検出手段4および再構成手段5を各論理処
理部1毎にそなえる一方、データ保持手段3および障害
論理要素診断手段が複数の論理処理部1に対して共通に
そなえることにより、装置の構成を簡素化できる(請求
項6)。さらに、論理構成要素1Aを、論理回路の最小
構成要素である論理セルとすることができ(請求項
7)、この場合においては、論理処理部1および予備論
理処理部2を、複数の論理セルからなる論理モジュール
としたり(請求項8)、複数の論理セルからなる論理モ
ジュールを複数そなえてなる集積回路としながら、障害
に対する復旧を行なうことができる(請求項9)。
【0039】また、この場合において、論理処理部1お
よび予備論理処理部2を、複数の集積回路からなるユニ
ットとし、各集積回路を、複数の論理セルからなる論理
モジュールを複数そなえて構成しながら、障害に対する
復旧を行なったり(請求項10)、論理処理部1および
予備論理処理部2を、複数の集積回路からなるユニット
を複数そなえてなる情報処理器とし、各集積回路を、複
数の論理セルからなる論理モジュールを複数そなえて構
成しながら、障害に対する復旧を行なうことができる
(請求項11)。
【0040】また、上述の図2(a),(b)に示す第
2の発明の自己修復機能付き情報処理装置では、論理処
理部13が、複数の論理構成要素7Aにより論理回路と
して構成され、所定機能を実現している。なお、複数そ
なえた予備論理構成要素7Bは通常時には使用されず、
また、データ保持手段8では論理処理部13における論
理回路構成データを保持している。
【0041】さらに、障害検出手段9では論理処理部1
3での障害の発生を検出し、障害論理要素診断手段10
では障害の発生した論理処理部13における当該障害の
発生要因にかかる論理構成要素7Aを診断する。また、
障害検出手段9により論理処理部13での障害の発生を
検出した場合(図2(a)参照)、再構成データ計算手
段11において、当該障害の発生した論理処理部13に
ついての論理回路構成データをデータ保持手段8から読
み出し、その論理回路構成データに基づき、予備論理構
成要素7Bと、障害論理要素診断手段10により診断さ
れた当該障害の発生要因にかかる論理構成要素7Aを除
いた論理構成要素とを用いて当該障害の発生した論理処
理部13と同一機能を再構成するための再構成データを
算出する。
【0042】そして、再構成手段12により、再構成デ
ータ計算手段11により算出された前記再構成データに
基づいて、論理処理部13を、予備論理構成要素7Bと
障害論理要素診断手段10により診断された当該障害の
発生要因にかかる論理構成要素7Aを除いた論理構成要
素とにより当該障害の発生した論理処理部13と同一機
能を実現するように再構成することにより、当該障害を
復旧させることができる(図2(b)参照,請求項1
2)。
【0043】また、予備論理構成要素7Bの代替使用以
後の電源投入時もしくはリセット時には、記憶手段の代
替使用情報に基づいて、当該障害の発生要因にかかる論
理構成要素7Aに代えて予備論理構成要素7Bを使用す
ることにより、再度、再構成手段12による再構成処理
を行なう必要がない(請求項13)。さらに、給電禁止
手段により、未使用状態の予備論理構成要素7Bもしく
は当該障害の発生要因にかかる論理構成要素7Aに対す
る給電を禁止し、電力消費を抑制することができる(請
求項14)。
【0044】また、障害の発生に伴い予備論理構成要素
7Bを再構成に使用した結果、論理処理部13の予備論
理構成要素7Bの数が一定の基準値以下となった場合に
は、通知手段によりその旨を通知することができる(請
求項15)。さらに、図1(a),(b)では、複数の
予備論理構成要素7Bを、論理処理部13内に予め設け
ているが(請求項16)、予備論理構成要素7Bを、論
理処理部13での障害の発生時に再構成データ計算手段
11により算出された再構成データに応じて、論理処理
部13の外部から追加することにより、論理処理部13
の構成を簡素化できる(請求項17)。
【0045】また、論理処理部13が複数そなえられて
いる場合、予備論理構成要素7Bとして、当該障害の発
生した論理処理部13以外の論理処理部13における論
理構成要素7Aを用いて、再構成を行なうこともできる
(請求項18)。さらに、複数の論理構成要素7Aによ
り論理回路として再構成可能に構成され、各論理処理部
13の所定機能を再現しうる少なくとも一つの予備論理
処理部をそなえておき、再構成データ計算手段11によ
る再構成データの算出が不能となった場合には、再構成
手段12により、当該再構成不能になった論理処理部1
3についての論理回路構成データをデータ保持手段8か
ら読み出し、その論理回路構成データに基づいて、予備
論理処理部を、複数の論理構成要素7Aにより当該再構
成不能になった論理処理部13と同一の論理回路構成に
なるように再構成することにより、当該障害を復旧させ
ることができる(請求項19)。
【0046】この場合において、論理処理部13が複数
そなえられている場合、予備論理処理部を、複数の論理
処理部13のうちの特定の論理処理部13と同一の論理
回路構成に予め構成しておくことにより、特定の論理処
理部13が再構成不能になった場合、データ保持手段8
からのデータの読出や再構成手段12による再構成を行
なうことなく、その特定の論理処理部13を予備論理処
理部に切り換えるだけで修復可能である(請求項2
0)。
【0047】また、予備論理処理部の代替使用以後の電
源投入時もしくはリセット時には、記憶手段の代替使用
情報に基づいて、当該再構成不能になった論理処理部1
3に代えて予備論理処理部を使用することにより、再
度、再構成手段12による論理回路の再構成処理を行な
う必要がない(請求項21)。さらに、給電禁止手段に
より、未使用状態の予備論理処理部もしくは再構成不能
後の論理処理部13に対する給電を禁止することによ
り、電力消費を抑制することができる(請求項22)。
【0048】また、論理処理部13が複数そなえられて
いる場合、障害検出手段9および再構成手段12を各論
理処理部13毎にそなえる一方、データ保持手段8,障
害論理要素診断手段10および再構成データ計算手段1
1を複数の論理処理部13に対して共通にそなえること
により、装置の構成を簡素化できる(請求項23)。さ
らに、論理構成要素7Aおよび予備論理構成要素7B
を、論理回路の最小構成要素である論理セルとすること
ができ(請求項24)、この場合においては、論理処理
部13を、複数の論理セルからなる論理モジュールとし
たり(請求項25)、複数の論理セルからなる論理モジ
ュールを複数そなえてなる集積回路として、当該障害の
復旧を行なうことができる(請求項26)。
【0049】また、論理処理部13が複数の集積回路か
らなるユニットであり、各集積回路を、複数の論理セル
からなる論理モジュールを複数そなえて構成したり(請
求項27)、論理処理部13が、複数の集積回路からな
るユニットを複数そなえてなる情報処理器であり、各集
積回路を、複数の論理セルからなる論理モジュールを複
数そなえて構成することにより、当該障害の復旧を行な
うことができる(請求項28)。
【0050】
【実施例】
(a)第1実施例の説明 図3は本発明の第1実施例にかかる自己修復機能付き情
報処理装置の概略を示すブロック図であり、この図3に
示す情報処理装置(情報処理システム)は、例えば科学
観測を行なうような人工衛星に搭載されるものである。
【0051】ここで、この図3に示す情報処理装置は、
マイクロプロセッサユニット(MPU)20,障害検出
回路21,再構成データ保持機構22,アダプタ23,
コマンド管制装置24,メモリ25,DSP(ディジタ
ルシグナルプロセッサ)部26,DMA(ダイレクトメ
モリアクセス)コントローラ27,タイマ28及びアダ
プタ群29をそなえて構成され、DSP部26はDSP
用メモリ26Aをそなえている。また、MPU20は、
情報処理装置全体にわたる処理と統括制御するものであ
り、アダプタ23及びコマンド管制装置24を経由して
通信系と接続される一方、DSP(ディジタルシグナル
プロセッサ部)26を経由して観測系と接続され、アダ
プタ群29を経由してデータレコーダ,姿勢制御系、電
源供給系と接続されている。
【0052】なお、上述の通信系,観測系,データレコ
ーダ,姿勢制御系及び電源供給系は、ともに、この図3
においては図示されていない。ところで、アダプタ2
3,メモリ25,DSP部26,DMAコントローラ2
7,タイマ28,及びアダプタ群29は再プログラミン
グ可能な論理回路、例えば、FPGA(フィールド・プ
ログラマブル・ゲート・アレイ)を複数個使用して構成
されている。
【0053】ここで、FPGAとは、ユーザの手元で機
能を定義することができるASIC(Application Spec
ific Integrated Circuit )であって、十分な集積度を
有するものである。また、FPGAは、複数の論理セル
からなり、プログラミングによりこれらの論理セルを組
み合わせることで各種機能を実現できるようになってい
る。
【0054】近年、電子回路の集積度向上のための研
究,開発によって、多くの電子システムの技術特性が改
善されているが、このFPGAについても、論理アーキ
テクチャにおける飛躍的な進歩の結果、ユーザ自身が開
発を行なうことができるようになっている。また、FP
GAは、集積度が高いというカスタムVLSIの利点
と、設計,生産,市場に出すまでの期間が短時間で済む
という標準ICの利点とを兼ね備えており、ユーザがプ
ログラミングするという柔軟性が得られることにより、
デザインの変更や生産数量の変動に対するリスクを大幅
に減少できるようになっている。
【0055】本実施例において各FPGAは、衛星打ち
上げ前に予め所定の各機能を実現するようにFPGAを
プログラムされている。このFPGAにより、本衛星が
軌道投入後であっても、MPU20の指示により内部の
論理構成を再構成することができるようになっている。
また、各々のFPGAはその内部に未使用の論理セルを
残してあり、それらを予備論理回路として使用するよう
になっている。
【0056】図4は本発明の第1実施例にかかる自己修
復機能付き情報処理装置の要部を詳細に示すブロック図
であり、この図4に示す情報処理装置は、例えば複数の
論理モジュールからなる集積回路により構成されてい
る。ここで、34は複数のFPGA(フィールド・プロ
グラマブル・ゲート・アレイ,論理処理部)であり、こ
のFPGA34は複数の論理セル(論理構成要素)及び
複数の予備論理セル(予備論理構成要素)により論理回
路として再構成可能に構成されて所定機能を実現する論
理モジュールであり、例えば前述の図3におけるDSP
部26,DMAコントローラ27又はタイマ28として
の機能を実現するようになっている。
【0057】ここで、論理セルとは論理回路の最小構成
要素であり、集積回路とは、複数の論理モジュールを内
包できるプログラミング可能なハードウェアの最小構成
要素であり、論理モジュールとは、複数の論理セルによ
り構成されてあるまとまった機能を有するものである。
また、障害検出回路(障害検出手段)21は、前述の図
3における障害検出回路21に対応するもので、FPG
A34において障害が発生した場合に障害検出信号を発
生することにより、障害が発生したことをMPU20に
通知するものである。
【0058】メモリ25についても、前述の図3におけ
るメモリ25に対応するもので、このメモリ25は、F
PGA34における論理回路構成データを保持する再構
成データ保持機構(データ保持手段)22を有するとと
もに、FPGA34に必要な予備論理セルの数の基準値
を格納する領域59を有している。さらに、このメモリ
25は、例えば図7に示すような、各FPGA34毎の
論理セルに係る使用可能/不可能状態等が登録されてい
る論理セルテーブル(記憶手段)25Aをそなえてい
る。即ち、この論理セルテーブル25Aは、障害の発生
要因にかかる論理セルに代えて予備論理セルを使用して
いる代替使用情報を記憶するものであり、予備論理セル
の代替使用以後の電源投入時もしくはリセット時には、
記憶手段の代替使用情報に基づいて、当該障害の発生要
因にかかる論理セルに代えて予備論理セルを使用するこ
とにより、所定機能を有するFPGA34を構成するこ
とができるようになっている。
【0059】57はスキャンチェック回路(障害論理要
素診断手段)であり、このスキャンチェック回路57
は、障害検出回路21からの障害検出信号を受けたMP
U20の指示(スキャンチェック指示信号)により、F
PGA34のスキャンチェックを行なうことにより、障
害の発生したFPGA34における当該障害の発生要因
にかかる論理セルを診断し特定するものであり、診断結
果(例えば図5(a),(b)に示す論理セル36が障
害発生論理セルである旨)はMPU20に障害報告信号
として通知されるようになっている。
【0060】また、MPU20は情報処理装置全体にわ
たる処理を統括制御するものである。具体的には、障害
検出回路21によりFPGA34での障害の発生を検出
した場合、当該障害の発生したFPGA34についての
論理回路構成データをメモリ25の再構成データ保持機
構22から読み出し、その論理回路構成データに基づ
き、予備論理セルと、スキャンチェック回路57により
診断された当該障害の発生要因にかかる論理セルを除い
た論理セルとを用いて当該障害の発生したFPGA34
と同一機能を再構成するための再構成データを算出する
再構成データ計算手段35としての機能を有し、また、
障害の発生したFPGA34を再構成するために、この
FPGA34をリセットするリセット信号をも出力する
ようになっている。
【0061】ところで、上述の再構成データ計算手段3
5において算出された再構成データは、例えば図8に示
すような構成を有している。また、予備論理セルの残数
が5パーセント程度未満においては、再構成データの計
算は失敗することがあるため、上記のメモリ25の基準
値格納領域59に格納されている予備論理セル数の基準
値は、FPGA34における論理セル全体の数の例えば
10%に設定されている。従って、MPU20の制御に
より、予備論理セルの残数を5パーセント程度未満とな
らないようにしているので、再構成データの計算の失敗
を防止することができるようになっている。
【0062】再構成機構(再構成手段)30は、MPU
20により算出された再構成データに基づいて、FPG
A34を、予備論理セルとスキャンチェック回路57に
より診断された当該障害の発生要因にかかる論理セルを
除いた論理セルとにより当該障害の発生したFPGA3
4と同一機能を実現するように再構成するものであり、
再構成実行部52とシリアルメモリ58とをそなえてい
る。
【0063】ここで、シリアルメモリ58は、MPU2
0において算出された再構成データを並列データで入力
され、FPGA34からの読み出しクロックにより、再
構成データをシリアルデータ(ビットストリームデー
タ)に変換してFPGA34へ供給するものである。ま
た、再構成実行部52は、FPGA34上にそなえら
れ、シリアルメモリ58からの再構成データに基づき、
予備論理セルと障害の発生要因にかかる論理セルを除い
た論理セルとにより論理回路を再構成するものである。
【0064】例えば、図5(a)に示すような、論理セ
ル38が実線(A)により接続されて論理回路として構
成されるFPGA34において障害が検出された場合に
おいては、MPU20は、スキャンチェック回路57に
対して、点線(B)で示すようなスキャンパスによるス
キャンチェックを行なう旨の指示を行なうようになって
いる。これにより、スキャンチェック回路57によるス
キャンチェック結果から、論理セル38のうち、障害の
発生要因にかかる論理セル36が特定されるようになっ
ている。
【0065】そして、再構成機構30においては、図5
(b)に示すように、障害の発生要因にかかる論理セル
36を除いた論理セル及び予備論理セル37を用いて、
実線(C)に示すように配線し直して前述の図5(a)
に示す論理回路と同様の機能を有する論理回路を再構成
するようになっているのである。また、MPU20は、
FPGA34における未使用状態の予備論理セルもしく
は障害の発生要因にかかる論理セルに対する給電を禁止
する給電禁止手段32としての機能を有するとともに、
障害の発生に伴って、再構成機構30の再構成処理によ
って、FPGA34の予備論理セルを再構成に使用した
結果、FPGA34の予備論理セルの数がメモリ25に
格納されている一定の基準値以下となった場合に、その
旨を通信系に対してアラームを送出することにより通知
する通知手段33としての機能をも有している。
【0066】上述の構成により、本発明の第1実施例に
かかる自己修復機能付き情報処理装置の動作を、図6に
示すフローチャートを用いて以下に説明する。即ち、障
害検出回路21において、バスエラーの発生(ステップ
A1),アクセスタイムアウト(ステップA2)又はウ
ォッチドッグタイマエラー(ステップA3)により障害
が検出されると、この障害検出回路21は、障害検出信
号をMPU20に対して出力する。
【0067】MPU20においては、障害検出回路21
からの障害検出信号を入力されると、検出された障害
が、ソフトウェアによる対処ができるか否かを判断する
(ステップA4)。ここで、ソフトウェアによる対処が
できると判断された場合においては、当該障害用のエラ
ー処理ルーチンによる処理が行なわれるが(ステップA
4のYESルートからステップA5)、ソフトウェアに
よる対処ができないと判断された場合は、情報処理シス
テムの動作を一時停止させる(ステップA6)。
【0068】次に、MPU20は、全てのFPGA34
にわたって、スキャンチェック回路57によるスキャン
チェックを行なうことを、スキャンチェック指示信号を
出力して指示する(ステップA7〜ステップA10)。
即ち、FPGA34においては、スキャンチェック回路
57からの信号(スキャンイン)を入力され(ステップ
A8)、例えば図5(a)における点線(B)で示すよ
うなスキャンパスを経て信号(スキャンアウト)はスキ
ャンチェック回路57に出力される。
【0069】スキャンチェック回路57においては、上
記の信号(スキャンアウト)を入力され、スキャンチェ
ックを行なうことにより(ステップA9)、障害の発生
したFPGA34における当該障害の発生要因にかかる
論理セル(例えば図5(a),(b)における論理セル
36)を診断し特定する。上記のスキャンチェック回路
57による論理セルの診断結果は、MPU20に対して
障害報告信号として出力されるが、MPU20は、この
障害報告信号に基づき、スキャンチェックの行なわれた
FPGA34に障害論理セルが存在していないと判断さ
れた場合は、再び他のFPGA34におけるスキャンチ
ェックが行なわれるが(ステップA10のNOルー
ト)、障害論理セルが存在していると判断された場合
は、例えば図7に示すような、メモリ25における論理
セルテーブル25A中で障害発生論理セルに対応するフ
ィールドの使用可能フラグをクリアする(ステップA1
1)。これにより、MPU20は、FPGA34におけ
る障害の発生した論理セルを使用しないように制御して
いるのである。
【0070】また、障害論理セルが存在している場合、
MPU20が、FPGA34における障害が発生した論
理セルを使用しないように制御するとともに、MPU2
0は、FPGA34における論理回路構成データをメモ
リ25から読み込むとともに(ステップA12)、FP
GA34に必要な予備論理セルの数の基準値を読み込
み、使用可能な論理セルの数が回路を再構成するに必要
な値を満足しているか否かを判断する(ステップA1
3)。
【0071】ここで、使用可能な論理セルの数が回路を
再構成するに必要な値を満足していない場合は、論理回
路を再構成することができないので、ユーザはFPGA
34の修理依頼を行なうが(ステップA14)、使用可
能な論理セルの数が回路を再構成するに必要な値を満足
している場合は、MPU20の再構成データ計算手段3
5において、FPGA34における論理回路構成データ
を用いて例えば図8に示すような再構成データを計算す
る(ステップA15)。
【0072】MPU20において計算された再構成デー
タは、FPGA34が読み出すことのできるフォーマッ
トとしてのビットストリームデータに変換され(ステッ
プA16)、再構成機構30のシリアルメモリ58に出
力されて書き込まれる(ステップA17)。そして、M
PU20からFPGA34に対して、リセット信号を出
力して(ステップA18)、FPGA34において構成
されている論理回路をリセットし、再構成実行部52
は、シリアルメモリ58に対して再構成データ読出クロ
ックを出力することにより再構成データを読み込んで、
その再構成データに基づいて当該FPGA34を再構成
する(ステップA19)。
【0073】その後、MPU20では、メモリ25の論
理セルテーブル25Aを参照し、再構成の終了したFP
GA34における予備論理セルの数をカウントする(ス
テップA20)。ここで、再構成の終了したFPGA3
4の予備論理セルの数と、メモリ25に格納されている
各FPGA34に必要な予備論理セルの数の基準値59
とを比較し(ステップA21)、予備論理セルが基準値
以上残っている場合は、ステップA7に戻り、スキャン
チェック回路57によるスキャンチェックが行なわれて
いないFPGA34が存在していれば、前述したステッ
プA8〜A22による処理を行なう。
【0074】さらに、予備論理セルが基準値以上残って
いない場合は、通知手段33により、その旨を通信系に
対してアラームを送出した後(ステップA22)、ステ
ップA7に戻る。なお、ステップA7において全てのF
PGA34に障害論理セルが存在しないと判断された場
合は、初期プログラム読み込み処理(IPL処理)が行
なわれ(ステップA7のNOルートからステップA2
3)、障害が復旧する。
【0075】このように、本発明の第1実施例にかかる
自己修復機能付き情報処理装置によれば、FPGA34
と、予備論理セル37と、再構成データ保持機構22
と、障害検出回路21と、スキャンチェック回路57
と、マイクロプロセッサ21と、再構成機構30とをそ
なえ、情報処理装置におけるさまざまな構成要素の障害
に対してその構成要素を元来の正常な機能を再現できる
ように自動的に再構成することにより、多重障害に対応
しつつ装置を小型化,低価格化することができる利点が
ある。
【0076】さらに、論理セルテーブル25Aをそなえ
たことにより、電源投入時若しくはリセット時において
も、装置は障害を検出することなくIPL処理を行なえ
るので、装置の高信頼化に寄与できる利点がある。ま
た、MPU20が給電禁止手段32としての機能を有す
ることにより、障害の発生要因にかかる論理セルに対す
る給電を禁止することができるので、装置の消費電力を
節約することができる利点もある。
【0077】さらに、MPU20が通知手段33として
の機能を有することにより、予備論理セルの数を管理す
ることができるので、装置の信頼性向上に寄与すること
ができる。また、複数の予備論理セルが、FPGA34
内に予め設けられているので、障害の発生したFPGA
を用いて回路を再構成することができ、装置の省スペー
ス化により小型化ひいては低価格化を実現することがで
きる。
【0078】なお、上述の本実施例においては、図4に
示すように、論理処理部としてのFPGA34を2個設
けた場合について説明しているが、本発明はこれに限定
されず、1個あるいは3個以上設けるように構成しても
よい。 (b)第2実施例の説明 図9は本発明の第2実施例にかかる自己修復機能付き情
報処理装置の要部を詳細に示すブロック図であり、この
図9に示す情報処理装置も、前述の第1実施例における
図3に示すものと同様に、例えば科学観測を行なうよう
な人工衛星に搭載され、例えば複数の集積回路からなる
プリント板ユニットにより構成されている。
【0079】ところで、この図9に示す情報処理装置
は、図3にて示したものとほぼ同様の機能を有する障害
検出回路111,MPU112,再構成データ保持機構
113,DMA(ダイレクトメモリアクセス)コントロ
ーラ114,DSP(ディジタルシグナルプロセッサ)
及びDSP用メモリを含むDSP部115及びメモリ1
16をそなえている。
【0080】また、118は図4に示すシリアルメモリ
58と同様の機能を果たすDPR(デュアルポートRA
M)、119は図4に示すスキャンチェック回路57と
同様の機能を果たすスキャンチェック回路,120はイ
ンターフェイス接続部である。また、前述の第1実施例
と異なり、MPU112,DMAコントローラ114,
DSP部115及び2つの予備論理回路117A,11
7Bは、それぞれFPGA(論理処理部)により構成さ
れている(以下、符号112,114,115及び11
7A,117BはFPGAと記載する)。
【0081】即ち、FPGA112,114及び115
は、複数の論理セルにより論理回路として構成された論
理モジュールであり、それぞれMPU,DMAコントロ
ーラ,DSP部を実現するようになっており、FPGA
117A,117Bは、複数の論理構成要素により論理
回路として再構成可能に構成され、各FPGA112,
114及び115の所定機能を再現しうるものである。
【0082】さらに、各FPGA112,114,11
5及び117A,117Bと再構成データ保持機構11
3とメモリ116とはデータ転送バス40,診断バス4
1,リセットバス42により接続されている。即ち、デ
ータ転送バス40により、障害検出回路111,再構成
データ保持機構113,メモリ116及び各FPGA用
のDPR118が相互に接続され、診断バス41によ
り、各FPGA用のスキャンチェック回路119が相互
に接続され、リセットバス42により、各FPGA11
2,114,115及び117A,117Bが相互に接
続され、さらに、各FPGA112,114,115及
び117A,117Bとインターフェイス接続部120
とがDV/RVバスインターフェイス123,DV/R
Vバス43を介して接続されている。
【0083】また、上記のデータ転送バス40,診断バ
ス41,リセットバス42及びDV/RVバス43は二
重化されるとともに、FPGA112,再構成データ保
持機構113及びメモリ116についても二重化されて
おり、これらはいずれも障害発生時に切り換えを行なえ
るようになっている。ところで、障害検出回路(障害検
出手段)111は、MPU,DMAコントローラ,DS
P部として機能する論理回路が構成されたFPGAの障
害を検出するもので、障害が発生した場合に、その旨を
障害検出信号としてデータ転送バス40を介してMPU
112に出力するものである。
【0084】また、MPUとして構成されたFPGA1
12は、情報処理装置全体にわたる処理を統括制御する
ものであって、DSP部として構成されたFPGA11
5及びインターフェイス接続部120を経由して図示し
ない観測系と接続される。そして、本実施例のFPGA
112には、障害検出回路111によりMPU,DMA
コントローラ,DSP部として機能するFPGA11
2,114,115での障害の発生を検出した場合、障
害の発生したFPGAだけでなくその他のFPGAの状
態に基づいて、再構成データ保持機構113から読み出
し、その論理回路構成データに基づき、予備論理セル
と、スキャンチェック回路119により診断された当該
障害の発生要因にかかる論理セルを除いた論理セルとを
用いて当該障害の発生した論理処理部と同一機能を再構
成するための再構成データを算出する再構成データ算出
手段としての機能がそなえられている。
【0085】また、FPGA112は、未使用状態の予
備論理回路117A,117Bもしくは障害発生後のF
PGAに対する給電を禁止する給電禁止手段としての機
能も有している。さらに、再構成データ保持機構(デー
タ保持手段)113は、FPGA112,114,11
5における論理回路構成データを保持するものである。
【0086】また、スキャンチェック回路(論理構成要
素診断手段)119は、各FPGA毎に設けられ、障害
の発生した論理処理部における当該障害の発生要因にか
かる論理構成要素を診断するものであり、診断結果は、
MPUとして機能するFPGA112に出力されるよう
になっている。また、メモリ116は、障害の発生した
FPGAに代えて予備論理回路としてのFPGA117
A,117Bを使用している代替使用情報を記憶する記
憶手段としての機能を有しており、予備論理回路117
A,117Bの代替使用以後の電源投入時もしくはリセ
ット時には、メモリ116における代替使用情報に基づ
いて、当該障害の発生したFPGAに代えて予備論理回
路117A,117Bを使用するようになっている。さ
らに、このメモリ116は、各FPGAに必要な予備論
理セルの数の基準値についても格納されるとともに、各
FPGA毎の論理セルに係る使用可能/不可能状態等が
登録されている論理セルテーブル116Aをそなえてい
る。
【0087】例えば、論理セルテーブル116Aにおい
ては、各FPGA112,114,115,117A,
117B毎に、図10(a),(b)に示すような割合
の使用可能/不可能状態にある論理セルの数が登録され
ている。ここで、各FPGA毎に、使用不可論理セルの
数は(D)のような割合になっており、予備論理セルの
数は(E)のような割合になっており、各FPGAの機
能を実現するための論理回路の構成に必要な論理セルの
数は(F)のような割合になっている。
【0088】なお、図10(a)においては、DSP部
としてのFPGA115に障害が発生している場合を示
しており、予備論理セルを使用しても、(G)で示す領
域分の数の論理セルが不足している。さらに、121は
再構成機構(再構成手段)であり、この再構成機構12
1は、障害検出回路111によりFPGA112,11
4,115での障害の発生を検出した場合、当該障害の
発生したFPGAについての論理回路構成データを再構
成データ保持機構113から読み出し、その論理回路構
成データと、メモリ116の論理セルテーブル116A
に格納されている各FPGA毎の論理セルに係る使用可
能/不可能状態に基づき、論理回路として再構成処理を
行なうものであって、各FPGA毎に、DPR118及
び再構成実行部122をそなえて構成されている。
【0089】ここで、上記の再構成処理としては、以下
に示すように3種類の態様がある。即ち、まず第1の態
様としては、前述の第1実施例と同様に、当該障害の発
生したFPGA内の予備論理セルを用いて、FPGAの
再構成を行なうものである。また、第2の態様として
は、上述の第1の態様で再構成が行なえない場合に、F
PGA112,114,115間相互の機能の入れ替え
るようにして再構成を行なうように制御するものであ
る。
【0090】例えば、図10(a)に示すように、予備
論理回路117A,117Bを除く3つのFPGA11
2,114,115のうちで、DSP部としてのFPG
A115に障害が発生し、予備論理セルを使用しても
(G)で示す領域分の数の論理セルが不足している場
合、他のFPGA112,114においての使用不可論
理セルの数を参照し、当該FPGA115の機能を他の
FPGAと入れ替えれば論理回路として再構成が行なえ
る場合は、FPGA115と入れ替え対象のFPGAと
をリセットし、前述の第1実施例の場合と同様の方法に
より再構成を行なうものである。
【0091】この場合においては、障害の発生している
FPGA115は、DMAコントローラとしてのFPG
A114と機能を相互に入れ替える、即ち、FPGA1
14をDSP部として再構成し、FPGA115をDM
Aコントローラとして再構成すれば、図10(b)に示
すように論理セルの不足分がなくなり、DMAコントロ
ーラ,DSP部とも正常に動作することができる。
【0092】さらに、第3の態様としては、上述のいず
れの方法でも再構成が行なえない場合に、MPU112
が、予備論理回路としてのFPGA117A,117B
を用いて当該障害の発生したFPGAと同一の論理回路
構成になるように再構成を行なうように制御するもので
ある。例えば、図11に示すように、MPUとしてのF
PGA112及びDSP部としてのFPGA115に障
害が発生し、予備論理セルを使用しても(G)で示す領
域分の数の論理セルが不足している場合、図12に示す
ように、各FPGAにおいて使用可能な論理セルの数の
多い順にソートされた第1テーブルを作成するととも
に、各機能を有する論理回路を構成するに必要な論理セ
ルの数の多い順にソートされた第2テーブルを作成し、
対応する論理セルの数をそれぞれ比較し、全てのFPG
Aにおいて使用可能な論理セルの数が、各機能を有する
論理回路を構成するに必要な論理セルの数よりも大きい
組み合わせがあるか否かを判定する。
【0093】この場合においては、FPGA114,1
17A,115,117B,112において使用可能な
論理セルの数と、それぞれDSP部,MPU,DMAコ
ントローラ,2つの予備論理回路を論理回路として構成
するに必要な論理セルの数との組み合わせを求めること
ができる。上述のようにして求められた各FPGAと各
機能との組み合わせに基づいて、再構成機構121にて
論理回路の再構成を行なうことにより、図13に示すよ
うに、論理セルの不足分がなくなり、DSP部としての
FPGA114,DMAコントローラとしてのFPGA
115及びMPUとしてのFPGA117Aはともに正
常に動作することができる。
【0094】なお、上記のように、MPUとしてのFP
GA112において障害が発生した場合においては、待
機系のFPGA112が、再構成機構121による再構
成を行なうように制御している。さらに、上記第2の態
様における、FPGA112,114,115間相互の
機能の入れ替えるような再構成処理においても、第3の
態様のMPUとしてのFPGA112と同様に、第1及
び第2テーブルを作成し、この第1テーブルと第2テー
ブルとの比較に基づいて、論理回路の再構成を行なうこ
とができる。
【0095】また、上記第3の態様によりFPGA11
7A,117Bを用いて当該障害の発生したFPGAと
同一の論理回路構成になるように再構成が行なわれた場
合は、スキャンチェック回路119により診断された当
該障害の発生要因にかかる論理セルを除いた論理セルか
らなる、当該障害の発生したFPGAを、自身の使用可
能なセル数よりも少ない論理回路を再構成するための予
備論理回路として用いることができる。
【0096】例えば、図14に示すように、DSP部と
してのFPGA115に障害が発生し、DSP部として
機能するFPGAがFPGA117Aと入れ替わった場
合において、FPGA115を、自身の使用可能なセル
数よりも少ない論理回路を再構成するための予備論理回
路とすることができるのである。上述の構成により、本
発明の第2実施例にかかる自己修復機能付き情報処理装
置の動作を、図15のフローチャートを用いて以下に説
明する。
【0097】即ち、障害検出回路111において、バス
エラーの発生(ステップB1),アクセスタイムアウト
(ステップB2)又はウォッチドッグタイマエラー(ス
テップB3)により障害が検出されると、この障害検出
回路111は、障害検出信号をMPU112に対して出
力する。MPU20においては、障害検出回路111か
らの障害検出信号を入力されると、検出された障害が、
ソフトウェアによる対処ができるか否かを判断する(ス
テップB4)。
【0098】ここで、ソフトウェアによる対処ができる
と判断された場合においては、当該障害用のエラー処理
ルーチンによる処理が行なわれるが(ステップB4のY
ESルートからステップB5)、ソフトウェアによる対
処ができないと判断された場合は、情報処理システムの
動作を一時停止させる(ステップB4のNOルートから
ステップB6)。
【0099】そして、MPU(MPU自体に障害が発生
した場合には予備系のMPU)として機能するFPGA
112は、FPGA112,114,115にわたり、
スキャンチェック回路119によるスキャンチェックを
行なうことを、スキャンチェック指示信号を出力して指
示し、スキャンチェック回路119からのスキャンチェ
ック結果を示す信号に基づいて、障害の発生した各FP
GA毎に、当該障害の発生要因にかかる論理セルを診断
する。
【0100】また、当該障害の発生要因にかかる論理セ
ルを診断し特定すると、メモリ116における論理セル
テーブル116A中で障害発生論理セルに対応するフィ
ールドの使用可能フラグをクリアする(ステップB
8)。これにより、MPU112は、障害の発生したF
PGAにおける障害発生要因の論理セルを使用不可の論
理セルとするように制御している。
【0101】さらに、MPU112においては、論理セ
ルテーブル116Aに格納されている、各FPGAにお
いて使用可能な論理セルの数と、再構成データ保持機構
113に保持されている、各機能を有する論理回路を構
成するに必要な論理セルの数とを対応させて比較し、障
害の発生した各FPGAに関して、使用可能論理セルの
数が再構成に必要な値を満足するか否かを判定する(ス
テップB9)。即ち、障害の発生したFPGAにおいて
使用可能な論理セルの数が、対応する機能を有する論理
回路を構成するに必要な論理セルの数よりも大きいか否
かを判定するのである。
【0102】ここで、障害の発生したFPGAにおいて
使用可能な論理セルの数が、対応する機能を有する論理
回路を構成するに必要な論理セルの数よりも小さい場合
は、MPU112は、各FPGAを使用可能論理セルの
数が多い順にソートされた第1テーブルを作成するとと
もに(ステップB9のNOルートからステップB10,
図12参照)、各機能を有する論理回路を構成するに必
要な論理セルの数の多い順にソートされた第2テーブル
を作成する(ステップB11,図12参照)。
【0103】そして、第1テーブルと第2テーブルとを
比較し、各FPGAがその中にそれぞれの回路を構成す
るのに必要な使用可能論理セルを持っているか否かを判
定する(ステップB12)。即ち、上述の第1テーブル
と第2テーブルとを比較し、全てのFPGAにおいて使
用可能な論理セルの数が、各機能を有する論理回路を構
成するに必要な論理セルの数よりも大きい組み合わせで
あるか否かを判定する。
【0104】ここで、第1テーブルと第2テーブルとの
判定結果が、全てのFPGAにおいて使用可能な論理セ
ルの数が、各機能を有する論理回路を構成するに必要な
論理セルの数よりも大きい組み合わせでない場合は、本
装置は、自動的に当該障害の発生したFPGAの修理依
頼をユーザに行なう(ステップB12のNOルートから
ステップB13)。
【0105】ここで、ステップB9において、障害の発
生したFPGAにおいて使用可能な論理セルの数が対応
する機能を有する論理回路を構成するに必要な論理セル
の数よりも大きい場合は(ステップB9のYESルー
ト)、各障害の発生したFPGA内の予備論理セルを用
いて論理回路を再構成する(ステップB14)。また、
ステップB12において、第1テーブルと第2テーブル
との判定結果が、全てのFPGAにおいて使用可能な論
理セルの数が、各機能を有する論理回路を構成するに必
要な論理セルの数よりも大きい組み合わせである場合は
(ステップB12のYESルート)、第1テーブルにお
ける各FPGAについて、第2テーブルにて指定された
機能を有する論理回路を再構成する(ステップB1
4)。
【0106】上記のようにして再構成処理が行なわれる
と、MPU112においては、再構成が行なわれた後の
各FPGA上の予備論理セルの数を求め(ステップB1
5)、各FPGAにおける予備論理セルの数と、メモリ
116に格納されている、各FPGAに必要な予備論理
セルの基準値とを比較する(ステップB16)。ここ
で、各FPGAにおける予備論理セルの数が基準値より
も小さい場合は、その旨をアラーム処理し(ステップB
17)、大きい場合は、初期プログラム読み込み処理
(IPL処理)が行なわれ(ステップB18)、情報処
理装置は復旧する。
【0107】このように、本発明の第2実施例にかかる
自己修復機能付き情報処理装置によれば、FPGA11
2,114,115と、予備論理回路117と、再構成
データ保持機構113と、障害検出回路111と、再構
成機構121とをそなえ、情報処理装置におけるさまざ
まな構成要素の障害に対してその構成要素を元来の正常
な機能を再現できるように自動的に再構成することによ
り、第1実施例と同様に、多重障害に対応しつつ装置を
小型化,低価格化することができる利点がある。
【0108】また、スキャンチェック回路119をそな
え、診断された障害発生要因にかかる論理セルを除いた
論理セルからなる、当該障害の発生したFPGAを、予
備論理処理回路として用いることができるので、多重障
害に対しても高い信頼性を維持しながら復旧を行なうこ
とができる。さらに、メモリ116をそなえ、障害の発
生したFPGAに代えて予備論理回路としてのFPGA
117A,117Bを使用している代替使用情報を記憶
しておき、代替使用以後の電源投入若しくはリセット時
においても、装置は障害を検出することなくIPL処理
を行なえるので、装置の高信頼化に寄与できる。
【0109】また、FPGA112が給電禁止手段とし
ての機能を有することにより、未使用状態の予備論理回
路117A,117Bもしくは障害発生後のFPGAに
対する給電を禁止することができ、装置の消費電力を節
約することができる。 (c)第3実施例の説明 図16,図17は本発明の第3実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置も、前述の第1,第2実施例と同様に、例え
ば科学観測を行なうような人工衛星に搭載されるもので
ある。
【0110】また、この図16に示す情報処理装置は、
前述の第2実施例にかかる情報処理装置に比して、集積
回路でなくプリント板ユニット等のユニットにより構成
され、自己修復の単位となる論理処理部は、論理モジュ
ールでなく集積回路(FPGA)65−1〜65−8で
ある点が異なる。さて、この図16において、62はプ
リント板ユニット等のユニット、61は動作中の集積回
路群、64は予備集積回路群、65−7,65−8は予
備集積回路(予備論理処理部)、63は障害が発生した
論理セルである。
【0111】ここで、集積回路65−1〜65−8は、
複数の論理セルからなる論理モジュールを複数そなえて
なる、プログラミング可能なハードウェアの最小構成要
素であり、ユニット62は、複数(図中、8つ)の集積
回路65−1〜65−8からなる例えばプリント板ユニ
ット等であり、プログラミング可能なハードウェアであ
る。
【0112】このような構成により、本発明の第3実施
例にかかる自己修復機能付き情報処理装置においては、
図16に示すように、動作中の集積回路群61における
集積回路65−6の論理セル63で障害が発生すると、
前述の第1実施例の場合と同様の方法により、図17に
示すように、その論理セル63を含む集積回路65−6
を切り離し、予備集積回路65−7を動作中の集積回路
群61に含めて動作させることにより、障害を復旧させ
る。
【0113】このように、本発明の第3実施例にかかる
自己修復機能付き情報処理装置においても、論理処理部
及び予備論理処理部としての集積回路(FPGA)65
−1〜65−8をそなえ、前述の第2実施例と同様に、
情報処理装置におけるさまざまな構成要素の障害に対し
てその構成要素を元来の正常な機能を再現できるように
自動的に再構成することにより、多重障害に対応しつつ
装置を小型化,低価格化することができる利点がある。
【0114】なお、上述の本実施例においては、予備集
積回路65−7,65−8をそなえ、集積回路65−1
〜65−6における論理セルで障害が発生した場合に、
この予備集積回路65−7,65−8を用いることによ
り、前述の第2実施例と同様の方法により、障害を復旧
させているが、これに限定されず、例えば各集積回路6
5−1〜65−6に予備論理セル(予備論理構成要素)
をそなえ、第1実施例と同様の方法により、障害が発生
した場合にこの予備論理セルを用いて当該障害が発生し
た集積回路を再構成することもできる。
【0115】(d)第4実施例の説明 図18,図19は本発明の第4実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置も、前述の第1〜第3実施例と同様に、例え
ば科学観測を行なうような人工衛星に搭載されるもので
ある。また、この図18に示す情報処理装置は、前述の
第3実施例にかかる情報処理装置に比して、ユニットで
なく複数のユニットよりなる情報処理器により構成さ
れ、自己修復の単位となる論理処理部は、集積回路でな
くユニット75−1〜75−3である点が異なる。
【0116】さて、この図18において、72は複数の
ユニット75−1〜75−3よりなるプログラミング可
能な情報処理器、71はユニット75−1,75−2よ
りなる動作中のユニット群、74はユニット(予備論理
処理部)75−3よりなる予備ユニット群、65は集積
回路(FPGA)、63は障害が発生した論理セルであ
る。
【0117】なお、集積回路65及び論理セル63につ
いては、前述の第3実施例におけるものと同様の機能を
有している。このような構成により、本発明の第4実施
例にかかる自己修復機能付き情報処理装置においては、
図18に示すように、動作中のユニット群71における
ユニット75−6の論理セル63で障害が発生すると、
前述の第2実施例の場合と同様の方法により、図19に
示すように、その論理セル63を含むユニット75−2
を切り離し、予備ユニット75−3を動作中のユニット
群71に含めて動作させることにより、障害を復旧させ
る。
【0118】このように、本発明の第4実施例にかかる
自己修復機能付き情報処理装置においては、論理処理部
及び予備論理処理部としてのユニット75−1〜75−
3をそなえ、前述の第2,第3実施例と同様に、情報処
理装置におけるさまざまな構成要素の障害に対してその
構成要素を元来の正常な機能を再現できるように自動的
に再構成することにより、多重障害に対応しつつ装置を
小型化,低価格化することができる利点がある。
【0119】なお、上述の本実施例においては、予備ユ
ニット75−3をそなえ、ユニット75−1,75−2
における論理セルで障害が発生した場合に、この予備ユ
ニット75−3を用いることにより、第2実施例と同様
の方法により障害を復旧させているが、これに限定され
ず、例えば各ユニット75−1,75−2に予備論理セ
ル(予備論理構成要素)をそなえ、第1実施例と同様の
方法により、障害が発生した場合にこの予備論理セルを
用いて当該障害が発生したユニットを再構成することも
できる。
【0120】(e)第5実施例の説明 図20,図21は本発明の第5実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置も、前述の第1〜第4実施例と同様に、例え
ば科学観測を行なうような人工衛星に搭載されるもので
ある。また、この図20に示す情報処理装置は、前述の
第3,4実施例にかかる情報処理装置に比して、ユニッ
トや情報処理器ではなく、複数の情報処理器よりなる計
算機システムにより構成され、自己修復の単位となる論
理処理部は、集積回路やユニットではなく、情報処理器
85−1〜85−3である点が異なる。
【0121】さて、この図20において、82は複数の
情報処理器85−1〜85−3よりなるプログラミング
可能な計算機システム、81は情報処理器85−1,8
5−2よりなる動作中の情報処理器群、84は予備情報
処理器(予備論理処理部)85−3よりなる予備情報処
理器群、75はユニット、65は集積回路(FPG
A)、63は障害が発生した論理セルである。
【0122】なお、情報処理器85−1〜85−3は、
複数のユニット75からなるプログラミング可能なハー
ドウェアである。また、ユニット75,集積回路65及
び論理セル63については、前述の第3又は第4実施例
におけるものと同様の機能を有している。このような構
成により、本発明の第5実施例にかかる自己修復機能付
き情報処理装置においては、図20に示すように、動作
中の情報処理器群81における情報処理器85−2の論
理セル63で障害が発生すると、前述の第2実施例の場
合と同様の方法により、図21に示すように、その論理
セル63を含む情報処理器85−2を切り離し、予備情
報処理器85−3を動作中の情報処理器群81に含めて
動作させることにより、障害を復旧させる。
【0123】このように、本発明の第5実施例にかかる
自己修復機能付き情報処理装置においては、論理処理部
及び予備論理処理部としての情報処理器85−1〜85
−3をそなえることにより、前述の第2〜第4実施例と
同様に、情報処理装置におけるさまざまな構成要素の障
害に対してその構成要素を元来の正常な機能を再現でき
るように自動的に再構成することにより、多重障害に対
応しつつ装置を小型化,低価格化することができる利点
がある。
【0124】なお、上述の本実施例においては、予備情
報処理器85−3をそなえ、情報処理器85−1,85
−2における論理セルで障害が発生した場合に、この予
備情報処理器85−3を用いることにより、前述の第2
実施例と同様の方法により障害を復旧させているが、こ
れに限定されず、例えば各情報処理器85−1〜85−
2に予備論理セル(予備論理構成要素)をそなえ、前述
の第1実施例と同様に、障害が発生した場合に、この予
備論理セルを用いて当該障害が発生した情報処理器を再
構成することもできる。
【0125】(f)第6実施例の説明 図22,図23は本発明の第6実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置も、例えば科学観測を行なう人工衛星に適用
されるものである。また、この図22に示す情報処理装
置は、前述の第1実施例にかかる情報処理装置に比し
て、論理処理部としてのFPGA(集積回路)34が複
数そなえられている場合、障害検出回路21および再構
成機構30が各FPGA34毎にそなえられるととも
に、データ保持手段としての再構成データ保持機構2
2,障害論理要素診断手段としての障害セル診断手段9
1および再構成データ計算手段35が複数のFPGA3
4に対して共通にそなえられている点と、障害検出信号
及び再構成データの遣り取りを無線により行なっている
点が異なる。なお、図中、第1実施例におけるものと同
符号のものは、同様の機能を有している。
【0126】従って、再構成データ保持機構22と再構
成データ計算手段35と障害セル診断手段91とによ
り、第1情報処理装置93が構成されるとともに、障害
検出回路21と再構成機構30とFPGA34との組み
合わせ毎に、第2情報処理装置96が構成される。ま
た、それぞれ第1情報処理装置93及び第2情報処理装
置96は、相互に遠隔して設けられ、第1情報処理装置
93は第2情報処理装置96とで無線通信を行なうため
の通信手段92をそなえており、同様に、第2情報処理
装置96は通信手段97をそなえている。これにより、
第1情報処理装置93と第2情報処理装置96との間で
相互に無線通信が行なわれるようになっている。
【0127】さらに、第2情報処理装置96の障害セル
診断手段91は、前述の第1実施例におけるスキャンチ
ェック回路57と同様の機能を有するものであり、障害
検出回路21からの障害検出信号としての障害診断指示
信号94を、通信手段92を介して入力されると、当該
FPGA34における障害の発生要因にかかる論理セル
を診断し特定するものである。
【0128】また、通信手段92は、上述の如く、第1
情報処理装置93の障害検出回路21からの障害診断指
示信号94を、通信手段97に送信するとともに、再構
成データ計算手段35において算出された再構成データ
95を通信手段97から受信するものである。上述の構
成により、本発明の第6実施例においては、ある第2情
報処理装置96のFPGA34の論理セル36にて障害
が発生したことを障害検出回路21において検出する
と、通信手段97を用いることにより、障害診断指示信
号94を第1情報処理装置93の障害セル診断手段91
に無線により出力する。再構成データ計算手段35にお
いて障害セル診断手段91からの診断結果及び再構成デ
ータ保持機構22からのデータに基づいた再構成データ
を算出すると、通信手段92を用いることにより、この
再構成データ95を第2情報処理装置96の再構成機構
30に無線により出力する。これ以外の動作は、基本的
に第1実施例におけるものと同様に動作する。
【0129】即ち、図23に示すように、あるFPGA
34の論理セル36にて障害が発生しても、第1情報処
理装置93と第2情報処理装置96との間で信号を遣り
取りすることにより、予備論理セル37を用いて回路を
再構成し、障害を復旧することができる。このように、
本発明の第6実施例における自己修復機能付き情報処理
装置によれば、再構成データ保持機構22,障害セル診
断手段91および再構成データ計算手段35が、複数の
FPGA34(第2情報処理装置96)に対して共通に
そなえられていることにより、装置の省スペース化によ
り装置の小型化ひいては低価格化を実現することがで
き、さらに、装置の機能を遠隔して分けることができる
ので、設計の自由度も向上する。
【0130】なお、本実施例においては、第2情報処理
装置96のFPGA34に予備論理セル(予備論理構成
要素)37をそなえ、前述の第1実施例と同様に、障害
が発生した場合に、この予備論理セルを用いて当該障害
が発生したFPGAを再構成しているが、これに限定さ
れず、例えば予備論理処理部としての予備FPGAをそ
なえてなる第1情報処理装置をそなえ、FPGA34に
おける論理セルで障害が発生した場合に、この予備FP
GAを用いることにより、前述の第2実施例と同様の方
法により障害を復旧させることもできる。
【0131】(g)第7実施例の説明 図24,図25は本発明の第7実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置も、例えば科学観測を行なう人工衛星に搭載
されるものである。また、本実施例にかかる情報処理装
置は、前述の第1実施例にかかる情報処理装置に比し
て、論理処理部としてのFPGA(集積回路)34が複
数そなえられている場合、障害検出回路21および再構
成機構30が各FPGA34毎にそなえられるととも
に、データ保持手段としての再構成データ保持機構2
2,障害論理要素診断手段としての障害セル診断手段9
1および再構成データ計算手段35が複数のFPGA3
4に対して共通にそなえられている点が異なる。なお、
図中、第1実施例におけるものと同符号のものは、同様
の機能を有している。
【0132】従って、本実施例においても前述の第6実
施例と同様に、障害検出回路21と再構成機構30とF
PGA34との組み合わせ毎に、第2情報処理装置10
0が構成されるとともに、再構成データ保持機構22と
再構成データ計算手段35と障害セル診断手段91とに
より、第1情報処理装置93が構成される。なお、第1
情報処理装置93と各第2情報処理装置100とは通信
手段101により相互に通信を行なうことができるよう
になっている。また、各第2情報処理装置100は、後
述する予備FPGA99を実装するための予備FPGA
実装領域102をそなえている。
【0133】さらに、本実施例にかかる情報処理装置
は、前述の各実施例に比して、予備論理セル98が、F
PGA34での障害の発生時に再構成データ計算手段3
5により算出された再構成データに応じて、FPGA3
4の外部から追加されるようになっている点も異なる。
即ち、予備FPGA99は、各第2情報処理装置100
のFPGA34に共通して用いることができる予備論理
セル98をそなえており、各第2情報処理装置100の
FPGA34の障害発生時には、この予備FPGA99
を、外部から予備FPGA実装領域102に追加して実
装することにより、障害を復旧できるようになってい
る。
【0134】なお、第2情報処理装置100において、
104は今回障害が発生した論理セル、105は既に障
害が発生して使用不可となった2つの論理セル、103
は以前の障害発生に対して復旧が行なわれた後で動作中
の論理セル群である。上述の構成により、本発明の第7
実施例にかかる自己修復機能付き情報処理装置の動作
を、図24及び図25を用いて、以下に説明する。
【0135】即ち、図24に示すように、以前に障害が
発生して使用不可になった2つの論理セル105を除い
て、復旧が行なわれて現在動作中の論理セル群103
に、再び障害が発生すると、障害検出回路21にてこれ
を検出し、障害セル診断手段91にて障害要因となった
論理セル104を診断し特定する。再構成データ計算手
段35においては、FPGA34にて3つ目の使用不可
の論理セル104が障害セル診断手段91により特定さ
れたとき、第1情報処理装置93の再構成データ計算手
段35では、FPGA34の内部の予備論理セルを用い
ては障害に対する復旧が行なえないと判断する。
【0136】これに対し、図25に示すように、予備F
PGA99を予備FPGA実装領域102に追加してか
ら、再構成データ計算手段35では、再構成データ保持
機構22におけるデータ及び障害セル診断手段91から
の診断結果に基づいて、追加されたFPGA34Aの予
備論理セル34Bを使用した再構成データを算出する。
【0137】再構成データ計算手段35にて算出された
再構成データを、通信手段101を介して再構成機構3
0へを送信することにより、再構成機構30において
は、障害を復旧できる。このように、本発明の第7実施
例にかかる自己修復機能付き情報処理装置によれば、再
構成データ保持機構22,障害セル診断手段91および
再構成データ計算手段35が、複数のFPGA34に対
して共通にそなえられ、予備論理セル98を外部から追
加することができるので、前述の第6実施例にて得られ
る利点があるほか、同一のFPGAの障害に対する多数
回の障害に対しても、高い信頼性を維持しながら復旧を
行なうことができ、自己修復機能を飛躍的に向上させる
ことができる。
【0138】なお、本実施例においては、予備FPGA
99に予備論理セル(予備論理構成要素)98をそな
え、前述の第1実施例と同様に、障害が発生した場合
に、この予備論理セルを用いて当該障害が発生したFP
GAを再構成しているが、これに限定されず、例えば予
備論理処理部としての予備FPGAをそなえ、FPGA
34における論理セルで障害が発生した場合に、この予
備FPGAを用いることにより、前述の第2実施例と同
様の方法により障害を復旧させることもできる。
【0139】(h)第8実施例の説明 図26,図27は本発明の第8実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置は、前述の第1実施例にかかる情報処理装置
に比して、集積回路(FPGA)上に論理処理部として
の論理モジュールが複数そなえられている場合、予備論
理セル(予備論理構成要素)として、当該障害の発生し
た論理モジュール以外の論理モジュールにおける論理セ
ルを用いることができる点が異なる。
【0140】即ち、本実施例にかかる情報処理装置は、
図26,27に示すように、例えば計算機の外部記憶制
御装置に適用することができるものであり、この図2
6,27において、130は集積回路(FPGA)であ
り、この集積回路130は論理処理部としての2つの論
理モジュール133,134をそなえている。ここで、
論理モジュール133はハードディスク131を制御す
るためのハードディスクコントローラとして構成され、
論理モジュール134はフロッピーディスク132を制
御するフロッピーディスクコントローラとして構成され
ている。なお、135は論理モジュール133における
論理セル間を接続する論理パスである。
【0141】ここで、フロッピーディスク132はソフ
トウェアを計算機に導入する時にだけ使用するものであ
り、通常運用時には使用頻度が低い一方、ハードディス
ク131は計算機を起動するためのソフトウェア及び処
理対象のデータを保持しており、使用頻度が高い。ま
た、図26に示す集積回路130では、その中のすべて
の論理セルが使用されているため、予備の論理セルが存
在せず、計算機の運用中に論理モジュール133におい
て障害が発生した場合は、使用頻度の低い論理モジュー
ル134の論理セルを予備論理セルとして使用するよう
になっている。
【0142】これは、フロッピーディスクコントローラ
134の論理セルを予備論理セルとして用いることよ
り、このフロッピーディスクコントローラ134が使用
不可能となっても、使用頻度が低いため、実際上の運用
には影響が少ないためである。なお、図26,27にお
いて、障害検出回路21,再構成データ保持機構22及
び再構成データ計算手段35は前述の第1実施例におけ
るものと同様の機能を有している。また、障害の発生し
た論理モジュールの障害要因にかかる論理セルを診断す
る障害論理要素診断手段及び再構成データ計算手段35
にて算出された再構成データに基づいて再構成を行なう
再構成機構は、図示を省略している。
【0143】このような構成により、本発明の第8実施
例にかかる自己修復機能付き情報処理装置において、例
えば、図26における障害検出回路21において、論理
モジュール133の論理セル36に障害が発生したこと
を検出すると、再構成データ計算手段35においては、
再構成データ保持機構22におけるデータに基づいて、
当該論理モジュール133の論理セルを予備論理セルと
して用いずに、論理モジュール134の論理セル136
を予備論理セルとして用いた再構成データを求める。
【0144】これにより、図27に示すように、論理モ
ジュール133は再構成されて障害を復旧することがで
きる。なお、論理パス135は、論理モジュール134
の論理セル136が接続されている。このように、本発
明の第8実施例にかかる自己修復機能付き情報処理装置
によれば、論理モジュール133,134が複数そなえ
られている場合、予備論理セルとして、当該障害の発生
した論理モジュール以外の論理モジュールにおける論理
セルを用いることにより、論理モジュール毎の機能にお
ける装置の運用上の優先順位に基づいた柔軟な自己修復
機能を実現することができる。
【0145】(i)第9実施例の説明 図28〜図30は本発明の第9実施例にかかる自己修復
機能付き情報処理装置を示す図であるが、本実施例の情
報処理装置は、前述の第2実施例にかかる情報処理装置
に比して、論理モジュール(論理処理部)が複数そなえ
られている場合、予備論理モジュール(予備論理処理
部)を、複数の論理モジュールのうちの特定の論理モジ
ュールと同一の論理回路構成に予め構成しておく点が異
なる。
【0146】即ち、図28において、141は集積回路
(FPGA)であり、この集積回路141は、複数の再
構成可能な論理セル149から構成されているものであ
り、バス142を介して相互に接続された複数の論理モ
ジュール143〜147をそなえるとともに、バス14
2に接続されておらず予備論理セルにより構成された予
備論理モジュール148をそなえている。
【0147】また、各FPGAは複数の論理セルから構
成されているもので、論理モジュール143はマイクロ
プロセッサとして機能するように構成されている。同様
に、論理モジュール144はタイマ回路として、論理モ
ジュール145〜147は通信制御回路として機能する
ように構成されている。ここで、論理モジュール148
は、予め通信制御回路として機能するように構成されて
いる。集積回路141の中では、通信制御回路に構成さ
れた部分の割合が高いため、論理セルの故障による障害
が最も発生し易いのは通信制御回路に構成された論理モ
ジュールであると予測されるからである。
【0148】なお、この集積回路141には、論理モジ
ュール143〜148の障害を検出する障害検出回路1
52,各論理モジュールにおける論理回路構成データを
保持する再構成データ保持機構154及び論理回路構成
データに基づいて再構成データを計算する再構成データ
計算手段153が接続されている。また、障害の発生し
た論理モジュールの障害要因にかかる論理セルを診断す
る論理構成要素診断手段及び再構成データ計算手段15
3にて算出された再構成データに基づいて再構成を行な
う再構成機構は、図示を省略している。
【0149】上述の構成により、本発明の第9実施例に
かかる自己修復機能付き情報処理装置では、例えば図2
8における通信制御回路として構成された論理モジュー
ル147の論理セル151において障害が発生した場合
においては、図29に示すように、通信制御装置として
機能するように予め構成された論理モジュール148
を、バス142に接続することにより、通信制御回路1
47の障害を復旧することができる。
【0150】なお、障害の発生した論理モジュール14
7は、予備論理モジュールとして、次回の障害発生にそ
なえて、通信制御回路として機能するように再構成し、
待機する。但し、障害が発生した論理セル151は使用
できないため、再構成データ計算手段153が、この論
理セル151を除いて再構成データを計算することによ
り、論理モジュール147を再構成しておく。
【0151】また、例えば図28におけるタイマ回路と
して構成された論理モジュール144の論理セル150
において障害が発生した場合においては、前述の第2実
施例と同様にして、図30に示すように、予備論理回路
としての論理モジュール148をタイマ回路として機能
するように再構成し、障害を復旧させる。即ち、論理セ
ル150の障害発生時においては、論理モジュール14
8は通信制御回路として機能するように構成されている
ので、再構成データ計算手段153において、再構成デ
ータ保持機能154にて保持されているデータに基づい
て再構成データを算出し、再構成データ計算手段153
にて算出された再構成データを用いて、図示しない再構
成機構において、論理モジュール148をタイマ回路と
して機能するように再構成するのである。
【0152】なお、障害の発生した論理モジュール14
4は、予備論理モジュールとして、次回の障害発生にそ
なえて、通信制御回路として機能するように再構成し、
待機する。但し、障害が発生した論理セル150は使用
できないため、再構成データ計算手段153が、この論
理セル150を除いて再構成データを計算することによ
り、論理モジュール144を再構成しておく。
【0153】このように、本発明の第9実施例にかかる
自己修復機能付き情報処理装置によれば、論理モジュー
ル143〜147が複数そなえられている場合、予備論
理モジュール148を、複数の論理モジュール143〜
147のうちの特定の論理モジュールと同一の論理回路
構成に予め構成しておくことにより、予備論理モジュー
ルに予め構成されたものと同一の機能を有する論理モジ
ュールに障害が発生した場合、復旧に要する時間を短縮
でき、装置の処理速度向上に寄与することができる利点
がある。
【0154】なお、この場合においては、再構成データ
計算手段153は、障害の発生した論理モジュール14
4について、前回障害が発生したタイマ回路として機能
するように再構成してもよい。また、上述の本実施例に
おいては、タイマ回路として機能する論理モジュール1
44における論理セルで障害が発生した場合に、論理モ
ジュール148を用いることにより、前述の第2実施例
と同様の方法により障害を復旧させているが、これに限
定されず、例えば第1実施例と同様の方法に基づき、再
構成データ計算手段153が、論理モジュール144内
の予備論理セルを用いた、論理モジュール148を使用
しない再構成データを算出して、論理モジュール144
を再構成することもできる。
【0155】
【発明の効果】以上詳述したように、本発明の請求項
1,7〜11記載の自己修復機能付き情報処理装置によ
れば、論理処理部と、予備論理処理部と、データ保持手
段と、障害検出手段と、再構成手段とをそなえ、情報処
理装置におけるさまざまな構成要素の障害に対してその
構成要素を元来の正常な機能を再現できるように自動的
に再構成することにより、多重障害に対応しつつ装置を
小型化,低価格化することができる利点がある。
【0156】また、請求項2,19記載の本発明によれ
ば、論理構成要素診断手段をそなえ、診断された障害発
生要因にかかる論理構成要素を除いた論理構成要素から
なる、当該障害の発生した論理処理部を、予備論理処理
部として用いることができるので、多重障害に対しても
高い信頼性を維持しながら障害の復旧を行なうことがで
きる。
【0157】請求項3,20記載の本発明によれば、論
理処理部が複数そなえられている場合、予備論理処理部
を、複数の論理処理部のうちの特定の論理モジュールと
同一の論理回路構成に予め構成しておくことにより、予
備論理処理部に予め構成されたものと同一の機能を有す
る論理処理部に障害が発生した場合、復旧に要する時間
を短縮でき、装置の処理速度向上に寄与することができ
る利点がある。
【0158】さらに、請求項4,21記載の本発明によ
れば、記憶手段をそなえ、障害の発生した論理処理部に
代えて予備論理処理部を使用している代替使用情報を記
憶しておき、代替使用以後の電源投入若しくはリセット
時においても、装置は障害を検出することなくIPL処
理を行なえるので、装置の高信頼化に寄与できる。ま
た、請求項5,22記載の本発明によれば、論理処理部
が給電禁止手段としての機能を有することにより、未使
用状態の予備論理処理部もしくは障害発生後の論理処理
部に対する給電を禁止することができ、装置の消費電力
を節約することができる。
【0159】さらに、請求項6,23記載の本発明によ
れば、データ保持手段,障害論理要素診断手段および再
構成データ計算手段が、複数の論理処理部に対して共通
にそなえられていることにより、装置の省スペース化に
より装置の小型化ひいては低価格化を実現することがで
き、さらに、装置の機能を遠隔して分けることができる
ので、設計の自由度も向上する。
【0160】また、請求項12,24〜28記載の本発
明の自己修復機能付き情報処理装置によれば、論理処理
部と、予備論理構成要素と、データ保持手段と、障害検
出手段と、障害論理要素診断手段と、再構成データ計算
手段と、再構成手段とをそなえ、情報処理装置における
さまざまな構成要素の障害に対してその構成要素を元来
の正常な機能を再現できるように自動的に再構成するこ
とにより、多重障害に対応しつつ装置を小型化,低価格
化することができる利点がある。
【0161】さらに、請求項13記載の本発明によれ
ば、記憶手段をそなえたことにより、電源投入時若しく
はリセット時においても、装置は障害を検出することな
くIPL処理を行なえるので、装置の高信頼化に寄与で
きる利点がある。また、請求項14記載の本発明によれ
ば、給電禁止手段としての機能を有することにより、障
害の発生要因にかかる論理構成要素に対する給電を禁止
することができるので、装置の消費電力を節約すること
ができる利点もある。
【0162】さらに、請求項15記載の本発明によれ
ば、通知手段としての機能を有することにより、予備論
理構成要素の数を管理することができるので、装置の信
頼性向上に寄与することができる。また、請求項16記
載の本発明によれば、複数の予備論理構成要素が、論理
処理部内に予め設けられているので、障害の発生した論
理処理部を用いて回路を再構成することができ、装置の
省スペース化により小型化ひいては低価格化を図ること
ができる。
【0163】さらに、請求項17記載の本発明によれ
ば、予備論理構成要素を外部から追加することができる
ので、同一の論理処理部の障害に対する多数回の障害に
対しても、高い信頼性を維持しながら復旧を行なうこと
ができ、自己修復機能を飛躍的に向上させることができ
る。また、請求項18記載の本発明によれば、論理処理
部が複数そなえられている場合、予備論理構成要素とし
て、当該障害の発生した論理処理部以外の論理処理部に
おける論理構成要素を用いられることにより、論理処理
部毎の機能における装置の運用上の優先順位に基づいた
柔軟な自己修復機能を実現することができる。
【図面の簡単な説明】
【図1】(a),(b)は第1の発明の原理ブロック図
である。
【図2】(a),(b)は第2の発明の原理ブロック図
である。
【図3】本発明の第1実施例にかかる、科学観測を行な
うような人工衛星に搭載された自己修復機能付き情報処
理装置の概略を示すブロック図である。
【図4】本発明の第1実施例にかかる自己修復機能付き
情報処理装置を詳細に示すブロック図である。
【図5】(a),(b)は本発明の第1実施例の動作を
説明するためのブロック図である。
【図6】本発明の第1実施例の動作を説明するためのフ
ローチャートである。
【図7】本発明の第1実施例にかかる、メモリにおける
論理セルテーブルを示す図である。
【図8】再構成データ計算手段において算出された再構
成データを示す図である。
【図9】本発明の第2実施例にかかる自己修復機能付き
情報処理装置を示すブロック図である。
【図10】(a),(b)は使用可能/不可能状態にあ
る論理セルの割合を示す図である。
【図11】障害発生時の使用可能/不可能状態にある論
理セルの割合の一例を示す図である。
【図12】MPUが作成した第1テーブル及び第2テー
ブルを示す図である。
【図13】障害復旧時の使用可能/不可能状態にある論
理セルの割合の一例を示す図である。
【図14】障害が発生したFPGAについて、自身の使
用可能なセル数よりも少ない論理回路を再構成するため
の予備論理回路とすることができることを説明する図で
ある。
【図15】本発明の第2実施例の動作を説明するための
フローチャートである。
【図16】本発明の第3実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図17】本発明の第3実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図18】本発明の第4実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図19】本発明の第4実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図20】本発明の第5実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図21】本発明の第5実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図22】本発明の第6実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図23】本発明の第6実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図24】本発明の第7実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図25】本発明の第7実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図26】本発明の第8実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図27】本発明の第8実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図28】本発明の第9実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図29】本発明の第9実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図30】本発明の第9実施例にかかる自己修復機能付
き情報処理装置の要部を示すブロック図である。
【図31】自己修復機能付き情報処理装置を示すブロッ
ク図である。
【符号の説明】
1 論理処理部 1A 論理構成要素 2 予備論理処理部 3 データ保持手段 4 障害検出手段 5 再構成手段 6 情報処理装置 7 予備論理構成要素 7A 論理構成要素 7B 予備論理構成要素 8 再構成データ保持手段 9 障害検出手段 10 論理構成要素診断手段 11 再構成データ計算手段 12 再構成手段 13 論理処理部 14 情報処理装置 20 マイクロプロセッサ(再構成計算手段,給電禁止
手段,通知手段) 21 障害検出回路(障害検出手段) 22 再構成データ保持機構(再構成データ保持手段) 23 アダプタ 24 コマンド管制装置 25 メモリ 25A 論理セルテーブル 26 DSP部としてのFPGA 27 DMAコントローラとしてのFPGA 28 タイマとしてのFPGA 29 アダプタ群 30 再構成機構 32 給電禁止手段 33 通知手段 34,34A FPGA 34B 予備論理セル 35 再構成データ計算手段 36 障害発生要因の論理セル 37 予備論理セル 38 論理セル 40 データ転送バス 41 診断バス 42 リセットバス 43 DV/RVバス 52 再構成実行部 57 スキャンチェック回路(障害論理要素診断手段) 58 シリアルメモリ 59 基準値格納領域 61 集積回路群 62 ユニット 63 障害が発生した論理セル 64 予備集積回路群 65−1〜65−8 集積回路 71 ユニット群 72 情報処理器 74 予備ユニット群 75−1〜75−3 ユニット 81 情報処理器群 82 情報処理システム 84 予備情報処理器群 85−1〜85−3 情報処理器 91 障害セル診断手段 92,97 通信手段 93 第1情報処理装置 94 障害診断指示信号 95 再構成データ 96 第2情報処理装置 98 予備論理セル 99 予備FPGA 100 第2情報処理装置 101 通信手段 102 予備FPGA実装領域 103 論理セル群 104 障害発生した論理セル 105 使用不可となった論理セル 111 障害検出回路(障害検出手段) 112,114,115,117A,117B FPG
A(論理処理部) 113 再構成データ保持機構(再構成データ保持手
段) 116 メモリ 116A 論理セルテーブル 118 DPR 119 スキャンチェック回路 120 インターフェイス接続部 121 再構成機構(再構成手段) 122 再構成実行部 123 DV/RVバスインターフェイス 130 集積回路 131 ハードディスク 132 フロッピーディスク 133,134 論理モジュール 135 論理パス 136 論理セル 141 集積回路 142 バス 143〜148 論理モジュール 149 論理セル 150,151 障害発生した論理セル 152 障害検出回路 153 再構成データ計算手段 154 再構成データ保持機構

Claims (28)

    【特許請求の範囲】
  1. 【請求項1】 複数の論理構成要素により論理回路とし
    て構成され、所定機能を実現する論理処理部がそなえら
    れるとともに、 複数の論理構成要素により論理回路として再構成可能に
    構成され、各論理処理部の所定機能を再現しうる少なく
    とも一つの予備論理処理部がそなえられ、 該論理処理部における論理回路構成データを保持するデ
    ータ保持手段と、 該論理処理部での障害発生を検出する障害検出手段と、 該障害検出手段により該論理処理部での障害の発生を検
    出した場合、当該障害の発生した論理処理部についての
    論理回路構成データを該データ保持手段から読み出し、
    その論理回路構成データに基づいて、該予備論理処理部
    を、複数の論理構成要素により当該障害の発生した論理
    処理部と同一の論理回路構成になるように再構成する再
    構成手段とがそなえられていることを特徴とする、自己
    修復機能付き情報処理装置。
  2. 【請求項2】 当該障害の発生した論理処理部における
    当該障害の発生要因にかかる論理構成要素を診断する論
    理構成要素診断手段がそなえられ、 該論理構成要素診断手段により診断された当該障害の発
    生要因にかかる論理構成要素を除いた論理構成要素から
    なる、当該障害の発生した論理処理部を、予備論理処理
    部として用いることを特徴とする、請求項1記載の自己
    修復機能付き情報処理装置。
  3. 【請求項3】 該論理処理部が複数そなえられている場
    合、該予備論理処理部を、複数の該論理処理部のうちの
    特定の論理処理部と同一の論理回路構成に予め構成して
    おくことを特徴とする、請求項1記載の自己修復機能付
    き情報処理装置。
  4. 【請求項4】 当該障害の発生した論理処理部に代えて
    該予備論理処理部を使用している代替使用情報を記憶す
    る記憶手段がそなえられ、該予備論理処理部の代替使用
    以後の電源投入時もしくはリセット時には、該記憶手段
    の代替使用情報に基づいて、当該障害の発生した論理処
    理部に代えて該予備論理処理部を使用することを特徴と
    する、請求項1記載の自己修復機能付き情報処理装置。
  5. 【請求項5】 未使用状態の予備論理処理部もしくは障
    害発生後の論理処理部に対する給電を禁止する給電禁止
    手段がそなえられていることを特徴とする、請求項1記
    載の自己修復機能付き情報処理装置。
  6. 【請求項6】 該論理処理部が複数そなえられている場
    合、前記の障害検出手段および再構成手段が各論理処理
    部毎にそなえられる一方、前記のデータ保持手段および
    障害論理要素診断手段が複数の該論理処理部に対して共
    通にそなえられていることを特徴とする、請求項1記載
    の自己修復機能付き情報処理装置。
  7. 【請求項7】 該論理構成要素が、論理回路の最小構成
    要素である論理セルであることを特徴とする、請求項1
    〜6のいずれかに記載の自己修復機能付き情報処理装
    置。
  8. 【請求項8】 該論理処理部および該予備論理処理部
    が、複数の該論理セルからなる論理モジュールであるこ
    とを特徴とする、請求項7記載の自己修復機能付き情報
    処理装置。
  9. 【請求項9】 該論理処理部および該予備論理処理部
    が、複数の該論理セルからなる論理モジュールを複数そ
    なえてなる集積回路であることを特徴とする、請求項7
    記載の自己修復機能付き情報処理装置。
  10. 【請求項10】 該論理処理部および該予備論理処理部
    が複数の集積回路からなるユニットであり、各集積回路
    が、複数の該論理セルからなる論理モジュールを複数そ
    なえて構成されていることを特徴とする、請求項7記載
    の自己修復機能付き情報処理装置。
  11. 【請求項11】 該論理処理部および該予備論理処理部
    が、複数の集積回路からなるユニットを複数そなえてな
    る情報処理器であり、各集積回路が、複数の該論理セル
    からなる論理モジュールを複数そなえて構成されている
    ことを特徴とする、請求項7記載の自己修復機能付き情
    報処理装置。
  12. 【請求項12】 複数の論理構成要素により論理回路と
    して構成され、所定機能を実現する論理処理部がそなえ
    られるとともに、 通常時には使用されない複数の予備論理構成要素がそな
    えられ、 該論理処理部における論理回路構成データを保持するデ
    ータ保持手段と、 該論理処理部での障害の発生を検出する障害検出手段
    と、 障害の発生した論理処理部における当該障害の発生要因
    にかかる論理構成要素を診断する障害論理要素診断手段
    と、 該障害検出手段により該論理処理部での障害の発生を検
    出した場合、当該障害の発生した論理処理部についての
    論理回路構成データを該データ保持手段から読み出し、
    その論理回路構成データに基づき、該予備論理構成要素
    と、該障害論理要素診断手段により診断された当該障害
    の発生要因にかかる論理構成要素を除いた論理構成要素
    とを用いて当該障害の発生した論理処理部と同一機能を
    再構成するための再構成データを算出する再構成データ
    計算手段と、 該再構成データ計算手段により算出された前記再構成デ
    ータに基づいて、該論理処理部を、該予備論理構成要素
    と該障害論理要素診断手段により診断された当該障害の
    発生要因にかかる論理構成要素を除いた論理構成要素と
    により当該障害の発生した論理処理部と同一機能を実現
    するように再構成する再構成手段とがそなえられている
    ことを特徴とする、自己修復機能付き情報処理装置。
  13. 【請求項13】 当該障害の発生要因にかかる論理構成
    要素に代えて該予備論理構成要素を使用している代替使
    用情報を記憶する記憶手段がそなえられ、該予備論理構
    成要素の代替使用以後の電源投入時もしくはリセット時
    には、該記憶手段の代替使用情報に基づいて、当該障害
    の発生要因にかかる論理構成要素に代えて該予備論理構
    成要素を使用することを特徴とする、請求項12記載の
    自己修復機能付き情報処理装置。
  14. 【請求項14】 未使用状態の予備論理構成要素もしく
    は当該障害の発生要因にかかる論理構成要素に対する給
    電を禁止する給電禁止手段がそなえられていることを特
    徴とする、請求項12記載の自己修復機能付き情報処理
    装置。
  15. 【請求項15】 障害の発生に伴い該予備論理構成要素
    を再構成に使用した結果、該論理処理部の予備論理構成
    要素の数が一定の基準値以下となった場合に、その旨を
    通知する通知手段がそなえられていることを特徴とす
    る、請求項12記載の自己修復機能付き情報処理装置。
  16. 【請求項16】 前記複数の予備論理構成要素が、該論
    理処理部内に予め設けられていることを特徴とする、請
    求項12記載の自己修復機能付き情報処理装置。
  17. 【請求項17】 該予備論理構成要素が、該論理処理部
    での障害の発生時に該再構成データ計算手段により算出
    された再構成データに応じて、該論理処理部の外部から
    追加されることを特徴とする、請求項12記載の自己修
    復機能付き情報処理装置。
  18. 【請求項18】 該論理処理部が複数そなえられている
    場合、該予備論理構成要素として、当該障害の発生した
    論理処理部以外の論理処理部における論理構成要素が用
    いられることを特徴とする、請求項12記載の自己修復
    機能付き情報処理装置。
  19. 【請求項19】 複数の論理構成要素により論理回路と
    して再構成可能に構成され、各論理処理部の所定機能を
    再現しうる少なくとも一つの予備論理処理部がそなえら
    れ、該再構成データ計算手段による再構成データの算出
    が不能となった場合、該再構成手段が、当該再構成不能
    になった論理処理部についての論理回路構成データを該
    データ保持手段から読み出し、その論理回路構成データ
    に基づいて、該予備論理処理部を、複数の論理構成要素
    により当該再構成不能になった論理処理部と同一の論理
    回路構成になるように再構成することを特徴とする、請
    求項12記載の自己修復機能付き情報処理装置。
  20. 【請求項20】 該論理処理部が複数そなえられている
    場合、該予備論理処理部を、複数の該論理処理部のうち
    の特定の論理処理部と同一の論理回路構成に予め構成し
    ておくことを特徴とする、請求項19記載の自己修復機
    能付き情報処理装置。
  21. 【請求項21】 当該再構成不能になった論理処理部に
    代えて該予備論理処理部を用いている代替使用情報を記
    憶する記憶手段がそなえられ、該予備論理処理部の代替
    使用以後の電源投入時もしくはリセット時には、該記憶
    手段の代替使用情報に基づいて、当該再構成不能になっ
    た論理処理部に代えて該予備論理処理部を使用すること
    を特徴とする、請求項19記載の自己修復機能付き情報
    処理装置。
  22. 【請求項22】 未使用状態の予備論理処理部もしくは
    再構成不能後の論理処理部に対する給電を禁止する給電
    禁止手段がそなえられていることを特徴とする、請求項
    19記載の自己修復機能付き情報処理装置。
  23. 【請求項23】 該論理処理部が複数そなえられている
    場合、前記の障害検出手段および再構成手段が各論理処
    理部毎にそなえられる一方、前記のデータ保持手段,障
    害論理要素診断手段および再構成データ計算手段が複数
    の該論理処理部に対して共通にそなえられていることを
    特徴とする、請求項12記載の自己修復機能付き情報処
    理装置。
  24. 【請求項24】 該論理構成要素および該予備論理構成
    要素が、論理回路の最小構成要素である論理セルである
    ことを特徴とする、請求項12〜23のいずれかに記載
    の自己修復機能付き情報処理装置。
  25. 【請求項25】 該論理処理部が、複数の該論理セルか
    らなる論理モジュールであることを特徴とする、請求項
    24記載の自己修復機能付き情報処理装置。
  26. 【請求項26】 該論理処理部が、複数の該論理セルか
    らなる論理モジュールを複数そなえてなる集積回路であ
    ることを特徴とする、請求項24記載の自己修復機能付
    き情報処理装置。
  27. 【請求項27】 該論理処理部が複数の集積回路からな
    るユニットであり、各集積回路が、複数の該論理セルか
    らなる論理モジュールを複数そなえて構成されているこ
    とを特徴とする、請求項24記載の自己修復機能付き情
    報処理装置。
  28. 【請求項28】 該論理処理部が、複数の集積回路から
    なるユニットを複数そなえてなる情報処理器であり、各
    集積回路が、複数の該論理セルからなる論理モジュール
    を複数そなえて構成されていることを特徴とする、請求
    項24記載の自己修復機能付き情報処理装置。
JP17884694A 1994-07-29 1994-07-29 自己修復機能付き情報処理装置 Expired - Fee Related JP3365581B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP17884694A JP3365581B2 (ja) 1994-07-29 1994-07-29 自己修復機能付き情報処理装置
US08/693,540 US5655069A (en) 1994-07-29 1996-08-07 Apparatus having a plurality of programmable logic processing units for self-repair

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17884694A JP3365581B2 (ja) 1994-07-29 1994-07-29 自己修復機能付き情報処理装置

Publications (2)

Publication Number Publication Date
JPH0844581A true JPH0844581A (ja) 1996-02-16
JP3365581B2 JP3365581B2 (ja) 2003-01-14

Family

ID=16055700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17884694A Expired - Fee Related JP3365581B2 (ja) 1994-07-29 1994-07-29 自己修復機能付き情報処理装置

Country Status (2)

Country Link
US (1) US5655069A (ja)
JP (1) JP3365581B2 (ja)

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001506785A (ja) * 1996-12-20 2001-05-22 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング Dfp用のioおよびメモリバスシステムならびにプログラミング可能な2次元または多次元のセル構造を有するユニット
US6718483B1 (en) 1999-07-22 2004-04-06 Nec Corporation Fault tolerant circuit and autonomous recovering method
WO2006061996A1 (ja) * 2004-12-07 2006-06-15 Matsushita Electric Industrial Co., Ltd. 再構成可能な信号処理プロセッサ
JP2006155176A (ja) * 2004-11-29 2006-06-15 Toyota Motor Corp 再構成可能信号処理システム
JP2006279322A (ja) * 2005-03-28 2006-10-12 Toyota Motor Corp 制御装置
JP2006309700A (ja) * 2005-03-31 2006-11-09 Fujitsu Ltd 動的代替機能を持つ論理集積回路、これを用いた情報処理装置及び論理集積回路の動的代替方法
JP2006309292A (ja) * 2005-04-26 2006-11-09 Nec Corp サーバ装置、サーバシステム、及びサーバシステムでの系切り換え方法
JP2007174701A (ja) * 1996-12-09 2007-07-05 Pact Xpp Technologies Ag 再構築可能プロセッサ、再構築可能データ処理ユニット、データ処理装置構築可能ユニット、構築可能データプロセッサ
JP2007188315A (ja) * 2006-01-13 2007-07-26 Canon Inc デバイス故障検出装置、制御方法、及びプログラム
US7386741B2 (en) 2004-05-17 2008-06-10 Kabushiki Kaisha Toshiba Method and apparatus for selectively assigning circuit data to a plurality of programmable logic circuits for maintaining each programmable logic circuit within an operation range at a minimum voltage
US7434086B2 (en) 2004-08-16 2008-10-07 Fujitsu Limited Functional device, function maintaining method and function maintaining program
US7441140B2 (en) 2004-09-17 2008-10-21 Denso Corporation Signal processing system
JP2009049649A (ja) * 2007-08-17 2009-03-05 Fujitsu Ltd 集積回路装置
JP2009534738A (ja) * 2006-04-21 2009-09-24 ハネウェル・インターナショナル・インコーポレーテッド フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング
JPWO2008026273A1 (ja) * 2006-08-31 2010-01-14 富士通株式会社 Dmaコントローラ
US7693257B2 (en) 2006-06-29 2010-04-06 Accuray Incorporated Treatment delivery optimization
JP2011216020A (ja) * 2010-04-01 2011-10-27 Mitsubishi Electric Corp 情報処理装置および回路再構成装置
JP2011247693A (ja) * 2010-05-25 2011-12-08 Mitsubishi Electric Corp 回路試験装置
JP2012029325A (ja) * 2004-05-28 2012-02-09 Altera Corp 電子デバイス
JP2012204898A (ja) * 2011-03-24 2012-10-22 Nec Corp Fpga、fpgaを用いた回路再構成システム、方法およびプログラム
USRE44365E1 (en) 1997-02-08 2013-07-09 Martin Vorbach Method of self-synchronization of configurable elements of a programmable module
JP5500282B1 (ja) * 2013-02-28 2014-05-21 日本電気株式会社 障害修復装置、障害修復方法、及び、障害修復プログラム
JP2014137797A (ja) * 2013-01-18 2014-07-28 Canon Inc 情報処理装置、情報処理装置の制御方法及びプログラム
JP2014138382A (ja) * 2013-01-18 2014-07-28 Sumitomo Electric Ind Ltd 信号処理装置およびプログラマブルロジックデバイスの構成方法
US8869121B2 (en) 2001-08-16 2014-10-21 Pact Xpp Technologies Ag Method for the translation of programs for reconfigurable architectures
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
WO2015011792A1 (ja) * 2013-07-24 2015-01-29 株式会社 日立製作所 フィールドプログラマブルゲートアレイおよび制御装置
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US9047440B2 (en) 2000-10-06 2015-06-02 Pact Xpp Technologies Ag Logical cell array and bus system
JP2015119359A (ja) * 2013-12-18 2015-06-25 富士通株式会社 論理回路及び論理回路の制御方法
US9075605B2 (en) 2001-03-05 2015-07-07 Pact Xpp Technologies Ag Methods and devices for treating and processing data
JP2015154417A (ja) * 2014-02-18 2015-08-24 株式会社日立製作所 プログラマブル回路装置、コンフィギュレーション情報修復方法
JP2017117065A (ja) * 2015-12-22 2017-06-29 株式会社Pfu 情報処理装置、情報処理方法、及びプログラム
JP2018502383A (ja) * 2014-12-19 2018-01-25 アマゾン テクノロジーズ インコーポレイテッド 多数のコンピュータサブシステム用の再構成可能リソースを備えるシステムオンチップ
WO2018179739A1 (ja) * 2017-03-28 2018-10-04 富士通株式会社 情報処理装置、情報処理方法及びプログラム
JP2018180951A (ja) * 2017-04-13 2018-11-15 ファナック株式会社 回路構成最適化装置及び機械学習装置
US10523585B2 (en) 2014-12-19 2019-12-31 Amazon Technologies, Inc. System on a chip comprising multiple compute sub-systems
US11200192B2 (en) 2015-02-13 2021-12-14 Amazon Technologies. lac. Multi-mode system on a chip
US11314606B2 (en) 2017-01-10 2022-04-26 Mitsubishi Electric Corporation Substitution device, information processing system, and substitution method
WO2023119774A1 (ja) * 2021-12-20 2023-06-29 株式会社日立製作所 アクセラレータ装置を利用した情報処理装置及び情報処理方法

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
DE19654846A1 (de) 1996-12-27 1998-07-09 Pact Inf Tech Gmbh Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.)
DE19704742A1 (de) 1997-02-11 1998-09-24 Pact Inf Tech Gmbh Internes Bussystem für DFPs, sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen, zur Bewältigung großer Datenmengen mit hohem Vernetzungsaufwand
US6003154A (en) * 1997-05-14 1999-12-14 Nortel Networks Corporation System and method for covering illegal states in a programmable gate array
JP3403614B2 (ja) * 1997-06-13 2003-05-06 富士通株式会社 動的な資源利用機能を備えたデータ処理システム
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) * 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US6134605A (en) * 1998-04-15 2000-10-17 Diamond Multimedia Systems, Inc. Redefinable signal processing subsystem
US8230411B1 (en) 1999-06-10 2012-07-24 Martin Vorbach Method for interleaving a program over a plurality of cells
US7111201B2 (en) * 2000-05-19 2006-09-19 Self Repairing Computers, Inc. Self repairing computer detecting need for repair and having switched protected storage
US20060277433A1 (en) * 2000-05-19 2006-12-07 Self Repairing Computers, Inc. Computer having special purpose subsystems and cyber-terror and virus immunity and protection features
US7137034B2 (en) * 2000-05-19 2006-11-14 Vir2Us, Inc. Self repairing computer having user accessible switch for modifying bootable storage device configuration to initiate repair
KR20030038542A (ko) 2000-05-19 2003-05-16 셀프 리페어링 컴퓨터스, 인크. 스위칭 가능 소자를 가진 컴퓨터
US7096381B2 (en) * 2001-05-21 2006-08-22 Self Repairing Computer, Inc. On-the-fly repair of a computer
US7100075B2 (en) * 2000-05-19 2006-08-29 Sel Repairing Computers, Inc. Computer system having data store protected from internet contamination by virus or malicious code and method for protecting
JP2004506261A (ja) 2000-06-13 2004-02-26 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト パイプラインctプロトコルおよびct通信
US7119576B1 (en) 2000-09-18 2006-10-10 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US7346644B1 (en) 2000-09-18 2008-03-18 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US7392541B2 (en) * 2001-05-17 2008-06-24 Vir2Us, Inc. Computer system architecture and method providing operating-system independent virus-, hacker-, and cyber-terror-immune processing environments
US7849360B2 (en) * 2001-05-21 2010-12-07 Vir2Us, Inc. Computer system and method of controlling communication port to prevent computer contamination by virus or malicious code
US7657877B2 (en) * 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
CN1320420C (zh) * 2001-11-07 2007-06-06 维特赛半导体公司 用于多个元件之间通信的系统和方法以及用于配置和测试该系统的方法
US7536598B2 (en) * 2001-11-19 2009-05-19 Vir2Us, Inc. Computer system capable of supporting a plurality of independent computing environments
US6996443B2 (en) * 2002-01-11 2006-02-07 Bae Systems Information And Electronic Systems Integration Inc. Reconfigurable digital processing system for space
US8281108B2 (en) 2002-01-19 2012-10-02 Martin Vorbach Reconfigurable general purpose processor having time restricted configurations
EP1514193B1 (de) 2002-02-18 2008-07-23 PACT XPP Technologies AG Bussysteme und rekonfigurationsverfahren
US7788699B2 (en) 2002-03-06 2010-08-31 Vir2Us, Inc. Computer and method for safe usage of documents, email attachments and other content that may contain virus, spy-ware, or malicious code
US20030217306A1 (en) * 2002-05-17 2003-11-20 Harthcock Jerry D. Self-programmable microcomputer and method of remotely programming same
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US7394284B2 (en) 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
FR2846491B1 (fr) * 2002-10-25 2005-08-12 Atmel Corp Architecture comprenant des cellules de remplacement pour reparer des erreurs de conception dans des circuits integres apres fabrication
US7386704B2 (en) * 2002-10-31 2008-06-10 Lockheed Martin Corporation Pipeline accelerator including pipeline circuits in communication via a bus, and related system and method
US7185225B2 (en) * 2002-12-02 2007-02-27 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
US20060001669A1 (en) * 2002-12-02 2006-01-05 Sehat Sutardja Self-reparable semiconductor and method thereof
US7340644B2 (en) * 2002-12-02 2008-03-04 Marvell World Trade Ltd. Self-reparable semiconductor and method thereof
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US7619541B2 (en) * 2004-10-01 2009-11-17 Lockheed Martin Corporation Remote sensor processing system and method
US7426708B2 (en) 2005-01-31 2008-09-16 Nanotech Corporation ASICs having programmable bypass of design faults
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
JP2009512939A (ja) * 2005-10-21 2009-03-26 ヴァー2アス インコーポレイテッド 複数のオペレーティングシステムのインスタンスが単一のマシン資源を安全に共有することを可能とする、オペレーティングシステムの仮想化、を有するコンピュータセキュリティ方法
EP1974265A1 (de) 2006-01-18 2008-10-01 PACT XPP Technologies AG Hardwaredefinitionsverfahren
US20070186126A1 (en) * 2006-02-06 2007-08-09 Honeywell International Inc. Fault tolerance in a distributed processing network
US20070220367A1 (en) * 2006-02-06 2007-09-20 Honeywell International Inc. Fault tolerant computing system
US8266199B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8266198B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8041759B1 (en) 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US7822799B1 (en) 2006-06-26 2010-10-26 Altera Corporation Adder-rounder circuitry for specialized processing block in programmable logic device
US20080066119A1 (en) * 2006-08-15 2008-03-13 Sensormatic Electronics Corporation Controller for a video matrix switching system
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US7685464B2 (en) * 2006-11-20 2010-03-23 Honeywell International Inc. Alternating fault tolerant reconfigurable computing architecture
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7814137B1 (en) 2007-01-09 2010-10-12 Altera Corporation Combined interpolation and decimation filter for programmable logic device
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
WO2008092031A2 (en) * 2007-01-24 2008-07-31 Vir2Us, Inc. Computer system architecture having isolated file system management for secure and reliable data processing
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
US7739637B2 (en) * 2007-08-31 2010-06-15 International Business Machines Corporation Partial good schema for integrated circuits having parallel execution units
JP2009065547A (ja) * 2007-09-07 2009-03-26 Hitachi Ltd 半導体集積回路装置及びその半導体集積回路装置を備えるストレージ装置
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US8244789B1 (en) 2008-03-14 2012-08-14 Altera Corporation Normalization of floating point operations in a programmable integrated circuit device
US8626815B1 (en) 2008-07-14 2014-01-07 Altera Corporation Configuring a programmable integrated circuit device to perform matrix multiplication
US8255448B1 (en) 2008-10-02 2012-08-28 Altera Corporation Implementing division in a programmable integrated circuit device
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8549055B2 (en) 2009-03-03 2013-10-01 Altera Corporation Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry
US8886696B1 (en) 2009-03-03 2014-11-11 Altera Corporation Digital signal processing circuitry with redundancy and ability to support larger multipliers
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8805916B2 (en) 2009-03-03 2014-08-12 Altera Corporation Digital signal processing circuitry with redundancy and bidirectional data paths
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
JP5247542B2 (ja) * 2009-03-05 2013-07-24 キヤノン株式会社 画像処理装置、画像処理装置の制御方法、及び、プログラム
US8572432B1 (en) * 2009-04-02 2013-10-29 Xilinx, Inc. Method and apparatus for processing an event notification in a concurrent processing system
US8099625B1 (en) * 2009-04-03 2012-01-17 Xilinx, Inc. Self-checking and self-correcting internal configuration port circuitry
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US8601044B2 (en) 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8458243B1 (en) 2010-03-03 2013-06-04 Altera Corporation Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8718079B1 (en) 2010-06-07 2014-05-06 Marvell International Ltd. Physical layer devices for network switches
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US9379687B1 (en) 2014-01-14 2016-06-28 Altera Corporation Pipelined systolic finite impulse response filter
JP2016035692A (ja) * 2014-08-04 2016-03-17 キヤノン株式会社 画像処理装置、システム、情報処理方法及びプログラム
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
JP6489954B2 (ja) * 2015-06-19 2019-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその制御方法
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device
US20190228666A1 (en) * 2018-01-19 2019-07-25 Ge Aviation Systems Llc System and Method for Reconfiguring a System-On-Module for an Unmanned Vehicle
US11385287B1 (en) * 2019-11-14 2022-07-12 Xilinx, Inc. Method for adaptively utilizing programmable logic devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358823A (en) * 1977-03-25 1982-11-09 Trw, Inc. Double redundant processor
JPS5524452A (en) * 1978-08-08 1980-02-21 Nec Corp Integrated circuit
US4610013A (en) * 1983-11-08 1986-09-02 Avco Corporation Remote multiplexer terminal with redundant central processor units
US4823256A (en) * 1984-06-22 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Reconfigurable dual processor system
US4907228A (en) * 1987-09-04 1990-03-06 Digital Equipment Corporation Dual-rail processor with error checking at single rail interfaces
US5325517A (en) * 1989-05-17 1994-06-28 International Business Machines Corporation Fault tolerant data processing system
FR2649224B1 (fr) * 1989-06-30 1995-09-01 Nec Corp Systeme de traitement de l'information capable de prendre facilement en charge le traitement d'un processeur defaillant
ATE139632T1 (de) * 1989-08-01 1996-07-15 Digital Equipment Corp Verfahren zur softwarefehlerbehandlung
US5307481A (en) * 1990-02-28 1994-04-26 Hitachi, Ltd. Highly reliable online system
JPH047751A (ja) * 1990-04-26 1992-01-13 Toshiba Corp 情報処理装置
US5313386A (en) * 1992-06-11 1994-05-17 Allen-Bradley Company, Inc. Programmable controller with backup capability

Cited By (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007174701A (ja) * 1996-12-09 2007-07-05 Pact Xpp Technologies Ag 再構築可能プロセッサ、再構築可能データ処理ユニット、データ処理装置構築可能ユニット、構築可能データプロセッサ
JP2001506785A (ja) * 1996-12-20 2001-05-22 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング Dfp用のioおよびメモリバスシステムならびにプログラミング可能な2次元または多次元のセル構造を有するユニット
USRE45223E1 (en) 1997-02-08 2014-10-28 Pact Xpp Technologies Ag Method of self-synchronization of configurable elements of a programmable module
USRE44365E1 (en) 1997-02-08 2013-07-09 Martin Vorbach Method of self-synchronization of configurable elements of a programmable module
USRE45109E1 (en) 1997-02-08 2014-09-02 Pact Xpp Technologies Ag Method of self-synchronization of configurable elements of a programmable module
US6718483B1 (en) 1999-07-22 2004-04-06 Nec Corporation Fault tolerant circuit and autonomous recovering method
US9047440B2 (en) 2000-10-06 2015-06-02 Pact Xpp Technologies Ag Logical cell array and bus system
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US9075605B2 (en) 2001-03-05 2015-07-07 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US8869121B2 (en) 2001-08-16 2014-10-21 Pact Xpp Technologies Ag Method for the translation of programs for reconfigurable architectures
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US7386741B2 (en) 2004-05-17 2008-06-10 Kabushiki Kaisha Toshiba Method and apparatus for selectively assigning circuit data to a plurality of programmable logic circuits for maintaining each programmable logic circuit within an operation range at a minimum voltage
US7533282B2 (en) 2004-05-17 2009-05-12 Kabushiki Kaisha Toshiba Logic circuit apparatus for selectively assigning a plurality of circuit data to a plurality of programmable logic circuits for minimizing total power while maintaining necessary processing performance
JP2012029325A (ja) * 2004-05-28 2012-02-09 Altera Corp 電子デバイス
US7434086B2 (en) 2004-08-16 2008-10-07 Fujitsu Limited Functional device, function maintaining method and function maintaining program
US7441140B2 (en) 2004-09-17 2008-10-21 Denso Corporation Signal processing system
JP2006155176A (ja) * 2004-11-29 2006-06-15 Toyota Motor Corp 再構成可能信号処理システム
WO2006061996A1 (ja) * 2004-12-07 2006-06-15 Matsushita Electric Industrial Co., Ltd. 再構成可能な信号処理プロセッサ
US7861101B2 (en) 2004-12-07 2010-12-28 Panasonic Corporation Reconfigurable signal processor
JP2006279322A (ja) * 2005-03-28 2006-10-12 Toyota Motor Corp 制御装置
JP2006309700A (ja) * 2005-03-31 2006-11-09 Fujitsu Ltd 動的代替機能を持つ論理集積回路、これを用いた情報処理装置及び論理集積回路の動的代替方法
US7535255B2 (en) 2005-03-31 2009-05-19 Fujitsu Limited Logic integrated circuit having dynamic substitution function, information processing apparatus using the same, and dynamic substitution method of logic integrated circuit
JP2006309292A (ja) * 2005-04-26 2006-11-09 Nec Corp サーバ装置、サーバシステム、及びサーバシステムでの系切り換え方法
JP2007188315A (ja) * 2006-01-13 2007-07-26 Canon Inc デバイス故障検出装置、制御方法、及びプログラム
JP2009534738A (ja) * 2006-04-21 2009-09-24 ハネウェル・インターナショナル・インコーポレーテッド フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング
US7693257B2 (en) 2006-06-29 2010-04-06 Accuray Incorporated Treatment delivery optimization
JPWO2008026273A1 (ja) * 2006-08-31 2010-01-14 富士通株式会社 Dmaコントローラ
JP2009049649A (ja) * 2007-08-17 2009-03-05 Fujitsu Ltd 集積回路装置
JP2011216020A (ja) * 2010-04-01 2011-10-27 Mitsubishi Electric Corp 情報処理装置および回路再構成装置
JP2011247693A (ja) * 2010-05-25 2011-12-08 Mitsubishi Electric Corp 回路試験装置
JP2012204898A (ja) * 2011-03-24 2012-10-22 Nec Corp Fpga、fpgaを用いた回路再構成システム、方法およびプログラム
JP2014137797A (ja) * 2013-01-18 2014-07-28 Canon Inc 情報処理装置、情報処理装置の制御方法及びプログラム
JP2014138382A (ja) * 2013-01-18 2014-07-28 Sumitomo Electric Ind Ltd 信号処理装置およびプログラマブルロジックデバイスの構成方法
US9405612B2 (en) 2013-02-28 2016-08-02 Nec Corporation Fault repair apparatus, fault repair method and storage medium storing fault repair program
JP5500282B1 (ja) * 2013-02-28 2014-05-21 日本電気株式会社 障害修復装置、障害修復方法、及び、障害修復プログラム
WO2015011792A1 (ja) * 2013-07-24 2015-01-29 株式会社 日立製作所 フィールドプログラマブルゲートアレイおよび制御装置
JP2015119359A (ja) * 2013-12-18 2015-06-25 富士通株式会社 論理回路及び論理回路の制御方法
JP2015154417A (ja) * 2014-02-18 2015-08-24 株式会社日立製作所 プログラマブル回路装置、コンフィギュレーション情報修復方法
JP2018502383A (ja) * 2014-12-19 2018-01-25 アマゾン テクノロジーズ インコーポレイテッド 多数のコンピュータサブシステム用の再構成可能リソースを備えるシステムオンチップ
US10523585B2 (en) 2014-12-19 2019-12-31 Amazon Technologies, Inc. System on a chip comprising multiple compute sub-systems
US11200192B2 (en) 2015-02-13 2021-12-14 Amazon Technologies. lac. Multi-mode system on a chip
JP2017117065A (ja) * 2015-12-22 2017-06-29 株式会社Pfu 情報処理装置、情報処理方法、及びプログラム
US11314606B2 (en) 2017-01-10 2022-04-26 Mitsubishi Electric Corporation Substitution device, information processing system, and substitution method
WO2018179739A1 (ja) * 2017-03-28 2018-10-04 富士通株式会社 情報処理装置、情報処理方法及びプログラム
US10565343B2 (en) 2017-04-13 2020-02-18 Fanuc Corporation Circuit configuration optimization apparatus and machine learning device
JP2018180951A (ja) * 2017-04-13 2018-11-15 ファナック株式会社 回路構成最適化装置及び機械学習装置
WO2023119774A1 (ja) * 2021-12-20 2023-06-29 株式会社日立製作所 アクセラレータ装置を利用した情報処理装置及び情報処理方法

Also Published As

Publication number Publication date
US5655069A (en) 1997-08-05
JP3365581B2 (ja) 2003-01-14

Similar Documents

Publication Publication Date Title
JP3365581B2 (ja) 自己修復機能付き情報処理装置
CN107347018B (zh) 一种三冗余1553b总线动态切换方法
EP1980943B1 (en) System monitor device control method, program, and computer system
US20210124681A1 (en) Cost-effective solid state disk data-protection method for power outages
US7441130B2 (en) Storage controller and storage system
US20050240814A1 (en) Power supply control system and storage device
US20030051098A1 (en) Modular RAID controller
EP3709149B1 (en) Off-board flash memory
CN110351174A (zh) 一种模块冗余的安全计算机平台
US9507664B2 (en) Storage system including a plurality of storage units, a management device, and an information processing apparatus, and method for controlling the storage system
JP2009140353A (ja) 再構成可能な集積回路、及びこれを用いた自己修復システム
EP2535817B1 (en) Information processing system
US20030177224A1 (en) Clustered/fail-over remote hardware management system
US20210382536A1 (en) Systems, devices, and methods for controller devices handling fault events
CN117311768A (zh) 一种动态可重配fpga固件的系统和方法
US8745436B2 (en) Information processing apparatus, information processing system, and control method therefor
US6718483B1 (en) Fault tolerant circuit and autonomous recovering method
JP6194496B2 (ja) 情報処理装置、情報処理方法、及びプログラム
TWI782305B (zh) 伺服系統
CN218172181U (zh) 车机系统及车辆
CN113991827A (zh) 一种ssd掉电保护方法、装置、系统及电子设备
CN118803395A (zh) 一种近地空间多功能图像采集系统
JP3570334B2 (ja) 系切替装置
CN112130820A (zh) 一种基于分层设计的航电系统管理软件设计方法
CN117033115A (zh) 故障处理方法、装置、设备及存储介质

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020709

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021001

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081101

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081101

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091101

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101101

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101101

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111101

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees