JP5247542B2 - 画像処理装置、画像処理装置の制御方法、及び、プログラム - Google Patents
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Description
近年、画像情報処理の高度化に伴い、画像の種類や状況に応じた処理のニーズが増えている。そのような場合、FPGAを処理装置に実装し、処理装置ごとの要求仕様に最適化した回路構成データを作成することで、前述したニーズを満たすことができると考えられる。
特許文献1の技術を用いて画像処理装置のハードウェア機能を切り替える場合、回路構成データを読み込み、FPGA上に構成された回路に対してレジスタ設定を行い、その後、画像処理を開始することとなる。
本発明は、上記の問題点を解決するためになされたものである。本発明の目的は、回路構成データに基づいて回路を再構成可能な再構成回路を備える画像処理装置において、大量の回路構成データを記憶しておくことなく、回路の再構成に伴うパフォーマンス低下を抑えることができる仕組を提供することである。
〔第1実施形態〕
図1は、本発明の一実施形態を示す画像形成装置を適用可能なネットワークシステムの一例を示すシステム構成図である。
図1に示すように、本実施形態のネットワークシステムは、PC10、LAN11、MFP(複合機)21で構成されている。
PC10は、パーソナルコンピュータ、ワークステーションなどの情報処理端末機であり、様々なアプリケーションを動作させる。また、PC10は、後述のLAN11などのネットワーク回線を介してプリンタやMFP21などに対して印刷命令を発行し、印刷データを送信することができる。
MFP21は、原稿スキャン機能、プリント機能、BOX機能を登載した複合機能周辺装置(MFP:Multi Functional Peripheral)又はデジタル複合機と呼ばれるデバイスであり、本発明の画像処理装置に対応する。
図2は、図1に示したMFP21の構成の一例を示すブロック図である。
図2において、100はコントローラユニットである。コントローラユニット100は、画像入力装置であるスキャナ200(図3)や、画像出力装置であるプリンタ300(図4)と接続し、一方ではLAN11、公衆回線12等のネットワークと接続することで、画像情報やデバイス情報の入出力を行う。また、コントローラユニット100は、操作部400(図5)と接続する。操作部400は、コントローラユニット100からの情報表示を行うとともにユーザからの指示をコントローラユニット100に伝える。
ネットワークI/F105は、LAN11に接続し、情報の入出力を行う。モデム106は、公衆回線12に接続し、データ送受信を行うための変調復調処理を行う。
以上のデバイス103〜109、及び、後述するSelector702、Converter703がシステムバス101上に配置される。
イメージバス102は、PCIバス又はIEEE1394などの高速バスで構成される。イメージバス102上には以下のデバイスが配置される。
PDLアクセラレータ111は、PDLコードから画像データ800(図8)を生成する。デバイスI/F部112は、画像入出力デバイスであるスキャナ200やプリンタ300とコントローラ100を接続し、画像データの同期系/非同期系の変換を行う。
画像入力デバイスであるスキャナ200は、原稿となる紙上の画像を照明し、図示しないCCDラインセンサを走査することで、原稿を光学的に読み取り、ラスターイメージデータとして電気信号に変換する。以下、スキャナ200の動作について説明する。
画像出力デバイスであるプリンタ部300は、ラスターイメージデータを用紙上の画像に変換する部分である。その方式は、感光体ドラムや感光体ベルトを用いた電子写真方式、微少ノズルアレイからインクを吐出して用紙上に直接画像を印字するインクジェット方式等があるが、どの方式でも構わない。以下、プリンタ300の動作について説明する。
また、ここでは図示しないが、コントローラ100のCPU103からの指示により、出力順序をソートしたり、両面印刷したり、拡大縮小したり、出力した用紙をステイプル装置によって製本したりすることも可能である。
図5において、401は液晶操作パネルである。液晶操作パネル401は、液晶にタッチパネルを組み合わせたものであり、設定内容の表示、ソフトキーの表示等がなされるものである。
スタートキー402は、コピー動作等を開始指示するためのハードキーであり、内部に緑色および赤色のLEDが組み込まれており、スタート可能のときに緑色、スタート不可のときに赤色のLEDが点灯する。
ストップキー403は、動作を停止させるときに使用するハードキーである。ハードキー群404には、テンキー、クリアキー、リセットキー、ガイドキー、ユーザモードキーが設けられている。
図6は、図2に示したFPGA700が回路構成データを展開してハードウェアとして構成する機能の一つであるスキャナ画像処理部の構成の一例を示す図である。
図6において、500はスキャナ画像処理部であり、FPGA700が回路構成データを展開してハードウェアとして構成する機能に対応する。
イメージバスI/Fコントローラ(画像バスI/Fコントローラ)501は、イメージバス102と接続し、そのバスアクセスシーケンスを制御する働きと、スキャナ画像処理部500内の各デバイスの制御及びタイミングを発生させる。像域分離処理部502は、入力画像から文字部を検出することにより、像域を判定し、その後の画像処理に利用する像域信号を生成する。
編集部505は、例えば入力画像データからマーカーペンで囲まれた閉領域を認識して、その閉領域内の画像データに対して、影つけ、網掛け、ネガポジ反転等の画像加工処理を行う。なお、処理が終了した画像データは、再び、画像I/Fバスコントローラ501を介して、イメージバス102上に転送される。
以上のようなスキャナ画像処理部500の機能を、FPGA700が回路構成データを展開してハードウェアとして構成する。
図7において、600はプリンタ画像処理部であり、FPGA700が回路構成データを展開してハードウェアとして構成する機能に対応する。
イメージバスI/Fコントローラ(画像バスI/Fコントローラ)601は、イメージバス102と接続し、そのバスアクセスシーケンスを制御する働きと、プリンタ画像処理部600内の各デバイスの制御及びタイミングを発生させる。下地除去処理部602は、背景に薄い色がある原稿を読み取った画像データ等が送られてきた場合に背景色を除去する。
以上のようなプリンタ画像処理部600の機能を、FPGA700が回路構成データを展開してハードウェアとして構成する。
図8は、本実施形態における画像データの構成を説明するデータ構成図である。
図8において、800は画像データである。画像データ800は、ヘッダ801、属性情報802、複数のピクセルデータ803、及び、フッタ804から構成される。
ヘッダ801は、プリントジョブIDやページ数、画像データ800の長さや幅に関する情報や、画像データ800の始点を示すために用いるスタートフラグを含む。属性情報802は、色、解像度や印刷モードといった画像の印刷に関わる情報(画像処理内容)を含む。
ピクセルデータ803は、画素ごとの画像データを含む。フッタ804は、画像データ800の終点を示すために用いるエンドフラグを含む。
図9は、本実施形態の回路構成データを説明する図である。
図9において、900は回路構成データであり、ROM108から選択されてフラッシュメモリ701に格納され、FPGA700に展開されるものである。なお、本実施形態では、回路構成データ900のデータ幅をTビットとする。
ヘッダ901は、回路構成データ900の始点を示すために用いるスタートフラグや、回路構成データ900の回路ID(回路識別情報)等を有する。なお、回路IDは、回路構成データ900を判別するための識別情報であり、後述する図10に示す回路ID1010に対応する。フッタ902は、回路構成データ900の終点を示すために用いるエンドフラグ(EndFlag)と、FPGAを起動させるために用いる起動フラグを有する。
スタートビット904(データ幅1ビット)は、配線データの先頭に付加され、配線データの始まりを示すために用いられる。エンドビット及びエラーチェックビット905(データ幅nビット)は、配線データの末尾に付加され、配線データの正当性のチェック及び配線データの終わりを示すために用いられる。配線データビット906(データ幅mビット)は、FPGAの論理エレメント間の接続状態を表すために用いられる。
図10は、本実施形態の設定情報生成テーブルを説明する図である。
図10において、1000は設定情報生成テーブルであり、コントローラ100のROM108内に格納されている。設定情報生成テーブル1000は、ユーザが設定した属性情報802(色、解像度、印刷モード、明度、彩度等の画像処理内容)に応じた回路ID1010と、レジスタ設定情報テーブルID(レジスタ設定情報テーブル識別情報)1020を対応付けるテーブルである。
レジスタ設定情報テーブルID1020は、図11に示すように、ROM108内に格納されているレジスタ設定情報テーブル1100を判別するための識別情報である。
図11に示すように、ROM108内に格納されている各レジスタ設定情報テーブル1100には、レジスタ設定情報テーブルID1020と、レジスタ設定情報1101が格納されている。
図12は、本発明の第1実施形態におけるFPGA700への回路構成データ900の展開とレジスタ設定の方法を説明するフローチャートである。なお、このフローチャートの処理は、コントローラユニット100のCPU103がROM108に記録されるプログラムを読み出して実行することによって、コントローラユニット100により実現される。
まず、プリントジョブがPC10において生成され、LAN11を経由し、ネットワークI/F105を介してMFP21に入力されると(S100)、入力されたプリントジョブはPDLアクセラレータ111に入力され、画像データ800が生成される。
これによって、所望のレジスタ設定値が初期値として回路構成データ900に与えられるため、FPGA700上に回路構成データ900を展開した後でレジスタ設定を行う必要がなくなる。
図14は、図9に示した回路構成データ900のレジスタ部の配線データ907を示す図である。
図15は、図14に示したレジスタ部配線データ907の書き換えの様子を示す図である。
なお、図12に示したフローチャートの処理は、プリントジョブが入力されるたびに、実行されるものである。よって、画像処理が終了する前に次のプリントジョブが入力された場合、並行して図12の処理が実行され、前のプリントジョブの画像処理中に、次のプリントジョブに対応する回路構成データのレジスト設定がフラッシュメモリ701上でなされることになる。
以上のように、本実施形態によれば、プリントジョブの処理中に、次プリントジョブに関するレジスタ設定を、フラッシュメモリ701内の回路構成データ900に対して行うことができる。そのため、FPGA700上に回路構成データ900を展開した後に、FPGA700上の回路に対してレジスタ設定をする必要がなくなるので、プリントジョブ間の時間を短縮することができる。
また、上記図12に示したフローチャートの処理を、ページ毎に実行するようにしてもよい。
また、上記図12に示したフローチャートの処理を、画像データ800内の属性情報802が変更される毎に実行するようにしてもよい。
図16は、本発明の第1実施形態の効果を示す図である。
図16に示すように、従来では、1つ目のプリントジョブの印刷が完了してから、2つ目のプリントジョブ用にFPGAを書き換え、その後、FPGAにレジスタ設定を行って、2つ目のプリントジョブの印刷を開始していた。
なお、本実施形態では、回路構成データ900と、レジスタ設定情報テーブル1100を、ROM108に記憶しているが、それぞれ異なる記憶装置に記憶してもよい。
上記第1実施形態では、FPGA700上の回路書き換えが必要である場合には、フラッシュメモリ701上でレジスタ設定を行っておいてFPGA700の書き換えを行う構成について説明した。本実施形態では、FPGA700上の回路書き換えが必要である場合には、フラッシュメモリ701上でレジスタ設定するのに要する時間と、FPGA700上でレジスタ設定するために要する時間とを比較する。そして、比較結果に基づいて、より短い時間でレジスタ設定できる方法を選択して用いるように構成する。
図17は、本発明の第2実施形態におけるFPGA700への回路構成データ900の展開とレジスタ設定の方法を説明するフローチャートである。なお、このフローチャートの処理は、コントローラユニット100のCPU103がROM108に記録されるプログラムを読み出して実行することによって、コントローラユニット100により実現される。
次に、ステップS203〜S206において、セレクタ702は、ChgFlag、EndFlag、後述するFPGA上レジスタ設定時間Tとメモリ上レジスタ設定時間Tsetとの比較結果に基づいて、レジスタ設定情報1101の宛先を制御する。なお、FPGA上レジスタ設定時間T(第2設定時間)とは、FPGA700上の回路に対してレジスタ設定を行うために要する時間を示し、設定するレジスタ規模(設定するレジスタ設定情報1101のデータ量)に基づいて算出される。また、メモリ上レジスタ設定時間Tset(第1設定時間)とは、フラッシュメモリ701内の回路構成データ900を書き換えることによってレジスタ設定を行うために要する時間を示し、予め設定されROM108に記憶されているものとする。
また、ChgFlagが'1'(S203でY)で且つEndFlagが'0'(S204でN)である場合、S211〜S214に示す処理が実行される。この場合は、FPGA700上の回路書き換えが必要であるが、FPGA700がジョブ処理中であり、直ぐにFPGA700上の回路書き換えができない場合である。そのため、フラッシュメモリ701上でレジスタ設定を行っておき、FPGA700でのジョブ処理終了を待って、FPGA700の書き換えを行う。なお、S211〜S214は、図12のS104〜S107に示した処理とそれぞれ同一の処理であるため、説明は省略する。
そして、FPGA上レジスタ設定時間Tがメモリ上レジスタ設定時間Tsetより長い場合(T>Tset)(S206でY)、セレクタ702は、RAM107に保持される回路IDとレジスタ設定情報1101をコンバータ703に送信する(S211)。以下、上述したS212〜S214の処理が実行される。
次に、ステップS208において、セレクタ702は、上記S207で選択したフラッシュメモリ701上の回路構成データ900を、FPGA700上に展開する。これにより、FPGA700の書き換え(再構成処理)が行われる。
また、上記図17に示したフローチャートの処理を、ページ毎に実行するようにしてもよい。
また、上記図17に示したフローチャートの処理を、画像データ800内の属性情報802が変更される毎に実行するようにしてもよい。
上記第1,2実施形態では、MFP21にプリントジョブが入力された際のレジスタ設定方法について説明したが、本実施形態では、MFP21にスキャンジョブが入力された際のレジスタ設定方法について説明する。
図18は、本発明の第3実施形態におけるFPGA700への回路構成データ900の展開とレジスタ設定の方法を説明するフローチャートである。なお、このフローチャートの処理は、コントローラユニット100のCPU103がROM108に記録されるプログラムを読み出して実行することによって、コントローラユニット100により実現される。
次に、ステップS301において、CPU103は、ROM108内に格納されている設定情報生成テーブル1000(図10)を用いて、画像データ800内の属性情報802に対応した回路ID1010とレジスタ設定情報テーブルID1020を取得する。さらに、CPU103は、レジスタ設定情報テーブルID1020に対応するROM108内のレジスタ設定情報テーブル1100からレジスタ設定情報1101を読み出してセレクタ702に転送する。なお、上記取得された回路ID1010はRAM107に転送される。
これによって、所望のレジスタ設定値が初期値として回路構成データ900に与えられるため、FPGA700上に回路構成データ900を展開した後でレジスタ設定を行う必要がなくなる。
なお、本実施形態では、カラーページとモノクロページが混在するスキャンジョブの場合、画像データ800内の属性情報802は、カラーの属性となるものとする。
また、上記図18に示したフローチャートの処理を、ページ毎に実行するようにしてもよい。
また、上記図18に示したフローチャートの処理を、画像データ800内の属性情報802が変更される毎に実行するようにしてもよい。
このような構成を設けることにより、より短い時間で設定できる方法でレジスタ設定でき、スキャンジョブの画像処理を開始するまでの時間を最短にすることができる。
以上、一実施形態について示したが、本発明は、例えば、システム、装置、方法、プログラムもしくは記憶媒体等としての実施態様をとることが可能である。具体的には、複数の機器から構成されるシステムに適用しても良いし、また、一つの機器からなる装置に適用しても良い。
なお、上述した各実施形態およびその変形例を組み合わせた構成も全て本発明に含まれるものである。
700 FPGA
Claims (11)
- 画像データと、前記画像データに対して実行すべき画像処理内容を入力する入力手段と、
複数の回路構成データを記憶する第1記憶手段と、
前記第1記憶手段に記憶された複数の回路構成データのいずれかを選択する選択手段と、
前記選択手段により選択された回路構成データを前記第1記憶手段から取得して記憶する第2記憶手段と、
前記第2記憶手段に記憶されている前記回路構成データに基づいて回路構成を再構成可能な再構成回路を含み、前記入力手段により入力された画像データに対して画像処理を実行する画像処理手段と、
前記入力手段により入力された前記画像処理内容に基づいて、前記第2記憶手段に記憶されている回路構成データを書き換えるための書き換えデータを生成する生成手段と、
前記生成手段により生成された前記書き換えデータに基づいて前記第2記憶手段に記憶されている前記回路構成データの一部を書き換える第1設定処理を行った後に、前記第2記憶手段に記憶されている前記回路構成データにより前記画像処理手段の回路構成を再構成させる再構成処理を行うよう制御する制御手段と、
を有することを特徴とする画像処理装置。 - 前記画像処理手段が画像処理中であるか判定する判定手段を有し、
前記制御手段は、前記判定手段により前記画像処理手段が画像処理中と判定された場合には、前記第1設定処理を行い、前記画像処理手段による画像処理の終了を待って、前記再構成処理を行うよう制御することを特徴とする請求項1に記載の画像処理装置。 - 前記判定手段により前記画像処理手段が画像処理中でないと判定された場合に、前記第1設定処理のために要する第1設定時間と、前記画像処理手段に対して前記画像処理内容を設定する第2設定処理のために要する第2設定時間とを比較する比較手段を有し、
前記制御手段は、前記比較手段による比較の結果、前記第1設定時間が前記第2設定時間より短い場合には、前記第1設定処理を行った後に前記再構成処理を行い、一方、前記第1設定時間が前記第2設定時間より短くない場合には、前記再構成処理を行った後に前記第2設定処理を行うよう制御することを特徴とする請求項2に記載の画像処理装置。 - 前記比較手段は、前記画像処理内容に基づいて前記第2設定時間を算出することを特徴とする請求項3に記載の画像処理装置。
- 画像処理内容ごとに該画像処理内容を前記画像処理手段に対して設定するための設定情報を記憶する第3記憶手段を有し、
前記生成手段は、前記入力手段により入力された前記画像処理内容に対応する前記設定情報を前記第3記憶手段から取得して、該取得した設定情報を前記書き換えデータに変換することを特徴とする請求項1乃至4のいずれか1項に記載の画像処理装置。 - 前記入力手段により入力された前記画像処理内容に基づいて前記再構成処理が必要であるか判断する判断手段を有し、
前記判断手段に前記再構成処理が必要ないと判断された場合には、前記選択手段は前記回路構成データの選択を行わず、前記制御手段は前記再構成処理を行うことなく前記画像処理手段に対して前記画像処理内容を設定することを特徴とする請求項1乃至5のいずれか1項に記載の画像処理装置。 - 前記画像処理内容は、印刷を行う画像データに対する画像処理内容であることを特徴とする請求項1乃至6のいずれか1項に記載の画像処理装置。
- 前記画像処理内容は、光学的に読み取られた画像データに対する画像処理内容であることを特徴とする請求項1乃至6のいずれか1項に記載の画像処理装置。
- 前記画像処理手段は、プログラマブルロジックデバイスであることを特徴とする請求項1乃至8のいずれか1項に記載の画像処理装置。
- 画像データと、前記画像データに対して実行すべき画像処理内容を入力する入力手段と、複数の回路構成データを記憶する第1記憶手段と、第2記憶手段と、前記第2記憶手段に記憶される前記回路構成データに基づいて回路構成を再構成可能な再構成回路を含み、画像データに対して画像処理を実行する画像処理手段とを有する画像処理装置の制御方法であって、
入力手段が、画像データと、前記画像データに対して実行すべき画像処理内容を入力する入力ステップと、
選択手段が、前記第1記憶手段に記憶された複数の回路構成データのいずれかを選択して前記記憶手段に記憶させる選択ステップと、
生成手段が、前記入力ステップにより入力された前記画像処理内容に基づいて、前記第2記憶手段に記憶されている回路構成データを書き換えるための書き換えデータを生成する生成ステップと、
制御手段が、前記生成ステップにより生成された前記書き換えデータに基づいて前記第2記憶手段に記憶されている前記回路構成データの一部を書き換える第1設定処理を行った後に、前記第2記憶手段に記憶されている前記回路構成データにより前記画像処理手段の回路構成を再構成させる再構成処理を行うよう制御する制御ステップと、
を有することを特徴とする画像処理装置の制御方法。 - コンピュータを請求項1乃至9のいずれか1項に記載された画像処理装置の各手段として機能させるためのプログラム。
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Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012205160A1 (de) * | 2012-03-29 | 2013-10-02 | Robert Bosch Gmbh | Kommunikationsanordnung und Verfahren zur Konfiguration programmierbarer Hardware |
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JP6308821B2 (ja) * | 2014-03-13 | 2018-04-11 | キヤノン株式会社 | 画像処理装置 |
JP2016035692A (ja) * | 2014-08-04 | 2016-03-17 | キヤノン株式会社 | 画像処理装置、システム、情報処理方法及びプログラム |
JP2016042296A (ja) * | 2014-08-18 | 2016-03-31 | キヤノン株式会社 | 画像処理装置、情報処理方法及びプログラム |
JP6478525B2 (ja) * | 2014-08-25 | 2019-03-06 | キヤノン株式会社 | 画像処理装置と、その制御方法、及びプログラム |
JP2016111633A (ja) * | 2014-12-09 | 2016-06-20 | キヤノン株式会社 | 回路情報に従って論理回路を構成可能な回路を持つデバイスと、複数の制御手段とを有する情報処理システム |
JP6430858B2 (ja) * | 2015-02-27 | 2018-11-28 | 理想科学工業株式会社 | 基板接続システム及びインクジェット記録装置 |
CN104750480B (zh) * | 2015-03-03 | 2017-12-22 | 北京空间机电研究所 | 一种基于fpga的星上迭代图像处理方法 |
JP2017062537A (ja) * | 2015-09-24 | 2017-03-30 | キヤノン株式会社 | 情報処理装置、情報処理装置の制御方法、及びプログラム |
JP6816380B2 (ja) | 2016-04-15 | 2021-01-20 | オムロン株式会社 | 画像処理装置、画像処理方法、情報処理プログラム、および記録媒体 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3195427B2 (ja) * | 1992-07-15 | 2001-08-06 | 富士通株式会社 | データ変換/逆変換装置 |
JP3365581B2 (ja) * | 1994-07-29 | 2003-01-14 | 富士通株式会社 | 自己修復機能付き情報処理装置 |
US6069489A (en) * | 1998-08-04 | 2000-05-30 | Xilinx, Inc. | FPGA having fast configuration memory data readback |
JP2004054568A (ja) * | 2002-07-19 | 2004-02-19 | Konica Minolta Holdings Inc | 画像処理装置及びプログラマブル論理回路並びにlutデータの設定方法 |
JP4492251B2 (ja) * | 2003-11-28 | 2010-06-30 | セイコーエプソン株式会社 | 印刷システム、印刷要求装置、印刷装置管理装置、印刷装置、印刷装置管理プログラムおよび印刷制御プログラム、並びに印刷方法 |
JP4909588B2 (ja) | 2005-12-28 | 2012-04-04 | 日本電気株式会社 | 情報処理装置及び再構成デバイスの利用方法 |
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