JP3403614B2 - 動的な資源利用機能を備えたデータ処理システム - Google Patents

動的な資源利用機能を備えたデータ処理システム

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばプログラム
的に内部機能を設定することが可能なデバイス、および
そのようなデバイスを用いたコンピュータやデータ処理
装置に係り、更に詳しくは動的に内部機能の設定・変更
を可能にすることにより、フレキシブルな動作や処理を
実行することができるデバイス、コンピュータおよびデ
ータ処理装置を有するデータ処理システムに関する。
【０００２】近年のコンピュータ産業の成功の原因は、
メインフレームからパーソナルコンピュータへのダウン
サイジングにある。これは単価あたりのプロセッサパワ
ーの飛躍的な増大によってもたらされたものである。現
行のプロセッサアーキテクチャは、基本的に決められた
命令長を持つ命令語で記述されたプログラムを処理する
構成になっており、処理の高速化はもっぱら実行サイク
ルの短縮によって成し遂げられてきた。
【０００３】しかしながら、このような方法では動作ク
ロックがますます高速となり、最近のプロセッサにおけ
るように数 100MHz の動作クロックを使用する場合に
は、クロック遅延の観点からチップ面積の縮小を図るた
めに、最近のプロセス技術に依存することが必要とな
り、コンピュータ開発に要する時間も費用も飛躍的に増
大している。このため新しいコンピュータパラダイム、
すなわち基本構成の出現が求められている。
【０００４】
【従来の技術】本来あらゆるアルゴリズムに対して同一
のプロセッサアーキテクチャを用いて処理を実行するこ
とは便宜的手段であって、アルゴリズム、すなわち必要
な処理に適合したアーキテクチャで処理を実行すること
ができれば、動作クロックのみを高速化するという従来
の方法に依存せずに、高速な処理が可能になると考えら
れる。
【０００５】このような考え方に適合するアーキテクチ
ャとして、次世代のマイクロプロセッサのアーキテクチ
ャの１つとされているＶＬＩＷ（ベリーロングインスト
ラクションワード）アーキテクチャがある。このような
アーキテクチャは、一部の超並列コンピュータや、ＡＳ
ＩＣ製品などで採用されつつある。
【０００６】図３８はＶＬＩＷアーキテクチャの構成例
の説明図である。同図において、このアーキテクチャは
並列に実行できる命令の数を決めるｎ個のイッシュース
ロット１０１、イッシュースロットに１対１に対応する
ｎ個のファンクションユニット、例えばＡＬＵ１０２、
レジスタファイル１０３、およびファンクションユニッ
ト１０２によるレジスタファイル１０３へのデータのリ
ード／ライトを制御するリードライトクロスバー１０４
から構成されている。
【０００７】このようなＶＬＩＷアーキテクチャでは、
クロックサイクル毎に複数の命令が発行され、この複数
の命令はｎ個のイッシュースロット１０１によって並列
に実行される。この時、複数の命令としては前もって同
時実行できる命令が選択されているものとし、複数の命
令はコンパイラで静的に１つのベリーロングインストラ
クション（ＶＬＩ）とされるため、スケジュール用の回
路が不必要である。またリードライトクロスバー１０４
を用いるため、ファンクションユニット１０２毎にレジ
スタファイル１０３に接続される必要はないというよう
な特徴を持っている。
【０００８】
【発明が解決しようとする課題】このようにＶＬＩＷア
ーキテクチャは、従来のプロセッサアーキテクチャより
命令長の自由度が高く、並列処理も可能となったが、対
象のアルゴリズムをあらかじめ用意された命令語に置き
換えたり、処理の実行時においてはデータバス幅の制限
があるために、本来の処理能力を十分に引き出せないと
いう問題点があった。そのためファンクションユニット
の構成やレジスタファイルとの接続の自由度を上げるた
めの回路要素が必要となり、プログラマブルロジックア
レイ（ＰＬＡ）や、フィールドプログラマブルゲートア
レイ（ＦＰＧＡ）など、プログラム的に機能をインプリ
メントできる回路要素の使用が注目されている。
【０００９】しかしながらこのようなＰＬＡやＦＰＧＡ
では、論理回路や配線の自由度は高いが、機能を記憶す
るための領域や、配線の結合を選択するための領域が必
要となり、ＡＳＩＣに比較して集積度が劣ってしまうと
いう欠点があり、ＡＬＵなどの主要部分には適用困難で
あるという問題点があり、またこれらは最小限の論理セ
ルとそれらを接続する配線リソースで構成され、動作前
に一度だけ機能が設定されるという方法で利用されるた
めに、動作的に機能設定や機能変更を行うことが困難で
あるという問題点があった。
【００１０】本発明の課題は、上述の問題点に鑑み、例
えばプログラムによって外部から内部機能の設定・変更
が可能なデバイスを利用して、動的に内部機能の設定・
変更を行うことよって、そのようなデバイスの動作、お
よびそのようなデバイスを使用したコンピュータ、デー
タ処理装置における処理を高速化することである。
【００１１】
【課題を解決するための手段】図１は本発明の原理構成
ブロック図である。同図は外部から、例えばプログラム
によって内部機能の設定・変更が可能なデバイス、該デ
バイスが使用されたコンピュータ、およびデータ処理装
置における動的な資源利用機能を実現するための原理構
成ブロック図である。
【００１２】図１においてデバイス、コンピュータ、ま
たはデータ処理装置１の外部に機能データ設定手段２お
よび実行状態スタック手段３が備えられ、デバイス、コ
ンピュータ、またはデータ処理装置１の内部に内部資源
管理手段４が備えられる。
【００１３】機能データ設定手段２は、デバイスの内部
機能設定・変更のためのデータを記憶し、その記憶され
たデータの設定をデバイス、コンピュータまたはデータ
処理装置１側に指示するものであり、例えば機能データ
設定部である。
【００１４】実行状態スタック手段３は、デバイスの内
部機能の実行途中の状態を示すデータを記憶するもので
あり、例えば実行状態スタック部である。内部資源管理
手段４は、機能データ設定手段２からの指示に従ってデ
バイスの内部機能の設定・変更を行うと共に、実行状態
スタック手段３との間で内部機能の実行途中の状態を示
すデータを退避・復帰させるものであり、例えば内部資
源管理部である。
【００１５】本発明において機能データ設定手段２は、
例えばメモリ内でアドレスで指定されるデータとしてデ
バイスの内部機能設定・変更のためのデータを記憶する
か、またはメモリアレイの行および／または列に対する
ビット列のデータとして機能設定・変更のためのデータ
を記憶する機能データ記憶手段、例えば機能データ選択
メモリと、機能データ記憶手段におけるデータ記憶を制
御するメモリ制御手段、例えばメモリコントロール部と
を備えている。
【００１６】また実行状態スタック手段３は、内部機能
の実行途中の状態を示すデータとして、例えばデータの
退避要求発生時点における内部機能としての回路の動作
状態などを示す要求発生状態情報と、デバイス内におけ
る回路の位置を示す復帰先領域情報と、回路構成を示す
データとしての復帰させるデータとを記憶する退避デー
タ記憶手段、例えばスタックメモリと、退避データ記憶
手段におけるデータ記憶を制御するスタックメモリ制御
手段、例えばスタックメモリコントロール部とを備えて
いる。
【００１７】更に内部資源管理手段４は、例えばデバイ
ス内部の論理セルの集合のそれぞれに対して論理セル集
合の動作状態を示すフラグを格納する１つ以上のフラグ
格納手段、例えばフラグレジスタと、フラグ格納手段に
１対１に対応してフラグの書き込み、読み出しを行うフ
ラグ書き込みおよび読み出し手段と、フラグ格納手段に
格納されているフラグ内容の読み出し、または更新のタ
イミングを指示する監視時間発生手段とを備えている。
【００１８】本発明においては、外部から内部機能の設
定・変更が可能なデバイス、そのようなデバイスが使用
されたコンピュータおよびデータ処理装置において、動
的な資源利用機能を用いた動作、または処理が実行され
る。例えば機能データ設定手段２によってコンピュータ
側に機能Ａが設定され、その機能Ａの処理がコンピュー
タ側で実行され、その処理結果は実行状態スタック手段
３に記憶される。
【００１９】その後機能Ｂがコンピュータ側に設定さ
れ、その処理結果は同様に実行状態スタック手段３に記
憶される。そして機能データ設定手段２によってコンピ
ュータ側に機能Ｃが設定されるが、この機能Ｃにおいて
は機能Ａと機能Ｂとの処理結果が使用されるものとす
る。そのため実行状態スタック手段３からコンピュータ
側に機能Ａと機能Ｂとの処理結果が与えられ、機能Ｃの
処理が実行される。
【００２０】以上のように本発明によれば、外部から例
えばプログラム的に内部機能設定・変更が可能なデバイ
スを用いたコンピュータなどにおいて、動的な資源利用
機能を活用した処理が実行される。
【００２１】
【発明の実施の形態】図２は本発明の動的な資源利用機
能を用いたデバイス、コンピュータおよびデータ処理装
置の基本構成を示すブロック図である。同図においてデ
バイス（コンピュータまたはデータ処理装置）１１の内
部に内部資源管理部１４、外部に機能データ設定部１
２、および実行状態スタック部１３が備えられる。
【００２２】機能データ設定部１２は、前述のＰＬＡ，
ＦＰＧＡ，ＡＳＩＣやプログラマブルロジックデバイス
（ＰＬＤ）などのデバイス（これらのデバイスを使用し
たコンピュータまたはデータ処理装置）１１の内部に構
築される内部機能の一部、または全部に関するデータを
記憶し、例えばコンピュータの中央処理装置（ＣＰＵ）
などからの指示に対応して、記憶しているデータをデバ
イス（コンピュータまたはデータ処理装置）１１側に設
定するための指示を与えるものである。
【００２３】実行状態スタック部１３は、デバイス（コ
ンピュータまたはデータ処理装置）１１の内部に構築さ
れる内部機能としての回路の一部、または全部の実行途
中の状態を示すデータを記憶するものであり、ＣＰＵな
どからの指示に従って内部資源管理部１４との間で、こ
れらのデータの退避および復帰を行う。
【００２４】内部資源管理部１４は、デバイス（コンピ
ュータまたはデータ処理装置）１１の内部に設けられ、
内部機能が設定される論理セルを管理し、機能データ設
定部１２の指示に従ってこれらの機能を設定し、論理セ
ルの入・出力値などのデータを実行状態スタック部１３
との間で退避・復帰するものである。
【００２５】図３は、図２の基本構成ブロック図におけ
る動作の説明図である。同図(a) において、例えばコン
ピュータのＣＰＵから機能データ設定部１２に対して、
＃１としてデバイス、コンピュータまたはデータ処理装
置で利用される機能データが送り込まれるか、すでに機
能データ設定部１２の内部に記憶されている機能データ
を利用すべきことを示す指示が与えられる。
【００２６】機能データ設定部１２では、その指示に対
応してデバイス（コンピュータまたはデータ処理装置）
１１の内部の内部資源管理部１４に対して、＃２で論理
セルへの機能設定の指示を与える。これに対して内部資
源管理部１４は、デバイス、コンピュータまたはデータ
処理装置の内部の論理セルの機能を設定する。
【００２７】内部資源管理部１４は、機能データ設定部
１２からの指示に対応して論理セルへの機能設定を行う
が、全ての機能を設定できない場合には機能設定の結果
を＃３で機能データ設定部１２に通知し、その結果は更
に機能データ設定部１２から＃４でＣＰＵに連絡され
る。
【００２８】図３(b) において、例えばコンピュータの
ＣＰＵは(a) において論理セルに設定された機能の処理
実行を待ち、＃５で実行状態スタック部１３に指示を出
し、内部機能の処理途中のデータの退避を＃６によって
実行状態スタック部１３から内部資源管理部１４に要求
させ、＃７で処理途中のデータが実行状態スタック部１
３に退避され、データの退避完了が実行状態スタック部
１３からＣＰＵに通知される。
【００２９】図３(c) においてＣＰＵは、＃９で継続し
て処理が実行されるべき論理セルに対する機能データ設
定を機能データ設定部１２に対して指示し、内部資源管
理部１４が＃１０でその指示を受け、論理セルに対して
機能を設定し、＃１１で処理設定の完了を機能データ設
定部１２に通知し、更にその結果は＃１２でＣＰＵに通
知される。
【００３０】図３(d) において、ＣＰＵは＃１３で実行
状態スタック部１３に指示を出し、実行状態スタック部
１３は記憶されているデータのうち、デバイス側に復帰
させるべきデータを＃１４で内部資源管理部１４に引き
渡し、内部資源管理部１４は復帰させるべきデータを用
いて処理が継続されるように論理セルへの機能設定を行
い、その機能設定完了は＃１５で実行状態スタック部に
通知され、＃１６で更にＣＰＵに通知される。
【００３１】図４は本発明におけるデバイス内部の機能
設定、すなわち機能設定可能領域への機能配置の繰り返
しとしてのリコンフィグレーションの説明図である。同
図においてまずデバイス、コンピュータまたはデータ処
理装置の機能配置可能領域の一部に、機能Ａの配置がコ
ンフィグレートされ、その機能Ａの論理が実行される。
そしてその結果はスタックへのプッシュとして実行状態
スタック部１３に退避される。次に機能Ｂの配置がデバ
イス、コンピュータまたはデータ処理装置の機能設定可
能領域にコンフィグレートされ、機能Ｂの論理が実行さ
れ、その結果は再びプッシュスタックとして実行状態ス
タック部１３にスタックされる。最後に機能Ｃの配置が
機能設定可能領域にコンフィグレートされ、また実行状
態スタック部１３に記憶されている機能Ａの処理結果と
機能Ｂの処理結果がポップされ、これらの結果を用いて
機能Ｃの論理が実行される。
【００３２】図５は機能データ設定部の第１の実施例の
構成を示すブロック図である。同図において機能データ
設定部１２は、機能データを記憶する機能データ選択メ
モリ１６、機能データ選択メモリ１６におけるデータ記
憶を制御するメモリコントロール部１７、および例えば
コンピュータのＣＰＵなどと通信するための外部Ｉ／Ｏ
コントロール部１８から構成されている。機能データ選
択メモリ１６は、指定されたデバイスに対応して最小単
位の機能データ毎、例えばメモリ内の１つのアドレスに
対応するデータ毎に機能データを記憶するものである。
【００３３】図６は機能データ設定部１２の第２の実施
例の構成ブロック図である。同図において機能データ選
択メモリ１９では、図５における機能データ選択メモリ
１６と異なって、メモリへのアクセス方法としてメモリ
アレイの行方向、または列方向の指定が可能な形式で、
機能データが格納される。すなわち行、または列番号
と、その行、または列のビットの内容が指定される形式
で、機能データが記憶される。
【００３４】図７は図５、または図６における動作の説
明図である。同図において、例えばコンピュータのＣＰ
Ｕなどからの指示は、＃１で外部Ｉ／Ｏコントロール部
１８を経て、＃２でメモリコントロール部１７に与えら
れる。メモリコントロール部１７は、デバイスの指定に
対応して最小単位の機能データ毎、例えばアドレスに対
応する機能データの形式、またはメモリアレイの行、ま
たは列に対するビットの列としての機能データを、機能
データ選択メモリ１６、または１９に＃３で格納する。
【００３５】機能データ選択メモリ１６、または１９
は、デバイス、コンピュータまたはデータ処理装置への
そのデータの書き込み指示が与えられた場合には、その
指示を＃４によって実行する。これに対してデバイス側
からの読み出しが指示された場合には、＃５によってそ
のデータは機能データ選択メモリ１６、または１９に格
納され、ＣＰＵ側へのデータ転送が必要な場合には、＃
６でそのデータがメモリコントロール部１７に送られ、
＃７、＃８で外部Ｉ／Ｏコントロール部１８を経てＣＰ
Ｕへのデータ転送が行われる。
【００３６】図８は図５における機能データ選択メモリ
１６への機能データ格納形式の説明図である。機能デー
タ選択メモリ１６においては、機能データがデバイスの
指定に対応して最小単位の機能データ毎に格納される。
この最小単位の機能データは、例えば図８に示すよう
に、アドレスによってメモリの場所が指定されて格納さ
れるデータである。本実施例ではデバイス側で許される
最小単位のデータの変更によってデバイスの内部機能の
動的設定を行えるものとする。
【００３７】図９は図６における機能データ選択メモリ
１９におけるデータ格納方法の説明図である。機能デー
タ選択メモリ１９においては、機能データを格納するメ
モリに対するアクセスが、メモリアレイの行方向、また
は列方向の指定によって可能となる。すなわち行、また
は列の番号と、その行、または列のビットの内容指定と
して、機能データが記述される。
【００３８】図１０は機能データ設定部の第３の実施例
の構成を示すブロック図である。同図を図６の実施例と
比較すると、論理セルライブラリデータ格納メモリ２０
が追加されている点のみが異なっている。この論理セル
ライブラリデータ格納メモリはデバイス、コンピュータ
またはデータ処理装置１１側で頻繁に利用される回路の
データ、例えば８ビットレジスタ、３２ビット加算器な
どのようにある程度まとまった機能を持つ論理セル集合
のデータを、ライブラリデータとしてあらかじめ記憶し
ておくものである。このライブラリデータ格納メモリ２
０は同一の論理回路のデータは重複して持たないものと
する。
【００３９】図１１は図１０の機能データ設定部１２の
第３の実施例の動作の説明図である。同図において、図
７におけると同様の動作については、その説明を省略す
る。図７と異なる動作としては、ライブラリデータのメ
モリ２０への格納、およびデバイス側への設定と、メモ
リ２０に格納されているライブラリデータのＣＰＵ側へ
の読み出しとがある。
【００４０】ライブラリデータの格納のためには、＃１
でのＣＰＵからデバイス側で頻繁に使用されるライブラ
リデータの格納指示が、外部Ｉ／Ｏコントロール部１８
を経て＃２でメモリコントロール部１７に与えられ、＃
３で登録されるべきライブラリデータがライブラリデー
タ格納メモリ２０に格納される。このデータ登録におい
ては、同一の論理回路の機能データは重複して格納され
ないように処理が実行される。デバイス側へのデータ設
定の場合には、必要なライブラリデータが＃７で内部資
源管理部１４に送られる。
【００４１】一方ライブラリデータ格納メモリ２０に格
納されているライブラリデータをＣＰＵ側に読み出す場
合には、ＣＰＵ側からデータ登録時と同様に指示が与え
られ、格納されているデータは、＃４〜＃６でメモリコ
ントロール部１７、外部Ｉ／Ｏコントロール部１８を経
由してＣＰＵ側に送られる。
【００４２】図１２は論理セルのライブラリデータの説
明図である。論理セルのライブラリとは、前述のように
ＰＬＤ，ＦＰＧＡ，ＡＳＩＣなどのデバイスの内部での
論理セルの配置と配線によってある程度の機能を実行す
ることが可能な単位を示し、論理セルのライブラリデー
タは、そのデバイスの表示のためのデータ形式に従った
コードとして、論理セルライブラリデータ格納メモリ２
０に格納される。
【００４３】図１３は機能データ設定部１２の第４の実
施例の構成を示すブロック図である。同図を図１０に示
した第３の実施例と比較すると、機能データ選択メモリ
１９と論理セルライブラリデータ格納メモリ２０のそれ
ぞれに対して、データ圧縮・拡張部２１が備えられてい
る点のみが異なっている。このデータ圧縮・拡張部２１
は、機能データ選択メモリ１９と論理セルライブラリデ
ータ格納メモリ２０のそれぞれに対するデータの入出力
時においてデータの圧縮・拡張を行うものであり、その
動作はメモリコントロール部１７によって制御される。
図１４は図１３の機能データ設定部の第４の実施例の動
作説明図である。同図(a) において、機能データ設定メ
モリ１９へのデータ格納、および論理セルライブラリデ
ータ格納メモリ２０へのデータ登録は、前述と同様にＣ
ＰＵ側から＃１および＃２で、外部Ｉ／Ｏコントロール
部を経て、メモリコントロール部１７に指示される。デ
ータの格納時には、メモリコントロール部１７からの＃
３の指示により、データ圧縮・拡張部がビットレベルの
データ圧縮を行い、メモリアレイの行、または列に対応
するビット列のデータは機能データ選択メモリ１９に、
また論理セルのライブラリデータはライブラリデータ格
納メモリ２０に格納される。
【００４４】例えばデバイス側の要求により、格納され
ているデータをデバイス側に送る時には、デバイス側か
らの＃５の要求に対して＃６で機能データ選択メモリ１
９から読み出されたデータが、また＃７ではライブラリ
データ格納メモリ２０から読み出されたデータが、ビッ
トレベルの拡張が行われた後、復元されたデータとして
デバイス側に送られる。
【００４５】図１４(b) において、ＣＰＵ側から機能デ
ータ選択メモリ１９、または論理セルライブラリデータ
格納メモリ２０の内容を参照する場合には、＃８，＃９
でメモリコントロール部１７にその指示が送られ、その
指示は＃１０または＃１１でメモリ１９、または２０に
伝えられる。メモリ１９、またはメモリ２０から読み出
されたデータに対しては、データ圧縮・拡張部２１によ
ってビットレベルの拡張が行われ、復元されたデータが
＃１２、または＃１３でメモリコントロール部１７に送
られ、＃１４，＃１５でＣＰＵ側に送られる。
【００４６】図１５はデータ圧縮・拡張の例の説明図で
ある。コンピュータのＣＰＵ側、またはデバイス側から
機能データ設定部１２に送られるデータは、図１５の最
も左側に示すようにヘッダとコードエリアとで構成され
ており、ヘッダにはライブラリ化すべきデータを認識す
るコードが格納されている。このコードはＬibＣd ＝０
でライブラリ化しないことを、１でライブラリ化すべき
ことを意味する。
【００４７】データ圧縮の場合には、送られたデータの
うち上から１番目のデータから読み込みが行われ、デー
タ圧縮後にデバイス内部と同様の空間を持つ、すなわち
メモリアレイの行、または列の単位に対応するビット列
のデータを格納する機能データ選択メモリ１９に格納さ
れる。その後ライブラリデータ格納メモリ２０に格納す
べきデータであるか否かが、ヘッダの内容によって判断
される。ここでは上から２番目のデータに対してライブ
ラリ化すべきことが指定されており、そのコードエリア
の内容、すなわちＬibrary１data code がライブラリデ
ータ格納メモリ２０に格納される。この格納にあたりＬ
ibrary１data code のデータ量が先頭の数量エリア（Ｃ
ＮＴ）に記憶される。
【００４８】そして機能データ選択メモリ１９に格納さ
れたコードエリアの内容がＬibrary１pointer とされ、
実際にデータが格納されているアドレスを指し示すよう
に書き換えられる。同様にして上から４番目のデータが
機能データ選択メモリ１９に格納された後、そのコード
エリアの内容が以前に設定されたライブラリデータの格
納場所を示すアドレスに書き換えられる。以上によって
機能データ選択メモリ１９の内部でのデータの格納量を
減らすことができる。
【００４９】データ拡張の場合には、圧縮と逆に機能デ
ータ選択メモリ１９の上から１番目のデータからデータ
読み出しが行われ、データ拡張が実行されるが、２番目
のデータがライブラリ化されていることが判定され、Ｌ
ibrary１pointer の内容によりライブラリデータ格納メ
モリ２０上でポインタによって指示されるアドレスの内
容が参照される。そこでは先頭の数量エリアＣＮＴの内
容からＬibrary１datacode 分の必要なデータが読み出
され、以下同様な処理が繰り返されてデータの拡張がな
される。このような動作を行うための回路は、ＶＨＤＬ
などのハードウェア記述言語によって、ＦＰＧＡなどの
デバイスに対応して作り込まれる。
【００５０】図１６は機能データ設定部の第５の実施例
の構成ブロック図である。同図を図５の第１の実施例と
比較すると、メモリコントロール部１７の代わりにＤＭ
Ａデータ転送用メモリコントロール部２２が備えられて
いる点のみが異なっている。このＤＭＡデータ転送用メ
モリコントロール部２２は、ＣＰＵ側からの指示に対応
して、機能データ選択メモリ１６に対するデータの転送
をＤＭＡ方式によって実行するものである。
【００５１】図１７は図１６におけるデータのＤＭＡ転
送動作の説明図である。同図において、ＣＰＵ側から＃
１でＤＭＡデータ書き込み指示が発行されると、外部Ｉ
／Ｏコントロール部１８を経て＃２でメモリコントロー
ル部２２に対して、機能データ選択メモリ１６における
データの格納開始アドレスとデータの転送個数が送ら
れ、続いて指定された個数のデータが送られる。そして
そのデータは＃３で機能データ選択メモリ１６に格納さ
れる。
【００５２】これに対してＣＰＵ側からＤＭＡデータ読
み出し指示が発行されると、前述と同様に＃１，＃２で
メモリコントロール部２２に対してデータの読み出し開
始アドレスと転送個数が送られ、これに対応して指定個
数分のデータが＃４で機能データ選択メモリ１６から読
み出され、メモリコントロール部２２、外部Ｉ／Ｏコン
トロール部１８を経由して、＃５，＃６でＣＰＵ側に転
送される。
【００５３】図１８は実行状態スタック部１３の第１の
実施例の構成ブロック図である。同図において実行状態
スタック部１３は、データ退避要求がデバイス側で起こ
った場合の回路などの状態を示す要求発生状態情報の格
納領域２３、退避データの復帰先となるデバイス内の位
置を示す復帰先の格納領域２４、回路の構造などを示す
復帰データの格納領域２５からなるスタックメモリと、
このメモリを制御するスタックメモリコントロール部２
６、例えばコンピュータのＣＰＵとの間でのデータ入出
力を制御する外部Ｉ／Ｏコントロール部２７から構成さ
れている。
【００５４】図１９は実行状態スタック部の第２の実施
例の構成ブロック図である。同図を図１８の第１の実施
例と比較すると、スタックメモリコントロール部２６に
対して、データの圧縮・拡張を行うためのデータ圧縮・
拡張部２９が備えられている点のみが異なっている。
【００５５】図２０は図１８の実行状態スタック部の第
１の実施例の動作説明図である。実行状態スタック部１
３の動作としては、ＣＰＵなどが実行状態スタック部に
スタックされているデバイス側の内部機能の実行状態の
途中データを参照する場合と、デバイス側からの要求に
応じて内部機能の実行途中の状態のデータの退避および
復帰を行う場合とがある。
【００５６】前述の場合の動作を図２０(a) に示す。Ｃ
ＰＵなどからのデータ参照の指示は、＃１で外部Ｉ／Ｏ
コントロール部２７を経て、＃２で内部システムバス２
８に伝えられる。この指示に対応して要求発生状態情報
の参照の時は＃３，＃４によって、また復帰先のデータ
の参照の時は＃５，＃６によって、復帰データの参照の
時には＃７，＃８によって内部システムバス２８にデー
タが返却され、返却されたデータは＃９，＃１０で外部
Ｉ／Ｏコントロール部２７を経由して、ＣＰＵ側に送ら
れる。
【００５７】後者の場合のデータ退避の動作が図２０
(b) に示されている。デバイス、コンピュータまたはデ
ータ処理装置１１の内部の内部資源管理部１４からのデ
ータ退避指示が、＃１１でスタックメモリコントロール
部２６に伝えられ、メモリコントロール部２６が＃１２
で内部システムバス２８を経由して＃１３，＃１４，＃
１５で要求発生状態情報、復帰先、復帰データの格納を
行う。退避されるデータの書き込み、読み出しは、例え
ば先入れ、後出し（ＦＩＬＯ）方式で行われる。
【００５８】後者の場合のデータ復帰の動作が図２０
(c) に示されている。内部資源管理部１４側からのデー
タ復帰指示が＃１６でスタックメモリコントロール部２
６に与えられ、スタックメモリコントロール部２６は＃
１７で内部システムバス２８を経由して指示を与え、＃
１８，＃１９，＃２０で要求発生状態情報、復帰先、復
帰データの読み出しを行い、内部システムバス２８を経
由して＃２１でメモリコントロール部２６にそのデータ
が送られ、＃２２で復帰データがデバイス側に送られ
る。
【００５９】図２１は図１９の実行状態スタック部の第
２の実施例におけるデータの退避と復帰動作の説明図で
ある。同図においては図２０と異なり、スタックメモリ
へのデータ格納にあたってはデータ圧縮・拡張部２９に
よってデータの圧縮が、またデータの読み出し時にはデ
ータの拡張が行われる点が異なっている。
【００６０】図２１(a) はＣＰＵなどによるデータ参照
動作の説明図であり、その動作は図２０におけると類似
しているが、データの拡張が必要となるために、データ
参照の指示は＃２で外部Ｉ／Ｏコントロール部２７から
スタックメモリコントロール部２６に伝えられ、スタッ
クメモリコントロール部２６によって読み出されたデー
タに対して、データ圧縮・拡張部２９によってビットベ
ルのデータの拡張が行われた後に、復元されたデータが
＃８，＃９で外部Ｉ／Ｏコントロール部２７を経由して
ＣＰＵ側に送られる点が異なっている。
【００６１】図２１(b) はデバイス側からのデータ退避
の要求に対応するデータ退避動作の説明図である。図２
０(b) における動作と同様の動作が行われるが、退避さ
れるデータに対してはデータ圧縮・拡張部２９によって
ビットレベルの圧縮が行われ、圧縮されたデータがスタ
ックメモリに格納される点が異なっている。
【００６２】図２１(c) はデータ復帰動作の説明図であ
る。その動作は図２０(c) における動作と類似している
が、＃２０で読み出されたデータに対してデータ圧縮・
拡張部２９によってビットレベルの拡張が行われた後
に、＃２１でデバイス側に送られる点のみが異なってい
る。
【００６３】図２２は実行状態スタック部に退避され、
必要に応じてデバイス側への復帰が行われる、デバイス
内部機能の実行途中の状態を示すデータの説明図であ
る。このデータは前述のように退避要求が起こった時の
状態を示す要求発生状態情報、デバイス内でそのデータ
が復帰されるべき位置を示す復帰先、および回路構造な
どを示す復帰データの３種類である。これらはそれぞれ
前述の領域２３，２４およひ２５に格納される。図２２
で要求発生状態情報はデバイスの内部機能としての回路
の結線のレベルのデータであり、復帰先はデバイス内で
その回路が置かれていた位置を表すデータであり、復帰
データは内部機能としての回路そのものの構造などを示
す機能データである。
【００６４】実行状態スタック部１３に退避されたデー
タのうちで不要になったデータはスタックメモリコント
ロール部２６の制御によって削除される。このデータ削
除は、例えばデバイス側に設定された回路の動作終了を
契機として、処理の終了を示す信号（要求発生状態情報
の一部）の入力によって実行される。
【００６５】図２３は、このデータ削除動作の説明図で
ある。同図において、入力信号Ｃ１が“１”になって３
クロック後にｓ３＝０となり、ここでこの回路の役割が
終了し、格納されていたデータが削除対象とされるもの
とすると、不要となるデータが格納されていた領域に、
他の必要なデータが上書きされる。この動作はデータ書
き込み用のアドレスを変更することで実行される。
【００６６】図２４は内部資源管理部を含むデバイスの
第１の実施例の構成を示すブロック図である。同図にお
いて内部資源管理部１４はデバイス内部で動的に機能設
定が可能な論理セルの集合、一般に複数個の論理セル集
合３１に対する機能データの入出力を行うための論理セ
ルコンフィグレーション回路３２、論理セル集合３１の
それぞれに対して備えられ、対応する論理セル集合３１
の動作状態を示す一般には複数のフラグ、例えば使用／
未使用を示すフラグを格納するフラグレジスタ３３、各
フラグレジスタ３３に対するフラグの設定・解除を行う
フラグ書き込みおよび読み取り部３４、実行状態スタッ
ク部１３との間で各フラグレジスタ３３のフラグの内容
を入出力するためのフラグデータ入出力部３５、および
例えば設定された間隔でフラグレジスタ３３の内容を更
新するための割り込みを発生する監視時間発生部３６に
よって構成される。フラグレジスタ３３は、例えばフリ
ップフロップで構成され、論理セル集合３１が複数存在
する時には、そのフラグレジスタは例えばカスケード接
続される。
【００６７】図２５は内部資源管理部を含むデバイスの
第１の実施例における内部資源管理部の動作説明図であ
る。同図において、まず機能データ設定部１２からの機
能データ設定指示に対応して、論理セルコンフィグレー
ション回路３２は各論理セル集合３１に対して機能デー
タを設定する。
【００６８】それぞれの論理セル集合３１に対するフラ
グレジスタ３３の内容は、監視時間発生部３６が発生す
る割り込みとしてのサンプリングクロックに同期して各
フラグレジスタ３３から出力され、そのデータは例えば
フラグデータ入出力部３５を介して実行状態スタック部
１３に送られ、実行状態スタック部１３によって参照さ
れる。前述のようにフラグレジスタ３３は、例えばフリ
ップフロップによって構成され、図２５の一番下に示す
ように、それぞれのサンプリングクロックに同期して、
各フラグレジスタ３３の内容は連続的に（シフトレジス
タにおけると同様に）読み出される。
【００６９】図２６は内部資源管理部を含むデバイスの
第２の実施例の構成ブロック図である。同図を図２４で
説明した第１の実施例と比較すると、それぞれの論理セ
ル集合３１に対応するフラグレジスタ３３とフラグデー
タ入出力部３５が存在せず、それぞれの論理セル集合３
１に対応するフラグ書き込みおよび読み取り部３４と内
部システムバス３７によって接続されたメモリテーブル
３８と、そのメモリテーブルに対する書き込みおよび読
み出しを行うメモリテーブル書き込みおよび読み取り部
３９とが備えられている点が異なっている。メモリテー
ブル３８は、図２４において論理セル集合３１のそれぞ
れに対応して備えられているフラグレジスタ３３に相当
するものであり、各論理セル集合の動作状態、例えば使
用／未使用を示すフラグを一括して格納するテーブルで
ある。メモリテーブル書き込みおよび読み取り部３９は
図２４のフラグデータ入出力部３５に対応するものであ
り、フラグの内容のデータを実行状態スタック部１３と
の間で入出力するものである。監視時間発生部３６は、
図２４におけると同様にメモリテーブル３８の内容、す
なわちフラグデータを設定された間隔で読み出し、ある
いは更新するための割り込みを発生するものである。
【００７０】図２７は図２６における内部資源管理部の
動作説明図である。同図において、機能データ設定部１
２からの指示による各論理セル集合３１への機能データ
設定は、図２５におけると同様に行われる。
【００７１】例えば監視時間発生部３６から、設定され
た間隔でフラグの内容を更新するための割り込み信号が
＃１でメモリテーブルの書き込みおよび読み取り部３９
に与えられると、＃２でメモリテーブル３８に対してフ
ラグ更新の指示が与えられる。メモリテーブル３８はこ
の指示に対応して、＃３で内部システムバス３７を介し
て、各論理セル集合３１に対応するフラグ書き込みおよ
び読み取り部３４から＃４でフラグデータに対応する各
論理セル集合３１の動作状態を示すデータを獲得し、こ
れによってデバイス内部の資源利用状態を得ることがで
きる。
【００７２】図２８は図２６におけるメモリテーブル３
８の具体的構成例を示すブロック図である。同図におい
てメモリテーブル３８はデュアルポートメモリ４１と、
アドレスカウンタ４２によって構成される。各論理セル
集合３１に対応するフラグ書き込みおよび読み取り部３
４に対しては、データ信号ｄの各ビットがそれぞれ接続
され、アドレスカウンタ４２からのアドレス信号ａと信
号ＡＳとによるデコードにより、フラグ内容を示すデー
タの書き込みまたは読み取り対象となる論理セル集合が
指定されるものとする。メモリテーブル書き込みおよび
読み取り部３９からの指示に対応してアドレスカウンタ
４２からアドレスが発行され、デコードされた論理セル
集合３１の動作状態を示すデータが、フラグ書き込みお
よび読み取り部３４に接続されたデータバスを経由して
デュアルポートメモリ４１に書き込まれる。
【００７３】図２９は、図２の基本構成に対応する、本
発明の動的な資源利用機能を用いたデバイスの具体例の
構成ブロック図である。同図において、内部機能を動的
に設定・変更できるデバイスが、リコンフィギュラブル
ファンクション ユニット（ＲＦＵ）５４の内部に含
まれているものとして、この具体例について説明する。
【００７４】図２９の具体例は上位にあるプロセッサと
のインタフェースとして、パーソナルコンピュータ用イ
ンタフェースの基準規格であるＰＣＩインタフェースを
持つ回路であり、システムコントローラ５０、非同期ク
ロック信号発生部（ＡＳＹＣＬＫ）５１、システムメモ
リ５２、ローカルメモリ５３、およびリコンフィギュラ
ブル ファンクション ユニット（ＲＦＵ）５４を備え
ている。システムメモリ５２、ローカルメモリ５３、お
よびＲＦＵ５４は１つのグループとしてバンクＡとバン
クＢを構成し、バンクＡとバンクＢのＲＦＵ５４は複数
の信号線によって相互に接続されている。
【００７５】ＰＬＳ ＢＵＳ（プラスティック ウェア
バス）５５はシステム（ボード）固有のローカルバスで
ある。この具体例における信号としてはメモリ空間に対
応するアドレス信号２０本、機能設定用のデータやメモ
リデータを表すデータ信号３２本、メモリデコードのた
めのメモリチップセレクト（ＭＣＳ）信号４本、メモリ
の出力に対するアウトットイネーブル（ＯＥ）信号４
本、メモリへのデータの書き込み、読み出しを指示する
リード／ライト（Ｒｄ／Ｗｒ）信号４本、システムコン
トローラ５０とＲＦＵ５４との間での指示のやり取りを
するためのＲＦＵ信号７本、ＰＣＩインタフェースにお
けるクロック、例えば33ＭHzに同期するファンダメンタ
ルクロック（ＦＣＬＫ）信号１本、ボードシステム全体
のリセット、例えばＲＦＵの初期化をするためのシステ
ムリセット（／Ｓreset)信号１本を持っている。
【００７６】ここで／Ｓreset の先頭の“／”は負論理
で有効となる信号を意味する。ＭＣＳ信号、ＯＥ信号、
Ｒｄ／Ｗｒ信号、ＲＦＵ信号はバンクＡとバンクＢの両
方に独立して供給される。図２９に示されているその他
の信号の正式名称と、その意味を以下に説明する。
【００７７】ＡＳＹＣＬＫ：asynchronous clock: 非同
期クロック信号 ＯｒｇＣＬＫ：original clock: ボード固有の基本クロ
ック信号 ＯｒｇＣＬＫ／２：origianl clock: ボード固有の基本
クロックの１／２の周波数の信号 laddr : local address: ローカルメモリをアクセスす
るためのアドレス信号 ldata : local data: ローカルメモリをアクセスするた
めのデータ信号 iodata : input-output data: ＲＦＵ間でのデータ通信
用の信号 ＥＦＵ：extended function unit: ＲＦＵ間での通信で
自由に使える信号／Ｒeset:reset: デバイスのリセット
信号入力端子 図３０は図２９のシステムコントローラの詳細構成を示
すブロック図である。同図において、システムコントロ
ーラはＰＣＩインタフェースを持つＰＣＩコントローラ
６０、図３の外部Ｉ／Ｏコントロール部１８に相当する
Ｉ／Ｏコントローラ６１、図中に点線で示される機能デ
ータ設定部１２の動作のための主要な回路であるシステ
ムコンフィギュラブルロジック（ＳysＣonf)６２、同じ
く点線で示される実行状態スタック部１３の動作のため
の主要な回路であるシステムスタック（ＳysＳtack）６
３、ＲＦＵ５４に実現されたデバイスによって実行され
る処理用のワークメモリとして用いられるローカルメモ
リ５３の制御のためのローカルメモリコントローラ（Ｌ
Ｍcntl) ６４、アドレスカウンタ６５、アドレスカウン
タ６５のカウント値の初期値を格納するイニシャライズ
レジスタ（Ｉnit Ｒeg）６６、アドレスが一時的に格納
されるメモリ６７、入力されるデータ、出力されるデー
タがそれぞれ一時的に格納されるメモリ６８，６９など
から構成されており、このコントローラは例えばデバイ
スとしてのＦＰＧＡの内部に作られる。
【００７８】図３０のシステムコントローラにおいて使
用される信号の正式名称とその意味を以下に示す。 sysconf din : sysconf data in: Sys Conf よりデー
タ入力ゲートを有効にするとき使用する信号 sysconf din : sysconf data in: Sys Conf よりデー
タ入力ゲートを有効にするとき使用する信号 sysconf dout : sysconf data out: Sys Conf よりデ
ータ出力ゲートを有効にするとき使用する信号 sysconf rdc : sysconf read clock:Sys Conf よりＦ
ＩＦＯ内の次のデータを出力させる信号 sysconf adr : sysconf address: Sys Conf よりＦＩ
ＦＯからのアドレス入力ゲートを有効にするとき使用す
る信号 sysconf adc : sysconf address counter: Sys Conf
よりアドレスカウンタのアドレス入力ゲートを有効にす
るとき使用する信号 sysconf adcst: sysconf address counter start: Sys
Confよりアドレスカウンタの動作を有効にするとき使
用する信号 FifoAddr : fifo address:アドレスの意味づけで使用す
るデータがあるfifoと接続する信号線 FifoSel : fifo select signal: アドレスの意味づけで
使用するデータがあるfifoの制御をする信号 なお、ここでアドレスの意味づけで使用するデータと
は、ＰＣＩバスの規格ではユーザは３２ビットのデータ
バスの利用しか許されず、あるデータはアドレス、ある
データはその内容のデータと識別する必要があるため、
“アドレスとして使用されるデータ”を意味する。ま
た、FifoSel 信号としては、 sysconf rdc,sysstack
rdc などの信号に対応して発生したデータ読み込みのた
めのパルス信号がそのまま伝達される。
【００７９】図３１は図２９のシステムメモリ５２の構
成ブロック図である。同図においてシステムメモリは、
前述の機能データ選択メモリ１６、または１９に対応す
るスタティックランダムアクセスメモリ（ＳＲＡＭ）
７１、および要求発生状態情報格納領域２３、復帰先格
納領域２４、および復帰データ格納領域２５によって構
成されるスタックメモリに対応するＳＲＡＭ７２から
構成されている。
【００８０】図３２はＦＰＧＡデバイス１個、例えばＸ
Ｃ６２１６を対象とするＲＦＵに対する信号入出力の説
明図である。また図３３は図２４で説明した内部資源管
理部を含むデバイスの構成に対応する信号入出力の説明
図である。これらの図を用いて各信号に対応する動作を
説明する。なお図３３においては図２４と異なり、論理
セルコンフィグレーション回路３２とフラグデータ入出
力部３５とは１つのブロックとして合体した形式で示さ
れている。
【００８１】図３２、図３３において論理セルコンフィ
グレーション回路３２と、フラグデータ入出力部３５に
対して、回路の初期化を行うためのＰＣＩリセット（Ｒ
ＳＴ）信号が入力することにより、初期化が行われる。
ＭＣＳ３はこのデバイスを選択することを示すチップセ
レクト信号である。Ｒｄ／Ｗｒ３信号はデータの読み出
しか書き込みかを示す信号であり、例えば読み出しの時
には１、書き込みの時には０のレベルとなる。／ＯＥ３
信号は内部データの読み出しの場合に０のレベルになる
アウトプットイネーブル信号である。
【００８２】addr,data はアドレスバス信号と、データ
バス信号であり、デバイスの仕様に対応したアドレス空
間を持っている。例えば論理セルコンフィグレーション
回路３２に対しては０ｘ０００００から０ｘ７ｆｆｆｆ
のアドレスが利用され、フラグデータ入出力部３５に対
しては０ｘ８００００から０ｘｆｆｆｆｆのアドレスが
利用される。
【００８３】フラグ書き込みおよび読み取り部３４は、
監視時間発生部３６からサンプリングクロックに対応し
て、フラグの読み取りおよび書き込みを行う。監視時間
発生部３６に接続されている信号のうち、ＦＣＬＫは前
述のように例えば33ＭHzのクロックである。またＦＣＬ
Ｋとは非同期なクロックであり、図２９のＡＳＹＣＬＫ
５１から供給されるＯｒｇＣＬＫは 100ＭHz，ＯｒｇＣ
ＬＫ／２は50ＭHzである。／Ｓreset 信号は監視時間発
生部３６の初期化のために用いられる。
【００８４】laddr, ldata, およびＲＦＵ信号の一部は
ローカルメモリ５３のアクセスに利用されるものであ
り、前述のようにローカルメモリはＲＦＵに実現された
処理機能が利用するワークメモリであるため、その詳細
な説明は省略する。
【００８５】図３４は機能データ選択メモリへのデータ
格納と、リコンフィギュラブル ファンクション ユニ
ット（ＲＦＵ）への機能設定、すなわちコンフィグレー
ションの説明図であり、図３５はこれらの処理のタイミ
ングチャートである。図３４において、機能データ選択
メモリに格納されるべきデータは、システムコントロー
ラ５０からＡの経路を経て、システムメモリ５２の内部
のＳＲＡＭ７１に格納される。これを実行するのは図
３０におけるＳysＣonf ６２である。ＲＦＵ５４への機
能データ設定、すなわちコンフィグレーションはＢの経
路によって行われる。これを実行するのも、ＳysＣonf
６２である。
【００８６】図３５(a) は機能データ選択メモリへのデ
ータ格納のタイミングチャートである。同図でＰＣＩ
ＣＯＭのコマンドに対応して sysconf adr, sysconf
dinが有効とされ、 sysconf rdc によって取り込むべ
きデータが格納されているメモリの該当領域（Ｆifo)が
選択され、／ＡＭＳＣ０で書き込むべきメモリが選択さ
れ、ＡＲd ／Ｗｒ０でそのメモリが書き込み状態とされ
てデータの書き込みが行われる。メモリに格納すべきデ
ータは、回路を動作させるための全てを対象とするデー
タである場合もあれば、一部である場合もあるが、この
ような一連の動作を繰り返すことで必要なデータの機能
データ選択メモリへの格納が行われる。
【００８７】図３５(b) はシステムメモリ５２からＲＦ
Ｕ５４への機能データ設定、すなわちコンフィグレーシ
ョンの動作タイミングチャートである。この動作はＲＦ
Ｕ５４からシステムコントローラ５０に入力されるＡＲ
ＦＵ信号に対応するＲＦＵ ＣＯＭのコマンドによって開
始される。まず sysconf adc によって図３０のアドレ
スカウンタ６５のアドレスが有効とされ、／ＡＭＣＳ
０，／ＡＯＥ０，ＡＲｄ／Ｗｒ０の信号を用いてシステ
ムメモリ５２からデータが読み出された、／ＡＭＣＳ
３，／ＡＯＥ３，ＡＲｄ／Ｗｒ３の信号を用いてＲＦＵ
５４へのデータ書き込みが行われる。１つのデータの書
き込みが完了すると、 sysconf adcst の信号によって
アドレスカウンタ６５のカウント値がインクリメントさ
れる。このような動作を繰り返すことにより、ＲＦＵへ
のコンフィグレーションが実行される。
【００８８】図３６はリコンフィギュラブル ファンク
ション ユニット（ＲＦＵ）から実行状態スタック部へ
のデータの退避と復帰の説明図、図３７はこれらの処理
の動作タイミングチャートである。図３６においてデー
タの退避はＣの経路によって、ＲＦＵ５４からシステム
メモリ５２の内部のＳＲＡＭ７２へのデータ格納とし
て実行され、データの復帰は逆にＤの経路によって行わ
れる。これを実行するのはシステムコントローラの内部
のＳysＳtack６３である。
【００８９】図３７(a) はデータ退避のタイミングチャ
ートである。同図においてＲＦＵ ＣＯＭのコマンドに対
応して、sysstack adc 信号によってアドレスカウンタ
６５のアドレスが有効とされ、／ＡＭＣＳ３，／ＡＯＥ
３，ＡＲｄ／Ｗｒ３の信号によってＲＦＵ５４の内部状
態データが読み出され、／ＡＭＣＳ１，／ＡＯＥ１，
ＡＲｄ／Ｗｒ１の信号によってシステムメモリ５２の内
部のＳＲＡＭ７２へのデータの書き込みが行われる。
１つのデータの書き込みが完了すると、sysstack adcs
t 信号によってアドレスカウンタ６５のカウント値がイ
ンクリメントされ、このような動作を繰り返すことで該
当するデータの退避が実行される。
【００９０】図３７(b) はデータ復帰のタイミングチャ
ートである。同図においてＲＦＵ ＣＯＭのコマンドの受
け付けに続いて、sysstack adc 信号によってアドレス
カウンタ６５のアドレスが有効とされ、／ＡＭＣＳ１，
／ＡＯＥ１，ＡＲｄ／Ｗｒ１信号によってシステムメモ
リ５２からのデータの読み出しが行われ、／ＡＭＣＳ
３，／ＡＯＥ３，ＡＲｄ／Ｗｒ３信号によってＲＦＵ５
４へのデータの書き込みが行われる。１つのデータの書
き込みが完了すると、前述と同様にアドレスカウンタ６
５のカウント値がインクリメントされ、同様の動作を繰
り返すことにより該当するデータの復帰が行われる。
【００９１】
【発明の効果】以上詳細に説明したように、本発明によ
れば内部機能設定・変更が可能なデバイスや、そのよう
なデバイスを使用したデータ処理装置などにおいて、内
部機能を動的に設定・変更することによって、また内部
機能の実行の途中結果を一時的に退避して必要に応じて
復帰させることにより、時系列的に必要となる回路機能
を次々とデバイス内部やデータ処理装置の内部に設定し
て処理を実行することができ、時系列的に必要となるす
べての回路機能を同時にデバイス内部やデータ処理装置
の内部に設定する場合に比べて容量オーバーになるとい
うような問題が解消される。また処理すべきアルゴリズ
ムにあったデータバスの幅などを自由に設定することが
可能になり、更に並列に処理を実行することによって、
システムクロックを高速にすることのみに頼ることなく
処理を高速にすることができ、コンピュータなどのデー
タ処理装置の基本構成の革新にとって寄与するところが
大きい。
【図面の簡単な説明】
【図１】本発明の動的な資源利用機能を用いたデバイ
ス、コンピュータおよびデータ処理装置の原理構成を示
すブロック図である。
【図２】本発明の動的な資源利用機能を用いたデバイ
ス、コンピュータおよびデータ処理装置の基本構成を示
すブロック図である。
【図３】図２の基本構成ブロック図における動作を説明
する図である。
【図４】本発明におけるデバイス内部の機能設定の繰り
返しとしてのリコンフィグレーションを説明する図であ
る。
【図５】機能データ設定部の第１の実施例の構成を示す
ブロック図である。
【図６】機能データ設定部の第２の実施例の構成を示す
ブロック図である。
【図７】機能データ設定部の第１、第２の実施例におけ
る動作を説明する図である。
【図８】図５におる機能データ選択メモリへのデータ格
納形式を説明する図である。
【図９】図６における機能データ選択メモリへのデータ
格納形式を説明する図である。
【図１０】機能データ設定部の第３の実施例の構成を示
すブロック図である。
【図１１】図１０の機能データ設定部の動作を説明する
図である。
【図１２】論理セルのライブラリデータを説明する図で
ある。
【図１３】機能データ設定部の第４の実施例の構成を示
すブロック図である。
【図１４】図１３の機能データ設定部の動作を説明する
図である。
【図１５】データ圧縮・拡張の例を説明する図である。
【図１６】機能データ設定部の第５の実施例の構成を示
すブロック図である。
【図１７】図１６の機能データ設定部におけるデータの
ＤＭＡ転送動作を説明する図である。
【図１８】実行状態スタック部の第１の実施例の構成を
示すブロック図である。
【図１９】実行状態スタック部の第２の実施例の構成を
示すブロック図である。
【図２０】図１８の実行状態スタック部の動作を説明す
る図である。
【図２１】図１９の実行状態スタック部におけるデータ
の退避と復帰の動作を説明する図である。
【図２２】デバイス内部機能の実行途中の状態を示すデ
ータを説明する図である。
【図２３】実行状態スタック部に退避されているデータ
の削除動作を説明する図である。
【図２４】内部資源管理部を含むデバイスの第１の実施
例の構成を示すブロック図である。
【図２５】図２４における内部資源管理部の動作を説明
する図である。
【図２６】内部資源管理部を含むデバイスの第２の実施
例の構成を示すブロック図である。
【図２７】図２６における内部資源管理部の動作を説明
する図である。
【図２８】図２６におけるメモリテーブルの具体的構成
例を示すブロック図である。
【図２９】図２の基本構成に対応する動的な資源利用機
能を用いたデバイスの具体例の構成を示すブロック図で
ある。
【図３０】図２９のシステムコントローラの詳細構成を
示すブロック図である。
【図３１】図２９のシステムメモリの構成を示すブロッ
ク図である。
【図３２】ＦＰＧＡデバイス１個を対象とするＲＦＵに
対する信号入出力を説明する図である。
【図３３】図２４の内部資源管理部を含むデバイスの構
成に対応する信号入出力を説明する図である。
【図３４】機能データ設定部へのデータ格納とＲＦＵへ
のコンフィグレーションの説明図である。
【図３５】機能データ設定部へのデータ格納とＲＦＵへ
のコンフィグレーションの動作タイミングチャートであ
る。
【図３６】ＲＦＵから実行状態スタック部へのデータの
退避と復帰の説明図である。
【図３７】実行状態スタック部へのデータの退避とＲＦ
Ｕへのデータ復帰の動作タイミングチャートである。
【図３８】従来技術としてのＶＬＩＷアーキテクチャの
構成例を説明する図である。
【符号の説明】
１ デバイス、コンピュータまたはデータ処理装置 ２ 機能データ設定手段 ３ 実行状態スタック手段 ４ 内部資源管理手段 １１ デバイス、コンピュータまたはデータ処理装置 １２ 機能データ設定部 １３ 実行状態スタック部 １４ 内部資源管理部 １６，１９ 機能データ選択メモリ １７ メモリコントロール部 １８ 外部Ｉ／Ｏコントロール部 ２０ 論理セルライブラリデータ格納メモリ ２１ データ圧縮・拡張部 ２２ ＤＭＡデータ転送用メモリコントロール部 ２３ 要求発生状態情報格納領域 ２４ 復帰先格納領域 ２５ 復帰データ格納領域 ２６ スタックメモリコントロール部 ２７ 外部Ｉ／Ｏコントロール部 ２８ 内部システムバス ２９ データ圧縮・拡張部 ３１ 論理セル集合 ３２ 論理セルコンフィグレーション回路 ３３ フラグレジスタ ３４ フラグ書き込みおよび読み取り部 ３５ フラグデータ入出力部 ３６ 監視時間発生部 ３７ 内部システムバス ３８ メモリテーブル ３９ メモリテーブル書き込みおよび読み取り部 ５０ システムコントローラ ５２ システムメモリ ５４ リコンフィグレーション ファンクション ユニ
ット（ＲＦＵ） ６２ システムコンフィギュラブルロジック（ＳysＣon
f) ６３ システムスタック（ＳysＳtack) ７１，７２ スタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00 H03K 19/173

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部から内部機能の設定・変更が可能な
    データ処理装置を有するデータ処理システムにおいて、 前記データ処理装置の外部に設けられ、該データ処理装
    置の内部機能設定・変更のためのデータを読み書きし記
    憶する機能データ設定手段と、 該データ処理装置の外部に設けられ、その内部機能の実
    行途中の状態を示すデータを記憶する実行状態スタック
    手段と、 前記データ処理装置側に設けられ、その内部機能の設定
    ・変更を行うと共に、前記実行途中の状態を示すデータ
    を前記実行状態スタック手段との間で退避、復帰させる
    内部資源管理手段とを備えることを特徴とする動的な資
    源利用機能を備えたデータ処理システム。
  2. 【請求項２】 前記データ処理装置は、デバイスあるい
    はそのデバイスを有するコンピュータからなることを特
    徴とする請求項１記載の動的な資源利用機能を備えたデ
    ータ処理システム。
  3. 【請求項３】 前記機能データ設定手段が、 前記デバイスの内部機能設定・変更のためのデータを、
    該デバイスに対応する最小単位の機能データ毎に記憶す
    る機能データ記憶手段と、 該機能データ記憶手段におけるデータ記憶を制御するメ
    モリ制御手段とを備えることを特徴とする請求項２記載
    の動的な資源利用機能を備えたデータ処理システム。
  4. 【請求項４】 前記最小単位の機能データが、メモリ内
    で１つのアドレスによって指定されるデータであること
    を特徴とする請求項３記載の動的な資源利用機能を備え
    たデータ処理システム。
  5. 【請求項５】 前記デバイス内部の機能設定・変更のた
    めのデータとして、論理セルのライブラリデータを記憶
    する論理セルライブラリデータ記憶手段を更に備え、 前記メモリ制御手段が該論理セルライブラリデータ記憶
    手段におけるデータ記憶をも制御することを特徴とする
    請求項３、または４のいずれか１項に記載の動的な資源
    利用機能を備えたデータ処理システム。
  6. 【請求項６】 前記論理セルライブラリデータの論理セ
    ルライブラリデータ記憶手段への書き込みにあたっては
    データの圧縮を行い、読み出しにあたってはデータの拡
    張を行うデータ圧縮・拡張手段を更に備え、 前記メモリ制御手段が該データ圧縮・拡張手段に対する
    制御をも行うことを特徴とする請求項５記載の動的な資
    源利用機能を備えたデータ処理システム。
  7. 【請求項７】 前記論理セルライブラリデータ記憶手段
    が、同一の論理回路に対するデータを重複して記憶しな
    いことを特徴とする請求項５、または６のいずれか１項
    に記載の動的な資源利用機能を備えたデータ処理システ
    ム。
  8. 【請求項８】 前記メモリ制御手段が、前記機能データ
    記憶手段に対するデータ転送方式としてＤＭＡ転送方式
    を実行することを特徴とする請求項３記載の動的な資源
    利用機能を備えたデータ処理システム。
  9. 【請求項９】 前記機能データ設定手段が、前記デバイ
    スの内部機能設定・変更のためのデータとして、メモリ
    アレイの行／または列に対するビット列のデータを記憶
    する機能データ記憶手段と、 該機能データ記憶手段におけるデータ記憶を制御するメ
    モリ制御手段とを備えることを特徴とする請求項１記載
    の動的な資源利用機能を備えたデータ処理システム。
  10. 【請求項１０】 前記デバイス内部の機能設定・変更の
    ためのデータとして、論理セルのライブラリデータを記
    憶する論理セルライブラリデータ記憶手段を更に備え、 前記メモリ制御手段が該論理セルライブラリデータ記憶
    手段におけるデータ記憶をも制御することを特徴とする
    請求項９記載の動的な資源利用機能を備えたデータ処理
    システム。
  11. 【請求項１１】 前記論理セルライブラリデータの論理
    セルライブラリデータ記憶手段への書き込みにあたって
    はデータの圧縮を行い、読み出しにあたっては、データ
    の拡張を行うデータ圧縮・拡張手段を更に備え、 前記メモリ制御手段が該データ圧縮・拡張手段に対する
    制御をも行うことを特徴とする請求項１０記載の動的な
    資源利用機能を備えたデータ処理システム。
  12. 【請求項１２】 前記論理セルライブラリデータ記憶手
    段が、同一の論理回路に対するデータを重複して記憶し
    ないことを特徴とする請求項１０、または１１のいずれ
    か１項に記載の動的な資源利用機能を備えたデータ処理
    システム。
  13. 【請求項１３】 前記メモリ制御手段が、前記機能デー
    タ記憶手段に対するデータ転送方式としてＤＭＡ転送方
    式を実行することを特徴とする請求項９記載の動的な資
    源利用機能を備えたデータ処理システム。
  14. 【請求項１４】 前記実行状態スタック手段が、 前記内部機能の実行途中の状態を示すデータとして、該
    データの退避要求の発生時点における前記内部機能とし
    ての回路の動作状態を示す要求発生状態情報と、デバイ
    ス内における該回路の位置を示す復帰先領域情報と、該
    回路構成を示すデータとしての復帰させるデータとを記
    憶する退避データ記憶手段と、 該退避データ記憶手段におけるデータ記憶を制御するス
    タックメモリ制御手段とを備えることを特徴とする請求
    項１記載の動的な資源利用機能を備えたデータ処理シス
    テム。
  15. 【請求項１５】 前記スタックメモリ制御手段が、前記
    退避データ記憶手段におけるデータ記憶を先入れ後出し
    （ＦＩＬＯ）方式で制御することを特徴とする請求項１
    ４記載の動的な資源利用機能を備えたデータ処理システ
    ム。
  16. 【請求項１６】 前記退避データ記憶手段へのデータの
    書き込みにあたってはデータの圧縮を行い、読み出しに
    あたってはデータの拡張を行うデータ圧縮・拡張手段を
    更に備え、 前記スタックメモリ制御手段が該データ圧縮・拡張手段
    に対する制御をも行うことを特徴とする請求項１４記載
    の動的な資源利用機能を備えたデータ処理システム。
  17. 【請求項１７】 前記スタックメモリ制御手段が、前記
    要求発生状態情報の内容に対応して、前記退避データ記
    憶手段に既に記憶されている、前記内部機能の実行途中
    の状態を示すデータを削除することを特徴とする請求項
    １４記載の動的な資源利用機能を備えたデータ処理シス
    テム。
  18. 【請求項１８】 前記内部資源管理手段が、 前記デバイス内部の論理セルの集合のそれぞれに対応し
    て、該論理セル集合の動作状態を示すフラグを格納する
    １つ以上のフラグ格納手段と、 該フラグ格納手段に１対１に対応して、フラグの書き込
    み、読み出しを行うフラグ書き込みおよび読み出し手段
    と、 該フラグ格納手段に格納されているフラグ内容の読み出
    し、または更新のタイミングを指示する監視時間発生手
    段とを備えることを特徴とする請求項１記載の動的な資
    源利用機能を備えたデータ処理システム。
  19. 【請求項１９】 前記１つ以上のフラグ格納手段がそれ
    ぞれフリップフロップで構成されることと、 前記デバイス内部に前記論理セル集合が複数存在する
    時、複数のフリップフロップが継続接続されることを特
    徴とする請求項１８記載の動的な資源利用機能を備えた
    データ処理システム。
  20. 【請求項２０】 前記内部資源管理手段が、 前記デバイス内部の論理セル集合のそれぞれに対応する
    位置に、 該論理セルの動作状態を示すフラグを格納するフラグ格
    納テーブル手段と、 該フラグ格納テーブル手段に対するフラグの書き込み、
    読み出しを行うフラグ書き込みおよび読み出し手段と、 該フラグ格納テーブル手段に格納されているフラグ内容
    の読み出し、または更新のタイミングを指示する監視時
    間発生手段とを備えることを特徴とする請求項１記載の
    動的な資源利用機能を備えたデータ処理システム。
  21. 【請求項２１】 外部から内部機能の設定・変更が可能
    なデバイス、該デバイスが使用されたコンピュータおよ
    びデータ処理装置において、 デバイス、コンピュータ、またはデータ処理装置の外部
    に該デバイスの内部機能の設定・変更のためのデータを
    記憶し、デバイス、コンピュータ、またはデータ処理装
    置側に該記憶されたデータの設定を指示する機能データ
    設定手段を備えると共に、 デバイス、コンピュータまたはデータ処理装置側に、デ
    バイスの内部機能の設定・変更を行う内部資源管理手段
    を備えることを特徴とする動的な資源利用機能を備えた
    データ処理システム。
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