CN102682735A - 视频处理芯片的多通道视频输出架构 - Google Patents

Abstract

本发明公开了一种基于总线标准的高效率、低功耗、可重用的视频处理芯片的多通道视频输出架构，它包括：包含数个独立的数据源获取接口的总线接口单元；包含数个独立的视频处理通道，且对接收的数据进行数据扩展、色彩空间转换和色彩增强操作的独立处理通道单元；将每个数据源获取接口与各视频处理通道进行选通配对的交换矩阵；对各视频处理通道进行RGB色彩调整、半透明叠加和通道的合并操作的合成处理通道单元；产生VGA时序、TCON时序和LCD时序，驱动输出显示的时序产生器；将各路视频处理通道直接映射到外部的总线系统的地址空间上的APB寄存器接口单元；将合成处理通道单元处理后的数据进行数据格式匹配，根据时序控制信号完成数据输出的输出控制单元。

Description

视频处理芯片的多通道视频输出架构

技术领域

本发明涉及一种视频处理芯片，具体来说，涉及一种基于总线标准的高效率、低功耗、可重用的视频处理芯片的多通道视频输出架构。

背景技术

视频处理系统通常包括视频输入模块、显存数据控制和视频输出模块，视频输入模块从外部获取视频图像数据，并进行数据的处理，如去噪、色彩增强、分辨率调整等操作，然后将其写入外部显存中；显存数据控制模块是连接视频处理芯片与外部显存的桥梁，它负责显存的仲裁和数据写入与读出；视频输出模块通过显存数据控制器从显存中读取视频图像数据，进行色彩像素扩展、色彩空间转换、时序产生操作，最后输出给外部接收系统进行视频显示。视频处理系统通常都具有多个的处理通道，如高清标清视频通道、OSD显示通道和PIP显示通道，不同通道需要进行整合输出，如画面的选通和半透明效果叠加，多通道的数据需要解决仲裁和通道效率问题，以实现视频的流畅显示。

目前的视频处理芯片输出模块大多采用的是直接连接到显存控制器的方法，通过显存控制器读取显存中数据，这种方法的缺点在于缺乏统一的接口标准，这造成了芯片系统模块划分和时序规定上的困难，并影响了设计系统的修改和模块的重复利用。

发明内容

针对以上的不足，本发明提供了一种基于总线标准的高效率、低功耗、可重用的视频处理芯片的多通道视频输出架构，它包括：可接在同一根总线或者不同总线上，包含数个独立的数据源获取接口的总线接口单元；对应于每个数据源获取接口拥有一路独立的视频处理通道，且对接收的数据进行数据扩展、色彩空间转换和色彩增强操作的独立处理通道单元；将总线接口单元的每个数据源获取接口分别与独立处理通道单元的各视频处理通道进行选通配对的交换矩阵；对各路的视频处理通道进行RGB色彩调整、半透明叠加和通道的合并操作的合成处理通道单元；产生正确的VGA时序、TCON时序和LCD时序，驱动外部显示设备输出显示的时序产生器；将各路视频处理通道直接映射到外部的总线系统的一部分地址空间上的APB寄存器接口单元；将合成处理通道单元处理后的数据进行数据格式匹配，然后根据时序控制信号完成视频数据输出的输出控制单元。

每一所述数据源获取接口满足AMBA AHB 2.0接口标准。

每一所述数据源获取接口包括DMA控制器、FIFO、数据提取器和数据扩展器，所述DMA控制器根据FIFO当前状态产生AHB总线时序，从总线中读取数据；所述FIFO作为数据的缓冲器和电路中不同时钟的转换器，保证视频的流畅输出显示；所述数据提取器根据时序产生器的控制信号从FIFO中读取数据；所述数据扩展器对数据的像素进行扩展操作。

所述数据源获取接口的个数为四个。

所述视频处理通道为一路YUV处理通道和三路RGB处理通道。

所述时序产生器包括水平计数器、垂直计数器和多个可配置的计数控制寄存器，水平计数器以像素时钟进行计数，垂直计数器在水平计数器计满一行时加一，一部分计数控制寄存器用于产生输出时序控制信号；另一部分计数控制寄存器用于产读取使能信号和数据有效信号，控制总线接口单元数据获取和独立处理通道单元的数据获取。

所述合成处理通道单元包括：实现RGB色彩调整操作的RGB调整单元；实现半透明叠加操作的半透明叠加单元；实现通道的合并操作的通道合并单元。

本发明的有益效果：首先，本发明拥有四个独立的数据源获取接口通道，并采用标准的AMBA AHB2.0接口，这极大的增强了发明电路的适用性和可扩展性。其次，本发明的数据源获取接口包括DMA控制器、FIFO、数据提取器和数据扩展器，FIFO用以缓冲从总线上获取来的视频图像数据，FIFO作为数据的缓冲器和电路中不同时钟的转换器，可以保证视频的流畅输出显示，另一方面，视频处理通道从FIFO中读取数据，而不是从AHB总线上直接获取，这极大增强了系统的总线效率和保证视频的流畅显示。

附图说明

图1为本发明的视频处理芯片的多通道视频输出架构的功能框架示意图；

图2为本发明的视频处理芯片的多通道视频输出架构的实现流程图；

图3为本发明的获取视频数据源的原理图；

图4为本发明的数据源获取接口的功能框架示意图；

图5为本发明的时序产生器的功能框架示意图；

图6为本发明的半透明叠加单元的原理示意图；

图7为本发明的视频处理芯片的多通道视频输出架构应用实例示意图。

具体实施方式

下面结合附图对本发明进行进一步阐述。

如图1所示，本发明的视频处理芯片的多通道视频输出架构由总线接口单元、交换矩阵、独立处理通道单元、合成处理通道单元、APB寄存器接口单元和输出控制单元组成，其中，总线接口单元拥有四个独立的数据源获取接口，每个数据源获取接口满足AMBA AHB2.0接口标准，四个数据源获取接口可连接到相同的总线上或者不同的总线上；独立处理通道单元包含四路独立的视频处理通道，其中一路为YUV处理通道，其它三路为RGB处理通道，独立处理通道单元实现对接收的视频数据进行数据扩展、色彩空间转换和色彩增强操作；交换矩阵通过矩阵选通方式匹配总线接口单元的四个数据源获取接口与独立处理通道单元的四路视频处理通道，使得任意一个数据源获取接口都可映射到任意一路视频处理通道；合成处理通道单元包括RGB调整单元、半透明叠加单元和通道合并单元，RGB调整单元实现RGB色彩调整操作，半透明叠加单元实现半透明叠加操作，通道合并单元实现通道的合并操作；时序产生器产生相应的VGA时序、TCON时序和LCD时序，驱动外部接收模块显示出视频信息，同时也是本发明的核心控制模块；APB寄存器接口单元将各路视频处理通道直接映射到外部的总线系统的一部分地址空间上，通过APB寄存器接口单元对内部寄存器进行访问；输出控制单元将合成处理通道单元处理后的数据进行数据格式匹配，然后根据时序控制信号完成视频数据输出，本发明可在FPGA中和ASIC中实现。

如图2所示，从视频处理芯片的多通道视频输出架构的实现流程上，本发明在复位后进入正确工作状态；时序产生器进行计数，通过水平计数和垂直计数确定视频数据是否有效或消隐，当处于视频有效时，视频处理通道向相应的总线接口单元请求数据；总线接口单元对系统总线进行申请控制，完成一次突发传输，然后将数据传送给独立处理通道单元的视频处理通道；视频处理通道在获得数据后进行数据的转换处理，包括数据的扩展、色彩空间的转换和色彩增强等操作；在完成独立处理通道单元的处理后，合成处理通道单元对四路过来的数据进行汇合处理；最后由输出控制模块将数据格式进行匹配后加上时序控制信号完成输出。

视频图像数据保存在外部显存RAM上，具有不同通道的视频图像数据在外部显存RAM上具有不同的地址空间，如图3所示，本发明总线接口单元通过可配置的内部寄存器记录视频图像数据在外部显存RAM中的起始地址和结束地址，以此标识视频图像数据的信息，在传输过程中，进行顺序方式的数据的读取与传输。为提高总线的效率和保证视频流畅的显示，在总线接口单元与交换矩阵之间加入一个32位的1024字的FIFO(先入先出队列)，用以缓冲从总线上获取来的视频图像数据，因此，总线接口单元需要满足的是最大程度上的传输，只要接收FIFO不满，即可同AHB总线上获取数据并写入FIFO中；另一方面，视频处理通道从FIFO中读取数据，而不是从AHB总线上直接获取，这极大增强了系统的总线效率和保证视频的流畅显示。

图4是数据源获取接口的设计结构，总线接口单元实际上有四个这样的设计结构，数据源获取接口包括DMA控制器、FIFO、数据提取器和数据扩展器，DMA控制器根据FIFO当前状态产生AHB总线时序，从总线中读取数据；FIFO作为数据的缓冲器，保证视频的流畅输出显示，另外还作为电路中不同时钟的转换器，在FIFO左边使用的是总线时钟，在FIFO右边使用的是输出像素时钟；数据提取器根据时序产生器的控制信号从FIFO中依次读取数据；数据扩展器是对视频数据的像素进行扩展操作，如RGB565的数据扩展为RGB888的格式，或者UYVY的数据扩展YUV的格式。总线接口单元在每一视频帧的结束时候，都进行一次同步复位，从而避免在总线上传输出错引起的错误积累。

如图5所示，本发明的时序产生器内部拥有两个16位的计数器，分别为水平计数器和垂直计数器，水平计数器以像素时钟进行计数，垂直计数器在水平计数器计满一行时加一，时序产生器内部同时拥有多个可配置的计数控制寄存器，如水平总长度、水平有效起始、水平有效结束、水平同步起始和水平同步结束等，这些寄存器由需要输出的画面决定，计数器与相应寄存器的比较，确定了本发明的工作状态，而这些状态又决定了其它各单元的工作状态。本发明时序产生器拥有五组比较寄存器，一组是作为输出时序控制信号，如水平同步信号、垂直同步信号和消隐信号；另外四组对应的是四个视频处理通道和总线接口，产生读取使能信号和数据有效信号，控制总线接口单元数据获取和独立处理通道的数据获取。

视频数据经总线接口单元缓存在FIFO中，独立处理通道单元根据时序产生器的时序控制信号从FIFO中进行读取，然后进行变换处理；在完成独立处理通道单元处理后，进入合成处理通道单元的视频数据是统一的24位的RGB格式数据；然后进行的是RGB色彩调整、半透明叠加和通道的合并操作。图6显示了红色分量进行半透明的叠加操作，在经过两个四选一的选通器后，从四路独立处理通道中选出两路，选中的两路信号先进行系数乘积操作后进行相加，事实上，进行半透明叠加操作是对红绿蓝分量的同时操作，为简化说明，图6只示意了红色分量的半透明叠加操作。

本发明的视频处理芯片的多通道视频输出架构的特点在于拥有四个独立的数据源获取接口通道，并采用标准的AMBA AHB2.0接口，这极大的增强了发明电路的适用性和可扩展性。如图7所示是本发明电路的一个应用实例，系统中拥有两条独立的AHB总线。本发明同时连接在这两条总线上面，高清标清通道和PIP通道划分在AHB2总线上，OSD通道划分在AHB1总线上。这样可以利用处理器产生OSD信号，对于处理器来说，本发明就类似于一个VGA控制器，支持运行Linux操作系统。这样双总线的系统结构可使系统高速地并行工作，但需要两部分的显存，若需要进行低资源利用的考虑，只希望使用一部分的显存，可将四个数据源获取接口接在同一条总线上，即可实现使用一部分的显存，四个视频通道都从同一个显存中获取数据。

以上所述仅为本发明的较佳实施方式，本发明并不局限于上述实施方式，在实施过程中可能存在局部微小的结构改动，如果对本发明的各种改动或变型不脱离本发明的精神和范围，且属于本发明的权利要求和等同技术范围之内，则本发明也意图包含这些改动和变型。

Claims (7)

1.一种视频处理芯片的多通道视频输出架构，其特征在于，它包括：

可接在同一根总线或者不同总线上，包含数个独立的数据源获取接口的总线接口单元；

对应于每个数据源获取接口拥有一路独立的视频处理通道，且对接收的数据进行数据扩展、色彩空间转换和色彩增强操作的独立处理通道单元；

将总线接口单元的每个数据源获取接口分别与独立处理通道单元的各视频处理通道进行选通配对的交换矩阵；

对各路的视频处理通道进行RGB色彩调整、半透明叠加和通道的合并操作的合成处理通道单元；

产生正确的VGA时序、TCON时序和LCD时序，驱动外部显示设备输出显示的时序产生器；

将各路视频处理通道直接映射到外部的总线系统的一部分地址空间上的APB寄存器接口单元；

将合成处理通道单元处理后的数据进行数据格式匹配，然后根据时序控制信号完成视频数据输出的输出控制单元。

2.根据权利要求1所述的视频处理芯片的多通道视频输出架构，其特征在于，每一所述数据源获取接口满足AMBA AHB 2.0接口标准。

3.根据权利要求2所述的视频处理芯片的多通道视频输出架构，其特征在于，每一所述数据源获取接口包括DMA控制器、FIFO、数据提取器和数据扩展器，所述DMA控制器根据FIFO当前状态产生AHB总线时序，从总线中读取数据；所述FIFO作为数据的缓冲器和电路中不同时钟的转换器，保证视频的流畅输出显示；所述数据提取器根据时序产生器的控制信号从FIFO中读取数据；所述数据扩展器对数据的像素进行扩展操作。

4.根据权利要求1所述的视频处理芯片的多通道视频输出架构，其特征在于，所述数据源获取接口的个数为四个。

5.根据权利要求4所述的视频处理芯片的多通道视频输出架构，其特征在于，所述视频处理通道为一路YUV处理通道和三路RGB处理通道。

6.根据权利要求1所述的视频处理芯片的多通道视频输出架构，其特征在于，所述时序产生器包括水平计数器、垂直计数器和多个可配置的计数控制寄存器，水平计数器以像素时钟进行计数，垂直计数器在水平计数器计满一行时加一，一部分计数控制寄存器用于产生输出时序控制信号；另一部分计数控制寄存器用于产读取使能信号和数据有效信号，控制总线接口单元数据获取和独立处理通道单元的数据获取。

7.根据权利要求1所述的视频处理芯片的多通道视频输出架构，其特征在于，所述合成处理通道单元包括：

实现RGB色彩调整操作的RGB调整单元；

实现半透明叠加操作的半透明叠加单元；

实现通道的合并操作的通道合并单元。

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