CN103686314B - 采用高清视频通道传输多路标清视频的解复用装置及方法 - Google Patents

Abstract

本发明公开了一种采用高清视频通道传输多路标清视频的解复用装置及方法，本发明利用视频解码芯片的视频缩放与图像拼接功能，将多路SD视频图像拼接成HD视频图像，并利用视频解码芯片所提供的HD视频输出通道，将多路SD视频拼接后的HD视频从HD视频通道输出；然后再由FPGA芯片实现视频解码芯片HD输出通道视频流的接收与检测，并根据各SD视频的在HD视频图像中的拼接坐标，由FPGA完成各SD视频数据的提取、行缓冲、帧缓存、奇偶场分离等处理；同时根据各SD视频参数，生成标准的SD视频时序，并对提取的各SD视频数据格式化为标准时序，输出给FPGA片外的视频DAC芯片，从而从HD视频输出通道通过FPGA实现多路SD视频的解复用输出。

Description

采用高清视频通道传输多路标清视频的解复用装置及方法

技术领域

本发明属于视频监控领域，具体而言，特别涉及一种基于FPGA(Field－Programmable Gate Array，现场可编程门阵列)来实现高清(High Definition，HD)视频通道传输多路标清(Standard Definition，SD)视频的解复用装置及方法。

背景技术

在视频监控系统中，由视频解码器实现多路视频的解码输出，其中，负责解码的解码芯片多采用专用的ASIC(Application Specific Integrated Circuit，专用集成电路)芯片或者DSP(Digital Singnal Processor,数字信号处理器)芯片。

目前，解码芯片支持多种视频格式以及多视频标准，同时拥有能够对多路视频同时解码的能力。但是，通常一般解码芯片所能提供的视频解码输出通道数K有限，而在实际应用当中，视频监控系统所要求的视频解码通道数N往往要大于其视频解码输出通道数K。当视频监控系统中要求的视频解码通道数N大于解码芯片所能提供的视频解码输出通道数K时，因解码芯片本身视频解码输出通道数K的限制，根本无法满足系统需求，除非再扩容一片或多片解码芯片来达到要求。

例如：视频监控系统要求提供8路SD视频的解码输出，某解码芯片最大可支持8路SD视频同时解码，但只提供1路HD视频输出及2路模拟视频输出，如果要满足系统要求，在现有技术条件下，可能需要2～4片这样的解码芯片才能达到8路SD视频输出，这样将造成设计成本偏高，设计复杂度提高，且解码芯片利用率降低。

发明内容

为了解决现有技术存在的上述技术问题，本发明的目的在于提供一种采用高清视频通道传输多路标清视频的解复用装置及方法。

为了达到本发明的目的，本发明采用以下技术方案实现：

一种采用高清视频通道传输多路标清视频的解复用装置，其特征在于，包括：

HD视频帧检测电路，用于检测HD视频帧，并根据HD数据帧中EAV(End of ActiveVideo，有效视频结束)及SAV(Start of Active Video，有效视频起始)标志字节获取FVH信号，再根据FVH(Field、Vertical sync、Horizontal sync，场信号、垂直/水平同步信号)信号生成HD视频帧行/场计数时序；

SD拼接区域检测电路，用于根据每路SD视频在HD视频中的拼接坐标及SD视频的视频格式(每路SD视频格式可不同)计算出每路SD视频对应在HD视频帧中的拼接区域，并生成相应的拼接区域检测信号；

SD行数据提取电路，用于依据每路SD视频的拼接区域检测信号以及HD视频帧行/场计数时序来提取各SD视频位于HD视频帧拼接区域内的行数据；

行缓冲及控制电路，用于对提取的各SD视频行数据进行缓冲处理；

片外缓存写请求电路，用于生成各SD视频行数据从行缓冲及控制电路写入片外存储器的写请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的写指针；以及进一步用于透传缓存于行缓冲及控制电路中的各SD视频行数据；

多路SD视频仲裁控制电路，用于依据接收的多路SD视频行数据读/写请求命令，采用轮询机制，授权给片外缓存写请求电路或片外缓存读请求电路，实现多路SD视频行数据到片外存储器的写入，或者多路SD视频行数据从片外存储器的读取；

片外缓存控制器电路，用于响应多路SD视频仲裁控制电路向片外存储器发送的写仲裁控制命令或读仲裁控制命令；

片外缓存读请求电路，用于生成从片外存储器读取各SD视频行数据的读请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的读指针；以及进一步用于将从片外存储器帧缓存区读取的各SD视频行数据透传至输出SLICE缓冲电路；

输出SLICE缓冲电路，用于缓存接收的各SD视频行数据。

优选地，所述采用高清视频通道传输多路标清视频的解复用装置还包括：

视频参数及FVH时序生成电路，用于根据外部主机接口输入的视频参数生成各SD视频帧所需的各种时序(如：FVH、EAV、SAV、TRS等)；

数据格式化电路，用于依据所述时序对缓存于输出SLICE缓冲电路中的各SD视频行数据正确承载到相对应SD视频帧的有效数据区，然后发送出去(例如以ITU-R BT.656格式的形式发送出去)。

优选地，所述行缓冲及控制电路具有行缓冲区，行缓冲区的深度为HD视频有效数据行像素点的总个数，行缓冲区输入数据的宽度为解码芯片的HD视频输出接口的数据宽度，行缓冲区输出数据的宽度为片外存储器的数据宽度的两倍。

更为优选地，行缓冲区采用片内RAM模拟成先入先出队列FIFO(First in Firstout先入先出队列)，以乒乓的方式对各SD视频行数据进行处理。

优选地，所述多路SD视频仲裁控制电路包括一个帧缓存区状态管理电路，用于监控各SD视频在片外存储器中已分配好的帧缓存区中的帧状态，以保证各SD视频帧缓存区以循环队列的方式工作。

更为优选地，所述帧缓存区状态管理电路含有J个W位的帧统计器，其中，J的取值与SD视频通道数有关，而W的取值与每路SD视频分配到的片外存储器中的帧缓存区能存放的视频帧数量有关。

一种采用高清视频通道传输多路标清视频的解复用方法，包括：

HD视频帧检测电路检测HD视频帧，并根据HD数据帧中EAV及SAV标志字节获取FVH信号，再根据FVH信号生成HD视频帧行/场计数时序；

SD拼接区域检测电路根据每路SD视频在HD视频中的拼接坐标及SD视频的视频格式计算出每路SD视频对应在HD视频帧中的拼接区域，并生成相应的拼接区域检测信号；

SD行数据提取电路依据每路SD视频的拼接区域检测信号以及HD视频帧行/场计数时序来提取各SD视频位于HD视频帧拼接区域内的行数据；

行缓冲及控制电路对提取的各SD视频行数据进行缓冲处理；

片外缓存写请求电路生成各SD视频行数据从行缓冲及控制电路写入片外存储器的写请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的写指针；以及进一步用于透传缓存于行缓冲及控制电路中的各SD视频行数据；

多路SD视频仲裁控制电路依据接收的多路SD视频行数据读/写请求命令，采用轮询机制，授权给片外缓存写请求电路或片外缓存读请求电路，实现多路SD视频行数据到片外存储器的写入，或者多路SD视频行数据从片外存储器的读取；

片外缓存控制器电路响应多路SD视频仲裁控制电路向片外存储器发送的写仲裁控制命令或读仲裁控制命令；

片外缓存读请求电路生成从片外存储器读取各SD视频行数据的读请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的读指针；以及进一步用于将从片外存储器帧缓存区读取的各SD视频行数据透传至输出SLICE缓冲电路；

输出SLICE缓冲电路缓存接收的各SD视频行数据。

优选地，所述采用高清视频通道传输多路标清视频的解复用方法还包括：

视频参数及FVH时序生成电路根据外部主机接口输入的视频参数生成各SD视频帧所需的各种时序；

数据格式化电路依据所述时序对缓存于输出SLICE缓冲电路中的各SD视频行数据正确承载到相对应SD视频帧的有效数据区，然后发送出去。优选地，所述行缓冲及控制电路具有行缓冲区，行缓冲区的深度为HD视频有效数据行像素点的总个数，行缓冲区输入数据的宽度为解码芯片的HD视频输出接口的数据宽度，行缓冲区输出数据的宽度为片外存储器的数据宽度的两倍。

更为优选地，行缓冲区采用片内RAM模拟成先入先出队列FIFO，以乒乓的方式对各SD视频行数据进行处理。

优选地，所述多路SD视频仲裁控制电路包括一个帧缓存区状态管理电路，用于监控各SD视频在片外存储器中已分配好的帧缓存区中的帧状态，以保证各SD视频帧缓存区以循环队列的方式工作。

更为优选地，所述帧缓存区状态管理电路含有J个W位的帧统计器，其中，J的取值与SD视频通道数有关，而W的取值与每路SD视频分配到的片外存储器中的帧缓存区能存放的视频帧数量有关。

通过上述本发明的技术方案可以看出，本发明提供的一种通过HD视频通道传输多路SD视频的解复用的装置及方法，可应用于：视频处理芯片(例如在本发明实施例中，所述视频处理芯片是指解码芯片)其视频解码输出通道数K有限，而其实际解码能力以及视频监控系统要求的视频解码通道数N大于其视频解码输出通道数K时的情形。

本发明所提供的采用HD视频通道传输多路SD视频的解复用的方法，采用灵活的系统结构，基于模块的实现，可根据HD/SD视频的视频标准与视频格式及通道路数的变化，做灵活的配置，适应不同的应用需求。

本发明所提供的采用HD视频通道传输多路SD视频的解复用的方法，是在将多路SD视频通过拼接成HD视频的基础上，通过HD视频接口传输，再通过FPGA对各路SD帧数据进行提取，并恢复成标准SD视频流；除此之外，该方法所提供的思路还可应用于其它各种低速率流拼接成高速率流输出的场合。

本发明所提供的采用HD视频通道传输多路SD视频的解复用的方法，对片外存储器的访问，基于视频帧结构方式，各视频帧独立存储在片外存储器的帧缓存区中，视频帧的行对应片外存储器的某个帧缓存区的行，这样使得片外存储器的访问操作十分方便。

附图说明

图1为本发明实施例提供的采用FPGA及片外存储器来实现HD视频通道到多路SD视频的解复用的装置的结构示意图；

图2为ITU-R BT.1120标准视频数据格式示意图；

图3为本发明实施例提供的多路SD视频图像拼接成HD视频图像的示意图；

图4为ITU-R BT.656标准视频数据格式示意图；

图5为本发明实施例提供的片外缓存读请求电路数据处理过程示意图。

本发明目的的实现、功能特点及优异效果，下面将结合具体实施例以及附图做进一步的说明。

具体实施方式

下面结合附图和具体实施例对本发明所述技术方案作进一步的详细描述，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

本发明利用视频解码芯片的视频缩放与图像拼接功能，将多路SD视频图像拼接成HD视频图像，并利用视频解码芯片所提供的HD视频输出通道，将多路SD视频拼接后的HD视频从HD视频通道输出；然后再由FPGA芯片实现视频解码芯片HD输出通道视频流的接收与检测，并根据各SD视频的在HD视频图像中的拼接坐标，由FPGA完成各SD视频数据的提取、行缓冲、帧缓存(帧缓存由片外存储器来实现)、奇偶场分离等处理；同时由FPGA芯片根据各SD视频参数，生成标准的SD视频时序，并对提取的各SD视频数据格式化为标准的ITU-R BT.656时序，输出给FPGA片外的视频DAC芯片，从而实现视频解码芯片将多路SD视频拼接成HD视频图像，并从HD视频输出通道通过FPGA实现多路SD视频的解复用输出。

本发明一实施例的提供的一种采用HD视频通道传输多路SD视频的解复用装置，其包含一片FPGA芯片，一片或多片FPGA片外存储器；

其中，所述FPGA芯片用于实现HD视频通道到多路SD视频的解复用过程，用以完成HD视频帧的检测、SD拼接区域的检测、SD视频数据的提取与缓存、SD视频的格式化输出等功能。

所述FPGA片外存储器，是指独立于FPGA的外部存储器，用于实现对多路SD视频帧数据的缓存。

在本实施例中，参见图1，所述FPGA芯片包含：HD视频帧检测电路1、SD拼接区域检测电路2、SD行数据提取电路3、行缓冲及控制电路4、片外缓存读请求电路6、片外缓存写请求电路5、多路SD视频仲裁控制电路8、片外缓存控制器电路9、视频参数及FVH时序生成电路10、输出SLICE缓冲电路7、数据格式化电路11等电路，其中：

HD视频帧检测电路1，其输入端连接至解码芯片的HD视频输出接口，其输出端分别连接至SD行数据提取电路3以及SD拼接区域检测电路2；用于实现HD视频流的帧检测，提供FVH信号，生成视频图像的行/场计数时序。

例如，它的输入端连接FPGA芯片上游的视频处理芯片的HD视频数字输出接口，该接口为ITU-R BT.1120接口；输出端连接到SD行数据提取电路3；HD视频帧检测电路1负责从ITU-R BT.1120接口检测HD视频帧的到来，并拾取视频流中内嵌的FVH信号，并产生行、场计数器信号，保证行、场计数器与HD视频帧数据进对应。

解码芯片BT.1120接口输出的HD视频流格式如图2所示，其中SAV代表有效视频开始，EAV代表有效视频结束。

SD拼接区域检测电路2，其输入端连接至HD视频帧检测电路1，输出端连接至SD行数据提取电路3，主要用于生成各SD视频拼接区域的检测信号。

该电路根据每路SD视频在HD视频帧的起始拼接坐标与SD视频格式，以及HD视频帧的行、场计数时序，计算出每路SD视频在HD视频帧中的拼接区域检测信号；

比如附图3中，已知某通道SD视频分辨率为M_col x N_row，同时已知该通道SD视频在HD视频帧的起始拼接坐标为V0(HST、VST)，则可计算SD视频在HD视频帧中拼接坐标(采用四个坐标表示)为V0(HST、VST)，V1(HST+M_col、VST)，V1(HST、VST+N_row)，V2(HST+M_col、VST+N_row)。四个坐标点V0，V1，V2，V3在HD视频帧中构成的区域即为SD视频拼接区域，由四个坐标点生成的信号为拼接区域检测信号；当然，由于一个HD视频帧包括行、场消隐区，在计算拼接坐标时还需要考虑偏移量。

SD行数据提取电路3，其第一输入端连接至HD视频帧检测电路1，第二输入端连接至SD拼接区域检测电路2，输出端连接至行缓冲及控制电路4，主要用于根据每路SD视频所对应的拼接区域检测信号，提取各SD视频拼接区域内的行数据。

行缓冲及控制电路4，其输入端连接至SD行数据提取电路3，输出端连接至片外缓存写请求电路5，用于实现对各SD视频所提取的行数据进行缓冲，并模拟成乒乓的方式进行读/写操作。

例如在实际优选实施方式下，该行缓冲及控制电路4含有行缓冲区、读写控制两部分。优选实施方式下，行缓冲区的深度一般为HD视频有效数据行像素点的总个数，行缓冲区采用片内RAM模拟成FIFO，以乒乓的方式对不同SD通道行数据进行操作；行缓冲区输入数据宽度为HD视频ITU-R BT.1120接口的数据宽度，例如为16bit；行缓冲区输出数据宽度为片外缓存芯片的数据宽度的两倍。

片外缓存写请求电路5，其输入端连接至行缓冲及控制电路4，输出端连接至多路SD视频仲裁控制电路8，用于实现各SD视频行数据到片外存储器12的写请求/写操作，负责向多路SD视频仲裁控制电路8发起写操作请求，并将行缓冲中的SD视频行数据存入片外存储器12中，同时维护各SD视频帧数据在片外存储器12中的写指针。

片外缓存读请求电路6，其输入/输出接口连接至多路SD视频仲裁控制电路8，输出端连接到输出SLICE缓冲电路7，用于实现各SD视频行数据从片外存储器12的读请求/读操作，负责向仲裁控制电路8发起读操作请求，并从片外存储器12中读取一行的数据写入输出SLICE缓冲中，同时维护各SD视频帧数据在片外存储器12中的读指针。

多路SD视频仲裁控制电路8，其输入端连接至片外缓存写请求电路5、输出端连接至片外缓存读请求电路6，输入/输出接口连接至片外缓存控制器电路9，主要用于实现多路SD视频到(或从)片外存储器12的写(或读)仲裁控制。

该电路包含一个多路SD视频仲裁管理电路81，其用于实现多路SD视频行数据的读请求命令、写请求命令的仲裁，并根据轮询结果授权给片外缓存读请求电路或片外缓存写请求电路。同时实现多路SD视频行数据到片外存储器的写入操作，或者多路SD视频行数据从片外存储器的读取操作。

该电路还包含一个帧缓存区状态管理电路82，用于监控各SD视频在片外存储器12中已分配好的帧缓存区中的帧状态，保证各SD视频帧缓存区以循环队列的方式工作。在实际优选实施方式下，该帧缓存区状态管理电路82含有J个W位的帧统计器，其中，J的取值与SD视频通道数有关，而W的取值与每路SD视频分配到的帧缓存区能存放的视频帧数量有关。

另外，该电路采用某种轮询方式，来响应多路SD视频的读或写操作请求。

片外缓存控制器电路9，其输入/输出接口连接至多路SD视频仲裁控制电路8，输出端连接到输出SLICE缓冲电路7，用于实现对片外存储器12的各种访问操作。具体应用过程中，片外缓存控制器可自行设计或采用厂家提供的IP核实现，支持连续突发的读写方式。

输出SLICE缓冲电路7，其输入连接片外缓存读请求电路6，输出连接到数据格式化电路11，用于缓冲从片外存储器12帧缓存区读取的各SD视频的行数据。优选实施方式下，输出SLICE缓冲区其深度为两倍于SD有效行数据的像素点总个数，输入数据宽度为片外存储器12操作位宽的两倍，输出数据宽度为ITU-R BT.656的数据宽度，例如为8bits。输出SLICE缓冲要保证SD视频同一帧下行数据的连续性；

视频参数以及FVH时序生成电路10，其输入端连接至外部主机接口13，输出端连接至数据格式化电路，用于根据选定的视频参数，生成SD标准视频所需的各种时序。它根据外部主机接口13的设置，选择视频格式参数，生成FVH及EAV/SAV信号。

其中，优选实施方式下，所述外部主机接口13，其输入端连接FPGA片外的I2C接口，输出端连接到视频参数以及FVH时序生成电路10；外部主机接口13用于实现对FPGA工作模式的配置。

数据格式化电路11，其输入端分别连接至输出SLICE缓冲电路7以及视频参数以及FVH时序生成电路10，用于实现各SD视频数据的承载及标准时序输出。该电路负责将输出SLICE缓冲中的行数据承载到SD视频帧有效区域内，并格式化为如图4所示的ITU-R BT.656标准时序，发送给FPGA片外的视频DAC芯片。

在实际应用当中，该电路可以为YUV数据格式化电路，也可以为RGB数据格式化电路，本领域的技术人员不难想到，在基于本发明的发明精神之下，其他格式的目标SD视频均可以依据公知常识得以实现。

另外，在本实施例中，片外存储器12可以采用DRAM(Dynamic Random AccessMemory，动态随机存取存储器)实现，可以包含一片或多片16位的DRAM芯片，优选实施方式下，可根据DRAM芯片的内部存储结构(BANK/ROW/COL)，将片外存储器12按SD视频的路数进行分区，每个分区称为帧缓存区，帧缓存区再根据SD视频帧的大小以2幂次再细分为多个子帧区，每个子帧区最多可存储一帧不同格式的SD视频帧数据。

本发明实施例还提供了一种采用HD视频通道传输多路SD视频的解复用的处理方法，其包括如下实现步骤：

步骤一：系统初始化处理

系统上电后，开始初始化处理。处理内容包括：行缓冲区与输出SLICE缓冲区中数据清空，片外缓存控制器的地址生成器指向零基地址，各控制用状态机指向初始状态，帧缓存统计器/行缓冲计数器清零。

步骤二：HD视频帧检测、拼接区域检测

解码芯片BT1120接口输出的HD视频流格式如图2所示，其中，SAV代表有效视频开始，EAV代表有效视频结束。

通过检测HD视频流中SAV/EAV字节流FF、00、00、XY的到来，判断出HD视频有效行数据的起止；同时根据SAV/EAV中的XY字节的F、V、H信号，生成HD视频帧的行计数、场计数；

以及，根据每路SD视频在HD视频中的拼接坐标及SD的视频格式，计算出每路SD视频的拼接区域，并生成其拼接区域检测信号。其中，多路SD视频拼接成HD视频的拼接区域如图3所示。

步骤三：SD视频行数据提取及缓冲

SD视频行数据提取电路根据每路SD拼接区域检测信号，完成每路SD视频行数据的提取；每提取到一行有效行数据，将其缓冲到行缓冲区中。由于HD视频帧一帧是从上到下、从左到右的顺序传输，同一HD视频有效行内的多路SD行数据缓冲到行缓冲区，是按时间来顺序写入的，保证多路SD行数据在行缓冲区不会重叠，方便操作。

步骤四：SD帧数据写请求

当行缓冲区已写入某一路SD视频的一行数据时，将向多路SD视频仲裁控制电路8发起写请求，同时根据该路SD的通道号，指向片外缓存中对应帧缓存区，并计算出子帧区地址及行地址；当写请求被仲裁控制模块授权时，将该行数据以连续突发的方式，存入对应的帧缓存区。

步骤五：多路SD视频仲裁控制处理

当多路SD视频同时发起读或写请求时，由仲裁控制模块以某种轮询的方式，给各路SD视频分配读或写授权；只有经授权，其对应读或写请求的电路才能操作片外缓存区，保证各SD视频帧数据读写的正确性。

步骤六：SD帧数据读请求及缓冲

参见图5，当各路SD视频输出SLICE缓冲区至少有一SD行数据空闲空间，同时对应的片外帧缓存区中已存有一帧数据时，将向多路SD视频仲裁控制电路8发起读请求。发起读请求的同时，计算出对应帧缓存区将要读取的行数据的地址。一旦授权，读取帧缓存区中的行数据缓冲到输出SLICE缓冲区中；同时对SLICE缓冲区的行数据行数进行统计。

步骤七：YUV数据格式化处理

视频参数及FVH时序生成电路生成YUV数据格式化所需要的各种控制时序。只有输出SLICE缓冲区中至少包含一行的行数据，并且YUV数据格式化生成的时序为一帧的有效数据显示区域时，SLICE缓冲区中的行数据才能承载到YUV数据格式化的行有效区域进行发送。某SD通道在片外帧缓存区中的帧数据必须一一对应承载到YUV格式化帧有效区域内，才能保证SD通道数据的显示正常。

以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (12)

1.一种采用高清视频通道传输多路标清视频的解复用装置，其特征在于，包括：

HD视频帧检测电路，用于检测HD视频帧，并根据HD数据帧中有效视频结束EAV及有效视频起始SAV标志字节获取FVH信号，再根据FVH信号生成HD视频帧行/场计数时序；

SD拼接区域检测电路，用于根据每路SD视频在HD视频中的拼接坐标及SD视频的视频格式，计算出每路SD视频对应在HD视频帧中的拼接区域，并生成相应的拼接区域检测信号；

SD行数据提取电路，用于依据每路SD视频的拼接区域检测信号以及HD视频帧行/场计数时序来提取各SD视频位于HD视频帧拼接区域内的行数据；

行缓冲及控制电路，用于对提取的各SD视频行数据进行缓冲处理；

片外缓存写请求电路，用于生成各SD视频行数据从行缓冲及控制电路写入片外存储器的写请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的写指针；以及进一步用于透传缓存于行缓冲及控制电路中的各SD视频行数据；

多路SD视频仲裁控制电路，用于依据接收的多路SD视频行数据读/写请求命令，采用轮询机制，授权给片外缓存写请求电路或片外缓存读请求电路，实现多路SD视频行数据到片外存储器的写入，或者多路SD视频行数据从片外存储器的读取；

片外缓存控制器电路，用于响应多路SD视频仲裁控制电路向片外存储器发送的写仲裁控制命令或读仲裁控制命令；

片外缓存读请求电路，用于生成从片外存储器读取各SD视频行数据的读请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的读指针；以及进一步用于将从片外存储器帧缓存区读取的各SD视频行数据透传至输出SLICE缓冲电路；

输出SLICE缓冲电路，用于缓存接收的各SD视频行数据。

2.如权利要求1所述的采用高清视频通道传输多路标清视频的解复用装置，其特征在于，还包括：

视频参数及FVH时序生成电路，用于根据外部主机接口输入的视频参数生成各SD视频帧所需的各种时序；

数据格式化电路，用于依据所述时序对缓存于输出SLICE缓冲电路中的各SD视频行数据正确承载到相对应SD视频帧的有效数据区，然后发送出去。

3.如权利要求1所述的采用高清视频通道传输多路标清视频的解复用装置，其特征在于，所述行缓冲及控制电路具有行缓冲区，行缓冲区的深度为HD视频有效数据行像素点的总个数，行缓冲区输入数据的宽度为解码芯片的HD视频输出接口的数据宽度，行缓冲区输出数据的宽度为片外存储器的数据宽度的两倍。

4.如权利要求3所述的采用高清视频通道传输多路标清视频的解复用装置，其特征在于，行缓冲区采用片内RAM模拟成先入先出队列FIFO，以乒乓的方式对各SD视频行数据进行处理。

5.如权利要求1所述的采用高清视频通道传输多路标清视频的解复用装置，其特征在于，所述多路SD视频仲裁控制电路包括一个帧缓存区状态管理电路，用于监控各SD视频在片外存储器中已分配好的帧缓存区中的帧状态，以保证各SD视频帧缓存区以循环队列的方式工作。

6.如权利要求5所述的采用高清视频通道传输多路标清视频的解复用装置，其特征在于，所述帧缓存区状态管理电路含有J个W位的帧统计器，其中，J的取值与SD视频通道数有关，而W的取值与每路SD视频分配到的片外存储器中的帧缓存区能存放的视频帧数量有关。

7.一种采用高清视频通道传输多路标清视频的解复用方法，其特征在于，包括：

HD视频帧检测电路检测HD视频帧，并根据HD数据帧中EAV及SAV标志字节获取FVH信号，再根据FVH信号生成HD视频帧行/场计数时序；

SD拼接区域检测电路根据每路SD视频在HD视频中的拼接坐标及SD视频的视频格式计算出每路SD视频对应在HD视频帧中的拼接区域，并生成相应的拼接区域检测信号；

SD行数据提取电路依据每路SD视频的拼接区域检测信号以及HD视频帧行/场计数时序来提取各SD视频位于HD视频帧拼接区域内的行数据；

行缓冲及控制电路对提取的各SD视频行数据进行缓冲处理；

片外缓存写请求电路生成各SD视频行数据从行缓冲及控制电路写入片外存储器的写请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的写指针；以及进一步用于透传缓存于行缓冲及控制电路中的各SD视频行数据；

多路SD视频仲裁控制电路依据接收的多路SD视频行数据读/写请求命令，采用轮询机制，授权给片外缓存写请求电路或片外缓存读请求电路，实现多路SD视频行数据到片外存储器的写入，或者多路SD视频行数据从片外存储器的读取；

片外缓存控制器电路响应多路SD视频仲裁控制电路向片外存储器发送的写仲裁控制命令或读仲裁控制命令；

片外缓存读请求电路生成从片外存储器读取各SD视频行数据的读请求命令，同时维护各SD视频行数据及各SD视频帧数据在片外存储器中的读指针；以及进一步用于将从片外存储器帧缓存区读取的各SD视频行数据透传至输出SLICE缓冲电路；

输出SLICE缓冲电路缓存接收的各SD视频行数据。

8.如权利要求7所述的采用高清视频通道传输多路标清视频的解复用方法，其特征在于，还包括：

视频参数及FVH时序生成电路根据外部主机接口输入的视频参数生成各SD视频帧所需的各种时序；

数据格式化电路依据所述时序对缓存于输出SLICE缓冲电路中的各SD视频行数据正确承载到相对应SD视频帧的有效数据区，然后发送出去。

9.如权利要求7所述的采用高清视频通道传输多路标清视频的解复用方法，其特征在于，所述行缓冲及控制电路具有行缓冲区，行缓冲区的深度为HD视频有效数据行像素点的总个数，行缓冲区输入数据的宽度为解码芯片的HD视频输出接口的数据宽度，行缓冲区输出数据的宽度为片外存储器的数据宽度的两倍。

10.如权利要求9所述的采用高清视频通道传输多路标清视频的解复用方法，其特征在于，行缓冲区采用片内RAM模拟成先入先出队列FIFO，以乒乓的方式对各SD视频行数据进行处理。

11.如权利要求7所述的采用高清视频通道传输多路标清视频的解复用方法，其特征在于，所述多路SD视频仲裁控制电路包括一个帧缓存区状态管理电路，用于监控各SD视频在片外存储器中已分配好的帧缓存区中的帧状态，以保证各SD视频帧缓存区以循环队列的方式工作。

12.如权利要求11所述的采用高清视频通道传输多路标清视频的解复用方法，其特征在于，所述帧缓存区状态管理电路含有J个W位的帧统计器，其中，J的取值与SD视频通道数有关，而W的取值与每路SD视频分配到的片外存储器中的帧缓存区能存放的视频帧数量有关。