CN101404151B

CN101404151B - 一种多屏拼接装置和方法

Info

Publication number: CN101404151B
Application number: CN2008100299535A
Authority: CN
Inventors: 卢如西
Original assignee: Vtron Technologies Ltd
Current assignee: Vtron Group Co Ltd
Priority date: 2008-08-04
Filing date: 2008-08-04
Publication date: 2011-11-09
Anticipated expiration: 2028-08-04
Also published as: CN101404151A

Abstract

本发明提供一种多屏拼接装置和方法，该装置包括接入电路、分割电路和若干套输出电路；接入电路用于接收图像处理单元输出的图像数据、同步和时钟信号；分割电路连接到接入电路，包括存储器、存储控制模块和分割模块，存储器在存储控制模块的控制下接收和存储图像数据、同步和时钟信号，分割模块从存储器读取图像数据并将所读取的图像数据分割为若干个图像块，所述图像块的数目等于与分割电路连接的输出电路的数目；每套输出电路与一个显示单元连接，用于根据同步和时钟信号将对应的图像块输送给对应的显示单元。本发明将显示卡输出的高分辨率的图像数据分割成若干个图像块，每个图像块输送给一个显示单元进行显示，能充分利用显示卡的性能。

Description

一种多屏拼接装置和方法

技术领域

本发明涉及多屏显示领域，更具体地，涉及一种多屏拼接装置和方法。

背景技术

多屏拼接显示系统通常包括多块显示卡和多块显示单元。其中，显示卡内置了图像处理单元(简称GPU)，图像处理单元用于生成图像数据，显示卡的一个输出通道(通用的显示卡一般具有两个输出通道)连接到一个显示单元。显示单元用于显示图像数据，该多个显示单元就构成了拼接屏幕，整个拼接屏幕的分辨率由参与拼接的显示单元的物理分辨率累加而成，其中，每个显示单元可采用DLP前投影机、DLP背投影机、液晶显示器、等离子显示器等。

随着科技的发展和人们生活水平的提高，人们对高分辨率的多屏拼接显示系统的需求越来越迫切。在现有的多屏拼接显示系统中，要提高拼接显示系统的总分辨率，就需要增加显示单元的数量，从而需要增加显示卡的数量。而增加显示卡的数量，会直接导致拼接显示系统的成本上升。

另一方面，目前，采用单颗GPU的显示卡已经能够生成很高分辨率的图像，例如，大部分通用显示卡的输出分辨率和速度可以轻松达到2048×1536×60Hz(相当于4个60Hz的XGA)以上。而现有的多屏拼接显示系统的显示单元的分辨率和速度一般是1024×768×60Hz(相当于1个60Hz的XGA)，也就是说，显示卡所支持的最大分辨率已经远远大于单个显示单元支持的分辨率，因此，现有的拼接显示系统未能充分利用显示卡的性能。

再有，多块显示卡采用先进的硬件加速技术已经能够共同产生完成一个2D或3D的高分辨率图像。按照每块显示卡具有两个图像输出接口计算，每个图像输出接口所支持的最大分辨率依然大于每个显示单元支持的最大分辨率，从而也导致现有的拼接显示系统未能充分利用这多块显示卡的性能。

发明内容

本发明的目的是针对上述现有的多屏拼接显示系统未能充分利用显示卡的性能的缺陷，提供一种多屏拼接装置，该多屏拼接装置可串接在多屏拼接显示系统的显示卡和显示单元之间，使多屏拼接显示系统能充分利用显示卡的性能。

为实现本发明目的，本发明提供的多屏拼接装置包括接入电路、分割电路和若干套输出电路；所述接入电路用于接收图像处理单元输出的图像数据、同步和时钟信号；所述分割电路连接到所述接入电路，包括存储器、存储控制模块和分割模块，所述分割模块包括同步和时钟信号调整模块，所述存储器在所述存储控制模块的控制下接收和存储所述图像数据，所述分割模块从所述存储器读取图像数据并将所读取的图像数据分割为若干个图像块，所述图像块的数目等于与所述分割电路连接的输出电路的数目，所述时钟信号调整模块用于在分割图像数据的同时调整图像块的同步和时钟信号；每套所述输出电路与一个显示单元连接，用于根据改变后的同步和时钟信号将对应的图像块输送给对应的显示单元。

与现有技术相比，本发明的多屏拼接装置可串接在显示卡和显示单元之间，将显示卡输出的高分辨率的图像数据分割成若干个图像块，每个图像块输送给一个显示单元进行显示，使每个图像块的分辨率与显示单元支持的分辨率相符，使得多屏拼接显示系统能够充分地利用显示卡的性能。

优选地：所述多屏拼接装置所包括的接入电路为若干套，所述若干套接入电路的输出端并行连接到同步控制模块；所述多屏拼接装置所包括的分割电路为若干套，所述若干套分割电路的输入端并行连接到所述同步控制模块；所述同步控制模块用于根据所述同步和时钟信号合并所述若干套接入电路输出的图像数据，以及控制所述若干套分割电路的同步输出。该优选方案的附加优点是包括了多套接入电路和分割电路，能够接收多块显示卡的多路图像数据；另外，通过多套分割电路进行分割，能进一步提高能够处理的带宽，能避免采用极高性能的存储器和逻辑电路的要求，有效地降低了各套分割电路的复杂性和成本。

优选地：所述接入电路包括串接的图像输入接口和串并转换电路，所述图像输入接口用于接收所述图像处理单元输出的串行图像数据，所述串并转换电路用于将所述串行图像数据转换成并行图像数据；所述输出电路包括串接的并串转换电路和图像输出接口，所述并串转换电路用于将所述图像块转换成串行图像数据；所述图像输出接口用于连接所述显示单元；所述多屏拼接装置还包括旁路输出模块，所述旁路输出模块与所述分割电路连接，对所述存储器接收的图像数据进行缩小处理并输出经过所述缩小处理的图像数据。该优选方案的附加优点是，包括串并转换电路以及并串转换电路，保证了与现有的显示卡、显示单元的兼容性；同时，并行图像数据更容易进行分割，降低了分割电路的复杂性；再有，通过旁路输出模块输出经过缩小的图像，便于监控、记录等。

优选地，所述分割电路还包括刷新率调整模块，所述同步信号调整模块与所述分割模块连接，用于改变所述分割模块输出的图像块的同步信号；所述刷新率调整模块与所述分割模块连接，用于提高或者降低所述分割模块输出的图像块的刷新率。在该优选方案中，通过提高或者降低刷新率，能够有效地利用各种传输接口的带宽，实现在有限的带宽内输出相对高的分辨率。

优选地，所述分割电路还包括分辨率调整模块，所述分辨率调整模块为放大模块和/或缩小模块，所述分辨率调整模块与所述分割模块连接，用于所述分割模块分割得到的每个图像块的分辨率以放大图像，或者降低所述分割模块分割得到的每个图像块的分辨率以缩小图像。在该优选方案中，可通过分辨率调整模块放大或者缩小各个图像块。

本发明的另一个发明目的是提供一种多屏拼接方法，该多屏拼接方法能够使多屏拼接显示系统充分地利用显示卡的性能。

为实现该发明目的，本发明提供的多屏拼接方法，包括以下步骤：接收图像处理单元输出的图像数据、同步和时钟信号；将所述图像数据分割成若干个图像块同时调整其同步和时钟信号，所述图像块的数目等于用于显示所述并行图像数据的显示单元的数目；根据调整后的同步和时钟信号将对应的图像块输送给对应的显示单元。

与现有技术相比，本发明的多屏拼接方法在接收显示卡输出的图像数据之后，将图像数据分割成若干个图像块，每个图像块输送给一个显示单元进行显示，使每个图像块的分辨率与显示单元支持的分辨率相符，使得多屏拼接显示系统能够充分地利用显示卡的性能。

优选地，所述接收步骤具体为：通过若干套接入电路从图像处理单元接收若干路图像数据、同步以及时钟信号；在将所述图像数据分割成若干个图像块之前，还包括：根据所述同步和时钟信号合并所述若干路图像数据；在将所述图像数据分割成若干个图像块之后，还包括：根据所述同步和时钟信号控制所述若干个图像块的同步输出。该优选方案的附加优点是能够通过多套接入电路能够接收多块显示卡的多路图像数据；能有效利用多块协同显示卡的性能。

优选地，在接收所述图像数据之后，还包括：将所述图像数据转换成并行图像数据；在将所述图像数据分割成若干个图像块之后，还包括：将所述图像块转换成串行图像数据；所述多屏拼接方法还包括：对分割之前的图像数据进行缩小处理并旁路输出经过所述缩小处理的图像数据。

优选地，在将所述图像数据分割成若干个图像块之后，还包括：优选地，在将所述图像数据分割成若干个图像块之后，还包括：对每个图像块进行放大处理，增加每个图像块的分辨率；或者对每个图像块进行缩小处理，降低每个图像块的分辨率。

附图说明

图1是本发明的多屏拼接方法的流程图；

图2是本发明的多屏拼接装置的系统框架图；

图3是本发明的一个实施例的多屏拼接装置的示意图；

图4是本发明的第二实施例的多屏拼接装置的示意图；

图5是本发明的第三实施例的多屏拼接装置的示意图。

图6是本发明的第四实施例的多屏拼接装置的示意图；

图7是图3、4和5所示的多屏拼接装置的一种替换实施例。

具体实施方式

图1是本发明的多屏拼接方法的流程图，图2是本发明的多屏拼接装置的系统框架图。如图2所示，多屏拼接装置包括顺次相接的图像输入接口1、串并转换电路2、分割电路3、并串转换电路4和图像输出接口5。其中，图像输入接口1、串并转换电路2，用于接收图像处理单元输出的图像数据(通常为串行图像数据)，具体地，图像输入接口1用于连接显示卡以接收图像数据，图像输出接口5用于连接多屏拼接显示系统的显示单元。分割电路3用于将图像数据分割成若干个图像块，而并串转换电路4和图像输出接口5作为输出电路，用于将各个图像块输出到相应的各个显示单元。在实施时，参考图1和图2，在步骤S101中，图像输入接口1连接到显示卡的输出通道，接收图像处理单元输出的串行图像数据、同步和时钟信号。接着，步骤S103中，串并转换电路2将串行图像数据转转成并行图像数据。步骤S105中，分割电路3将并行图像数据分割成若干个图像块同时调整其同步和时钟信号，图像块的数目等于与该分割电路3连接的并串转换电路4的数目，由于每套并串转换电路4连接到一个显示单元，因此，分割得到的图像块的数目也等于用于显示该并行图像数据的显示单元的数目。步骤S107中，各套并串转换电路4将对应的图像块转换成串行图像数据，并根据同步和时钟信号以及通过图像输出接口5将各个图像块传输给对应的显示单元，从而完成了多屏拼接显示过程。

可见，实施本发明，能够将显示卡输出的图像数据分割成若干个图像块，并显示在对应的多个显示单元上，使得多屏拼接显示系统能够有效地利用显示卡的性能。下面将结合本发明的优选实施例进行更为详细的描述。

实施例一

图3是本发明第一实施例的多屏拼接装置的示意图。

如图3所示，多屏拼接装置包括DVI接入接口11、串并转换电路21、FPGA(现场可编程门阵列)31、与FPGA 31连接的并串转换电路41～44、分别与并串转换电路41～44连接的DVI输出接口51～54。

如上所述，DVI接入接口11用于连接显示卡的输出通道，接收显示卡或者图像处理单元的串行图像数据，串并转换电路21用于将串行图像数据转换成并行图像数据。在该实施例中，串并转换电路21采用Silcon Image公司的SiI161芯片。DVI接入接口11利用最小变换差分信号——TMDS作为基本电气链接信号，从而可以支持超大分辨率的显示设备。同时，由于TMDS通过先进的编码算法将8b的象素数据转换成10b的最小变换信号，所以削弱了传输电缆中交叉电磁干扰。类似的，并串转换电路41～44也采用Silcon Image公司的SiI160芯片。

在本实施例中，采用FPGA来实现分割电路的功能，具体地，使用FPGA实现分割逻辑、存储器、存储控制逻辑以及调整分割图像块的同步和时钟信号。

当输入信号的分辨率为4096×768×60Hz时，为每秒255M像素的带宽，小于一个双链DVI标准的330M带宽，即，DVI输入接口11能顺利接收4096×768×60Hz的输入信号。那么，DVI输出接口51～54中，每个DVI输出接口的显示输出都是1024×768×60Hz，为每秒65M像素的带宽。因此，FPGA31处理4个显示输出的带宽要求是65×4＝260M/秒。4个DVI输出接口51～54的显示输出接到横向排列的4个显示单元。输出的刷新频率与输入的刷新频率一样，FPGA 31可以采用FPGA的内部存储器，不需要搭配外部存储器。输入输出的扫描时序类似：存储第一线的输入数据于FPGA 31的内部存储器中；然后启动第一线扫描输出，同时存储第二线的输入数据；然后启动第二线扫描输出，同时存储第三线的输入数据；直到768线扫描输出完成。之后进行第2帧的处理。可以看出，只要2线数据的存储容量就足够了，每线4096×3＝12KB，2线的存储容量为24KB。我们可以选择具有32KB存储容量的FPGA就可以满足要求，不需要外部存储器。

可见，本实施例可以完成把输入为分辨率为4096×768×60Hz显示信号分割成1×4个XGA(1024×768)，60Hz的显示输出。

实施例二

图4是本发明的第二实施例的多屏拼接装置的示意图。与图3所示的多屏拼接装置相比，图4所示的多屏拼接装置还包括外部存储器311、一个并串转换电路40和对应的DVI输出接口50。该实施例中，DVI输入接口11接收显示卡输出的图像数据、若干位同步、时钟信号等。FPGA 31接收串并转换电路21输出的并行图像数据，将图像数据分割完成4个图像块，并完成4个显示单元的显示数据分割输出控制。FPGA 31要产生4组相同的同步信号和时钟信号控制4个显示数据的输出。

同时，FPGA 31还包括缩小模块，该缩小模块用于进行分辨率缩小的输出处理，并通过并串转换电路40、DVI输出接口50输出。通过缩小模块降低分辨率后再通过DVI输出接口50输出显示，可作为监控用，例如，实现在PC机旁边的监控显示，让控制人员就近观察或监视输出情况，判断是否输出显示正常或正确与否，或者为了便于集中地监控多块显示卡的输出。在实现分辨率的缩小处理时，可以采用现有的各种缩小分辨率的方法，包括但不限于保留奇数行像素去掉偶数行像素和/或保留每一行的奇数像素去掉偶数像素来缩小分辨率。

类似地，当输入信号的分辨率为2048×1536×60Hz时，为每秒255M像素的带宽，小于一个双链DVI的330M带宽。同样，4个DVI输出接口51～54中，每个输出接口的显示输出都是1024×768×60Hz。

作为一种改进方案，FPGA 31还包括刷新率调整模块，刷新率调整模块用于提高或者降低FPGA 31读取所述并行图像数据的刷新率。例如，可通过刷新率调整模块将分割电路(即FPGA 31)的刷新率减少一半，这种情况下，每个输出接口51～54的显示输出都是1024×768×30Hz，为每秒33M像素的带宽。FPGA 31处理4个显示输出的带宽要求是33×4＝132M/秒，FPGA所搭配的存储器311存取速度为266M/秒，数据接口为64位(如果实现24位真彩色处理，那么实际使用为48位，即每次读取2个像素的数据，每个像素24位)。对于4个XGA真彩色拼接显示刷新一次的数据量为1024×768×3×4＝9437184字节，实际占用1024×768×4×4＝12582912，即12MB的存储器；考虑并串转换电路40和DVI输出接口50可能需要的数据存储，按照XGA计算要1024×768＝786432，不到1M像素，即4MB字节(实际只使用3M字节，其中1MB字节不能使用)。再考虑到只配备了一个存储器311，存储和读取要分开进行并交替切换，因此要加倍的存储容量，所以需要采用32MB以上的存储器。

作为一种替换方案，也可以给每个分割电路(即FPGA)配备两个存储器，每个存储器具有对应的存储控制逻辑电路，以分别进行存储和读取操作，而且可以交替变化，从而提高显示数据的吞吐量。比如在一个刷新周期内，第一块存储器完成输入信号的采集存储，第二快存储器完成读取存储的数据送到显示输出端。其目的也是为了进一步提高输出的带宽。或者避免采用极高性能的存储器和逻辑电路的要求。

本实施例可以完成把输入为分辨率为2048×1536×60Hz显示信号分割成2×2个XGA，输出刷新率可为60Hz或者30Hz。为了使逻辑电路更简单，可以设计每输入2帧图像只要存储1帧，刚好4路输出，每路1帧的图像。

另外，如果多屏拼接显示系统的显示单元接收其他数值的刷新率，那么，还可以使本发明的多屏拼接装置以其他数值的刷新率输出图像。申请日为2008年3月21日、申请号为200810026939.X的中国专利申请“多屏拼接方法及装置，，记载了调整输出刷新率的方法，该调整输出刷新率的方法可应用到本发明中。

实施例三

图5是本发明的第三实施例的多屏拼接装置的示意图。该实施例中，多屏拼接装置包括2个DVI输入接口11和13，DVI输入接口11连接串并转换电路21，DVI输入接口13连接串并转换电路23。DVI输入接口11和13经过各自的串并转换电路形成的48位(或者96位)并行图像数据和若干位同步、时钟信号，并把两组数据和信号合并在一起(这里要考虑输出的合理控制，避免输出信号短路)送到4个FPGA 31～34，其中，FPGA 31连接到3个并串转换电路41～43，FPGA 32连接到3个并串转换电路44～46，FPGA 33连接到3个并串转换电路47～49，而FPGA 34连接1个并串转换电路40，并串转换电路40～49分别连接到DVI输出接口50～59。也就是说，FPGA 31～33各自完成3个显示单元的显示数据分割以及输出控制；而FPGA 34作为缩小处理功能模块，完成分辨率缩小的处理，经过并串转换送到DVI输出接口50输出给监控显示器显示。

采用多个分割电路(例如FPGA 31～33)目的是为了进一步提高输出的带宽，或者降低每个分割电路的硬件要求，避免采用极高性能的存储器和逻辑电路的要求，尽可能降低成本。在采用多个分割电路的情况下，通过同步信号、时钟信号来对这多个分割电路进行同步控制，实现多个分割电路的输出显示的刷新同步。

在输入信号的分辨率为3072×2304×30Hz时，为每秒276M像素的带宽，小于一个双链DVI的330M带宽，9个DVI输出接口51～59的显示输出都是为1024×768×30Hz，即，实现了将输入信号分割为9块并在9个显示单元上显示。

类似地，作为一个替换方案，FPGA 31～33均包括刷新率调整模块，刷新率调整模块用于提高或者降低输出刷新率。例如，在输入信号的刷新率为30Hz之时，将输出刷新率提高为60Hz，即，DVI输出接口51～59中每个输出接口的显示输出均为1024×768×60Hz，相当于每秒65M像素的带宽。这种情况下，一个FPGA处理3个显示输出的带宽要求是65×3＝195M/秒。在该实施例中，FPGA 31搭配两个存储器311和312，FPGA 32搭配两个存储器313和314，FPGA 34搭配两个存储器315和316。存储器311～316的存取速度为133M，数据接口为64位(实际使用为48位，即每次读取2个像素的数据，每个像素24位，可以实现24位真彩色处理)，由于每次取48位，即2个像素，所以吞吐量为最大每秒266M，对于195M/秒需求来说是足够的。当然，也可以采用存储器存取速度为266M，数据接口为32位(实际使用为24位，即每次读取1个像素的数据，每个像素24位真彩色)。对于3个XGA真彩色刷新一次的数据量为1024×768×3×3＝7077883字节(实际占用1024×768×4×3＝9437184字节)，采用16MB以上的存储器就足够了。

作为一种改进，通过一定的放大算法，本实施例可以完成把输入分辨率为1536×2304×60Hz显示信号分割并横向放大一倍成3×3个XGA60Hz的显示输出。横向放大的方法是在取出每个像素连续输出2次，或者在原来横向2个显示像素之间插入一个值。而这个值的算法可以根据要求进行逻辑电路运算。本领域的其他人员还应当意识到，还可以将现有的一些放大方法应用本实施例中。放大处理主要是为了满足多屏拼接的整体分辨率的要求。

类似地，本实施例还可以完成把输入分辨率为1536×1152×60Hz显示信号分割并横向纵向放大一倍成3×3个XGA60Hz的显示输出。横向放大的方法如上所述，纵向放大一倍是把同一扫描线的数据重复再送一次。或者在原来纵向2个显示像素之间插入一个值。而这个值的算法可以根据要求进行逻辑电路运算。例如，如果显示卡输出的3D活动图像的分辨率不够高，可以用本实施例进行放大处理，以提高每个分割输出的分辨率，使得多屏拼接显示系统的总分辨率满足要求。如果显示卡输出的2D活动图像正好与3×3个XGA分辨率累加和一样，本实施例不需要进行放大处理。这样就扩大了应用的灵活性。

类似地，本实施例可以完成把输入分辨率为3072×2304×30Hz显示信号分割成3×3个XGA60Hz的显示输出。每输入存储一帧图像，刚好输出2帧相同的图像。这样，对于逻辑电路的设计可以简单一些。

此外，作为一种改进，可以考虑对每个FPGA 31～33只配套一个速度为266M，64位的DDR SDRAM。但是FPGA既要对这个存储器进行存储，又要对它读取，频繁对存储器的读写切换，读写地址又不连续，读取速度会大大小于标称的速度，而输入输出的实时性要求很高，为了解决这些问题，可能要采用速度更高的存储器和性能更强的FPGA，随着今后技术的不断发展，成本的进一步下降，这样的设计将可以轻松应用。

如果显示卡在开发过程中根据本发明的多屏拼接装置修改显示卡的分辨率，并缩小显示输出行回程和帧回程的时间，那么，将能够更充分地应用双链路的DVI输出330M的带宽。上述实施例中在计算分辨率的带宽时，都乘上1.3-1.4的系数，这是考虑了现有显示卡的输出标准要求，加上了行回程和帧回程的时间。另外，还可以考虑把大部分为60Hz以上的刷新率调整为24-30Hz的刷新率，降低刷新率的好处就是可以提高分辨率。调整分辨率的目的是要最佳匹配多屏拼接显示系统采用的显示单元的分辨率。例如，有一种1400×1050×60Hz的拼接显示单元。如果按照3×3单元拼接计算，累加分辨率为4200×3150。如果显示卡的输出分辨率采用24Hz的刷新率(该刷新率为电影标准刷新率)，并改成1.03系数，得出输出像素频率正好为330M/秒。这种情况下对存储器的要求为：本实施例中的9个DVI显示输出51～59都是1400×1050×60Hz，每秒115M像素的带宽，一个FPGA处理3个显示输出的带宽要求是115×3＝345M/秒，每个FPGA所搭配的存储器存取速度为133M，数据接口为128位(实际使用为96位，即每次读取4个像素的数据，每个像素24位，可以实现24位真彩色处理)，由于每次取96位，即4个像素，所以吞吐量为最大每秒532M，对于345M/秒需求来说是足够的。因为输入数据为2条链路，每条48位，合计96位，即4个像素，采集速度要求330/4＝83MHz的带宽。所以选择FPGA的处理速度要求为133MHz以上为好。对于3个1400×1050真彩色刷新一次的数据量为1400×1050×3×3＝13.23M字节，采用32MB以上的存储器就足够了。由于要求3个DVI输出，每个27根，计81根，存储器数据线、地址线和控制线约101×2＝202根(这里考虑了一个时钟采集2次，128位为数据只要64条输入输出线)，96位输入采集约100根，其他20根左右，合计需要403根左右输入输出信号的FPGA。

作为另一种可选方法，在本实施例中显示卡输出分辨率4200×3150，刷新率24Hz调整为20Hz。与显示单元的刷新率60Hz实现1∶3的配合及同步；或者，如果显示单元的刷新率为48Hz，也能够实现与24Hz的1∶2的配合及同步。这样的设计可以使显示效果连贯和速度一致，不会使显示结果有时快有时慢，甚至抖动。

本实施例的FPGA可以是通过控制接口进行参数配置和工作模式的选择，也可以通过设计选择开关以供选择工作模式，还可以采用单片机(MCU)取代控制接口，由单片机实现参数的控制等。

为了适应更多种输入输出分辨率，可能存在输入分辨率不能正好分割成显示单元的整数倍，因此，FPGA的设计还可以考虑用某种图案填充显示单元多余的显示区域或者切除边缘的部分显示内容。

在本实施例中，FPGA 34作为独立的显示缩小电路，通过FPGA 34及其配套的并串转换电路40和DVI输出接口50，能够为了减化其他3个FPGA的逻辑设计，提高整个模块的稳定性。

结合以上所述实施例一、二、三，对图像的分割还存在以下方式：如图7所示，需要对分辨率为3072×2304×30Hz的图像进行分割，FPGA71按照实施例一所述的方法将把3072×2304×30Hz输入的信号分割成3路1024×2304×30Hz的信号，然后分别送到FPGA72-74，再根据实施例二、三所述的方法，每个FPGA将1024×2304×30Hz的信号分割成3个1024×768×30Hz的信号，最终可输出9路1024×768×30Hz的信号。如图7所示，FPGA71、FPGA72、FPGA73、FPGA74可置于一个分割设备中；也可以将FPGA71置于一个分割设备中，将FPGA72、FPGA73、FPGA74置于另一个分割设备中。

实施例四

图6是本发明的第四实施例的多屏拼接装置的示意图。该本实施例中，向电脑主机(PC机)的4个PCIe ×16接口中插入4块高性能显示卡(优先采用先进的具有多块显示卡进行拼接加速运算能力的显示卡)，每个显示卡输出2个DVI显示通道，每个显示通道输出显示分辨率3072×2304×30Hz，相当于30Hz的9个XGA(1024×768)。这台PC机累计输出8个DVI通道，合计72个XGA。采用现有的操作系统(例如微软的windows)能够实现8个高分辨率显示的拼接显示。在操作时，这台PC机的每个DVI显示通道连接到一个图5所示的多屏拼接装置，具体地，DVI显示通道连接1个多屏拼接显示装置的1个DVI输入接口(例如DVI输入接口11或者13)。由于每个多屏拼接装置包括9个分割输出，与9个显示单元对应，这样就可以实现72个显示单元的大型显示系统。如图6所示，这72个显示单元601～672中，分别对应8个多屏拼接装置(或者对应8个分割电路)，而每个分割电路与一个显示卡的一个DVI显示输出通道对应。这72个显示单元601～672累计分辨率5662万像素，其中横向8×1024×3＝24576像素，纵向2304像素。与图5所示的多屏拼接装置类似，每个多屏拼接装置的监控显示输出接到一台XGA显示器，可以观察每个显示卡的DVI输出是否正常工作。

作为另一种方案，还可以再装配另一台PC机，该PC机同样插入4块显示卡，每个显示卡同样具有2个显示通道。这台PC机的8个DVI显示通道连接到上述8个多屏拼接装置的另外一个输入接口。这种方案下，可以实现以下各种大型显示系统：

1、分区使用：一台PC机显示控制左半个显示系统36个显示单元(2块显示卡输出)，另外一台PC机控制右半个显示系统36个显示单元(2块显示卡输出4个DVI输出，每个输出3072×2304×30Hz)。

2、独立使用：2台PC中的任意一台在需要时可以独立使用全部的显示系统(4块显示卡8个DVI输出，每个输出3072×2304×30Hz)。

3、独立使用：2台PC中的任意一台在需要时可以独立使用全部的显示系统(4块显示卡8个DVI输出，每个输出1536×2304×60Hz)，通过分割器横向放大一倍显示。

4、一台PC工作，另外一台机器热备份工作(每个PC的4块显示卡8个DVI输出，每个输出3072×2304×30Hz)。

以上结合一个实施例对本发明进行了阐述，但是本发明不局限于每块显示卡有两个显示输出接口的情况，例如，有些显示卡可以输出4个显示通道。

以上所述的本发明的多种实施方式，仅仅说明了与本发明内容有关的技术创新内容，对于其他分辨率的处理方法及自动识别控制方法、其他控制方法、电源供应、外观结构等都是专业人士可以采用现有技术和本发明可以实现的内容，这里不作描述。

综上所述，可见，本发明提供的多屏拼接装置和多屏拼接方法能充分利用显示卡的性能，用户可以根据各种各样的需求选择合适的显示卡，便于满足高、中、低用户的要求。另外，由于不需要涉及不断更新的显示卡设计，使得多屏拼接显示系统的设计工作量大大减少，设计的复杂度大大减轻，又能够。

本发明所述的输入输出接口不仅限于采用DVI、HDMI数字接口，也可以采用其他数字接口，输入接口还可以采用模拟接口，如模拟输入接口芯片AD9888。每种接口能够输出一种或者多种显示标准的图像。例如，当多屏拼接装置的输出接口采用2个独立的标准显示输出时，该输出接口与显示单元的连接电缆采用一个输入连接头转换成2个输出连接头；相应地，输入或输出连接头可以是不同或相同的接口标准，如HDMI或DVI。

类似地，多屏拼接装置的显示输出最好配有I2C信息传输线，以便于进行信号格式的转换和传输，VGA、DVI和HDMI通常有这类传输接口，可以方便地实现控制、选择工作模式等。

同样，每个FPGA对应的显示输出、显示单元也不局限于3个或4个。存储器也不一定外挂，随着集成电路的发展，把本发明所需要的存储器嵌入在FPGA中完全可能实现，或者我们可以设计ASIC包含以上的FPGA和存储器及其必要的逻辑电路，甚至可以把串并转换电路、并串转换电路等都集成在这个ASIC中。

再有，由于显示卡内部均包括并串转换电路，该并串转换电路用来将图像数据转换成串行格式。如果对显示卡以及本发明的多屏拼接装置进行协同设计，那么，将可以实现显示卡的图像处理单元直接连接多屏拼接装置的分割电路，省掉了多屏拼接装置的模块的图像输入接口和串并转换电路，同时也节省显示卡的并串转换电路和显示输出接口。将能够有效地降低多屏拼接显示系统的成本。类似地，如果多屏拼接装置的分割电路的输出部分与显示单元的输入进行协同设计时，可以节省多屏拼接装置的并串转换电路、图像输出接口，同时也节省了该显示单元输入的显示输入接口和串并转换电路，直接把显示数据直接互相连接。

以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims

1.一种多屏拼接装置，其特征在于：包括接入电路、分割电路(3)和若干套输出电路；所述接入电路用于接收图像处理单元输出的图像数据、同步和时钟信号；所述分割电路(3)连接到所述接入电路，包括存储器、存储控制模块和分割模块，所述分割模块包括同步和时钟信号调整模块，所述存储器在所述存储控制模块的控制下接收和存储所述图像数据，所述分割模块从所述存储器读取图像数据并将所读取的图像数据分割为若干个图像块，所述图像块的数目等于与所述分割电路(3)连接的输出电路的数目，所述时钟信号调整模块用于在分割图像数据的同时调整图像块的同步和时钟信号；每套所述输出电路与一个显示单元连接，用于根据调整后的同步和时钟信号将对应的图像块输送给对应的显示单元；

其中，所述多屏拼接装置所包括的接入电路为若干套，所述若干套接入电路的输出端并行连接到同步控制模块；所述多屏拼接装置所包括的分割电路(3)为若干套，所述若干套分割电路(3)的输入端并行连接到所述同步控制模块；所述同步控制模块用于根据所述同步和时钟信号合并所述若干套接入电路输出的图像数据，以及控制所述若干套分割电路(3)的同步输出。

2.根据权利要求1所述的多屏拼接装置，其特征在于：

所述接入电路包括串接的图像输入接口(1)和串并转换电路(2)，所述图像输入接口(1)用于接收所述图像处理单元输出的串行图像数据，所述串并转换电路(2)用于将所述串行图像数据转换成并行图像数据；

所述输出电路包括串接的并串转换电路(4)和图像输出接口(5)，所述并串转换电路(4)用于将所述图像块转换成串行图像数据；所述图像输出接口(5)用于连接所述显示单元；

所述多屏拼接装置还包括旁路输出模块(6)，所述旁路输出模块(6)与所述分割电路(3)连接，对所述存储器接收的图像数据进行缩小处理并输出经过所述缩小处理的图像数据。

3.根据权利要求2所述的多屏拼接装置，其特征在于，所述分割电路(3)还包括刷新率调整模块，所述刷新率调整模块与所述分割模块连接，用于提高或者降低所述分割模块输出的图像块的刷新率。

4.根据权利要求2所述的多屏拼接装置，其特征在于，所述分割电路(3)还包括分辨率调整模块，所述分辨率调整模块与所述分割模块连接，用于增加所述分割模块分割得到的每个图像块的分辨率以放大图像，或者降低所述分割模块分割得到的每个图像块的分辨率以缩小图像。

5.一种多屏拼接方法，其特征在于，包括以下步骤：

接收图像处理单元输出的图像数据、同步和时钟信号；所述接收步骤具体为：通过若干套接入电路从图像处理单元接收若干路图像数据、同步以及时钟信号；

先根据所述同步和时钟信号合并所述若干路图像数据；再将所述图像数据分割成若干个图像块并调整同步和时钟信号，所述图像块的数目等于用于显示所述并行图像数据的显示单元的数目；在将所述图像数据分割成若干个图像块之后，根据所述同步和时钟信号控制所述若干个图像块的同步输出；

根据所述同步和时钟信号将对应的图像块输送给对应的显示单元。

6.根据权利要求5所述的多屏拼接方法，其特征在于：

在接收所述图像数据之后，还包括：将所述图像数据转换成并行图像数据；

在将所述图像数据分割成若干个图像块之后，还包括：将所述图像块转换成串行图像数据；

所述多屏拼接方法还包括：对分割之前的图像数据进行缩小处理并旁路输出经过所述缩小处理的图像数据。

7.根据权利要求6所述的多屏拼接方法，其特征在于，在将所述图像数据分割成若干个图像块之后，还包括：提高或降低输出的各个图像块的刷新率。

8.根据权利要求6所述的多屏拼接方法，其特征在于，在将所述图像数据分割成若干个图像块之后，还包括：

对每个图像块进行放大处理，增加每个图像块的分辨率；或者

对每个图像块进行缩小处理，降低每个图像块的分辨率。