JP5455249B2 - 多数決回路を使用した半導体集積回路及び多数決方法 - Google Patents

Description

本発明は、異常データの修復技術に関し、特に多数決回路を使用した半導体集積回路における異常データの修復に関する。

通常であれば半導体集積回路のフリップフロップ（Flip Flop（以下適宜「ＦＦ」と呼ぶ））は設定した値を保持し続けることが可能である。しかしながら、放射線にさらされる過酷な環境下で使用される半導体集積回路では、放射線の粒子が衝突することにより、ＦＦの値が変わってしまうという問題が生じる。

この問題を回避するためには、半導体集積回路に多数決回路を組み込むことが有効である。

多数決回路は、元のＦＦに対し、同じ入力を持つ予備のＦＦを２つ以上持つ。そして、それぞれのＦＦの値を比較し、もし異なる値の場合は、数の多い方の値を採用することにより信頼性を向上させることが可能となる。

このような多数決回路に関連する技術としては、例えば、特許文献１の特に明細書段落［００１３］、特許文献２の特に明細書段落［００１０］、特許文献３の特に明細書段落［００２２］及び［００２４］等に記載されている。

特開２００４−３３６１２３号公報 特開２００７−２４８３７８号公報 特開２００８−０９２２７０号公報

上述したように、各特許文献等に記載の技術を用いた多数決回路を利用することにより信頼性を向上させることが可能となる。

しかしながら、多数決回路を実現するためにはハードウェア（Hard Ware（以下適宜「ＨＷ」と呼ぶ））が増加するという別の問題が生じる。具体的には、１つのＦＦに対して、最低２つのＦＦが必要となるため、ＦＦの数が３倍に増加することになる。

そのため、適用回路の全てのＦＦを多数決回路にすると、ＨＷ量の増加により使用可能なＨＷの上限を超えてしまい、設計及び製造ができなくなる。

そこでＨＷ量の上限を超えないようにするため、多数決回路を適用するＦＦを限定することも考えられる。このような場合の構成の一例について図９を参照して説明する。

図９を参照すると、本構成例は、組合せ回路１１、ＦＦ１２−１〜１２−６、多数決用ＦＦ１３−１、多数決用ＦＦ１３−２及び多数決判定回路１４を有する。

組合せ回路１１は、順序回路で保持する直前の信号を生成する。

ＦＦ１２−１〜１２−６及び多数決用ＦＦ１３−１、多数決用ＦＦ１３−２は、前記組合せ回路１１からの信号を保持する。

この中で、特に多数決用ＦＦ１３−１及び多数決用ＦＦ１３−２は、多数決適用ＦＦとする。多数決用ＦＦ１３−１は、多数決適用ＦＦの第１のコピーとして値を保持する。多数決用ＦＦ１３−２は、多数決適用ＦＦの第２のコピーとして値を保持する。

本構成例では多数決判定の対象とするＦＦであるＦＦ１２−１と前記多数決用ＦＦ１３−１及び１３−２から多数決判定を実行する。

そして、前記多数決回路１４の多数決判定の結果から、多数決判定の対象とするＦＦであるＦＦ１２−１、多数決用ＦＦ１３−１及び多数決用ＦＦ１３−２の何れかを選択して出力する。

上述した例のように構成することによりＨＷ量の増加を抑えることが可能となる。もっとも、多数決回路を適用するＦＦを限定すると、多数決回路の適用から漏れたＦＦの信頼性が損なわれたままになるという問題が生じてしまう。

これらのことから、限られたＨＷ量の制限の中で、多数決回路を使った信頼性の向上は困難であったといえる。

そこで、本発明は、ＨＷの増加をおさえ、且つ、信頼性を向上させることが可能な、多数決回路システム及び多数決方法を提供することを目的とする。

本発明の第１の観点によれば、多数決回路を使用した半導体集積回路であって、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦに入力される信号と同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦと、複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する選択指示手段と、前記選択された第１のＦＦに入力される信号と同じ入力信号を、複数の前記第２のＦＦに接続するＦＦ入力選択手段と、前記選択された前記第１のＦＦの出力信号を多数決判定手段に接続するＦＦ出力選択手段と、前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定手段と、を備え、前記選択指示手段によって、多数決判定の対象とする第１のＦＦを任意に変えられることを特徴とする半導体集積回路が提供される。

本発明の第２の観点によれば、組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、前記第１のＦＦに入力される信号と同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦと、多数決判定を行う多数決判定回路と、を備える半導体集積回路における多数決方法であって、複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する選択指示ステップと、前記選択された第１のＦＦに入力される信号と同じ入力信号を、複数の前記第２のＦＦに接続するＦＦ入力選択ステップと、前記選択された前記第１のＦＦの出力信号を前記多数決判定回路に接続するＦＦ出力選択ステップと、前記多数決判定回路が、前記ＦＦ出力選択ステップにより接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定ステップと、を備え、前記選択指示ステップによって、多数決判定の対象とする第１のＦＦを任意に変えられることを特徴とする多数決方法が提供される。

本発明によれば、複数のＦＦを選択して多数決回路を適用することから信頼性を向上させることが可能となる。

また、本発明によれば、複数の対象ＦＦに対して、多数決回路を共用することからＨＷの増加をおさえることが可能となる。

本発明の第１の実施形態の基本的構成を表す図である。 本発明の第１の実施形態の多数決判定回路の詳細回路を表す説明図である。 本発明の第１の実施形態の多数決判定回路の真理値表である。 本発明の第１の実施形態のＦＦ入力選択回路及びＦＦ出力選択回路の詳細回路を表す説明図である。 本発明の第１の実施形態の選択回路の詳細回路を表す説明図である。 本発明の第１の実施形態の選択指示部の詳細回路を表す説明図である。 本発明の第１の実施形態の動作説明を表すタイミングチャート（１／３）である。 本発明の第１の実施形態の動作説明を表すタイミングチャート（２／３）である。 本発明の第１の実施形態の動作説明を表すタイミングチャート（３／３）である。 本発明の第２の実施形態の基本的構成を表す図である。 本発明の背景技術の一構成例を表す図である。

次に、本発明の実施形態について図面を参照して詳細に説明する。

図１を参照すると、本発明の一実施の形態としての多数決回路１０００が示されている。

多数決回路１０００は、組合せ回路１００、ＦＦ２０１〜２０６、選択回路３０１〜３０６、多数決用ＦＦ４０１、多数決用ＦＦ４０２、ＦＦ入力選択回路５００、ＦＦ出力選択回路６００、多数決判定回路７００及び選択指示部８００を有する。

組合せ回路１００は、順序回路で保持する直前の信号を生成する回路である。なお、組合せ回路１００の具体的な構成は当業者にとってよく知られており、また本発明の要旨とは直接関係しないので、その詳細な構成は省略する。

ＦＦ２０１〜２０６は、前記組合せ回路１００から出力された信号を保持する。

ＦＦ入力選択回路５００は、組合せ回路１００から出力された、複数のＦＦ（ＦＦ２０１〜２０６）へ対しての入力信号の中から、多数決適用ＦＦの入力信号を選択する。同様に、ＦＦ出力選択回路６００も、複数のＦＦ（ＦＦ２０１〜２０６）の出力信号の中から、多数決適用ＦＦの出力信号を選択する。ここで、多数決適用ＦＦとは、今回の多数決判定処理の対象とするＦＦのことを指すものとする。

多数決用ＦＦ４０１は、多数決適用ＦＦの第１のコピーとして値を保持する。同様に、多数決用ＦＦ４０２は、多数決適用ＦＦの第２のコピーとして値を保持する。

多数決判定回路７００は、多数決適用ＦＦと前記多数決用ＦＦ４０１、４０２とから多数決判定を実行する。

選択回路３０１〜３０６は、選択信号Ｓ７１〜７６と前記多数決判定回路７００の判断結果に基づいて、多数決適用ＦＦと、前記多数決用ＦＦ４０１及び４０２の何れかを選択し、出力する。

続いて、図２を参照して、図１で示す本実施形態の多数決判定回路７００の詳細な構成について説明する。

入力Ａ（Ｓ４１）は、図１に表れる多数決判定のための入力信号で有り、ＦＦ出力選択回路６００が選択した多数決適用ＦＦの出力に接続する。

入力Ｂ（Ｓ４２）は、図１に表れる多数決判定のための入力信号で有り、第１のコピーである多数決用ＦＦ４０１の出力に接続する。

入力Ｃ（Ｓ４３）は、図１に表れる多数決判定のための入力信号で有り、第２のコピーである多数決用ＦＦ４０２の出力に接続する。

ＡＮＤゲート回路７１１〜７１８は、入力Ａ（Ｓ４１）、入力Ｂ（Ｓ４２）、入力Ｃ（Ｓ４３）の多数決を判定するゲートの一部である。

ＯＲゲート回路７２１は、入力Ａ（Ｓ４１）、入力Ｂ（Ｓ４２）、入力Ｃ（Ｓ４３）の多数決を判定するゲートの一部であり、３入力とも同値だった場合に１になる。

ＯＲゲート回路７２２は、入力Ａ（Ｓ４１）、入力Ｂ（Ｓ４２）、入力Ｃ（Ｓ４３）の多数決を判定するゲートの一部であり、入力Ａ（Ｓ４１）だけが入力Ｂ（Ｓ４２），入力Ｃ（Ｓ４３）と違う値だった場合に１になる。

ＯＲゲート回路７２３は、入力Ａ（Ｓ４１）、入力Ｂ（Ｓ４２）、入力Ｃ（Ｓ４３）の多数決を判定するゲートの一部であり、入力Ｂ（Ｓ４２）だけが入力Ａ（Ｓ４１），入力Ｃ（Ｓ４３）と違う値だった場合に１になる。

ＯＲゲート回路７２４は、入力Ａ（Ｓ４１）、入力Ｂ（Ｓ４２）、入力Ｃ（Ｓ４３）の多数決を判定するゲートの一部であり、入力Ｃ（Ｓ４３）だけが入力Ａ（Ｓ４１），入力Ｂ（Ｓ４２）と違う値だった場合に１になる。

そして、ＯＲゲート回路７２２からの出力が１の場合には、入力Ａエラー（Ｓ７２）が選択回路７３０に対して出力される。

多数決結果信号（Ｓ５０）は、図１に表れる多数決結果信号（Ｓ５０）である。入力Ａエラー（Ｓ７２）が選択回路７３０に対して出力されていない場合は、多数決結果信号（Ｓ５０）として入力Ａ（Ｓ４１）が出力される。一方、入力Ａエラー（Ｓ７２）が選択回路７３０に対して出力されている場合は、データの入れ替えを行い多数決結果信号（Ｓ５０）として入力Ｂ（Ｓ４２）が出力される。

なお、入力Ａエラー（Ｓ７２）以外の各信号（Ｓ７１、Ｓ７３、Ｓ７４）は、多数決判定結果を示す信号の一部ではあるが、本実施形態では未使用とする。

図３を参照すると、この多数決判定回路７００の真理値表が示されている。

次に、図４を参照すると、図１で示すＦＦ入力選択回路５００、ＦＦ出力選択回路６００の詳細な構成が示されている。

選択信号（Ｓ６０）は、ＦＦ入力選択回路５００とＦＦ出力選択回路６００の共通の経路選択を行う。

ＦＦ入力選択回路５００は、選択信号（Ｓ６０）によりＦＦ入力信号（Ｓ１１〜Ｓ１６）から１本を選択して、多数決用信号（Ｓ３０）とする。そして、この多数決用信号（Ｓ３０）を、多数決用ＦＦ４０１及び多数決用ＦＦ４０２に対してそれぞれ出力する。

ＦＦ出力選択回路６００は、選択信号（Ｓ６０）によりＦＦ出力信号（Ｓ２１〜Ｓ２６）から１本を選択して、入力Ａ（Ｓ４１）とする。そして、この入力Ａ（Ｓ４１）を、多数決判定回路７００に対して出力する。

次に、図５を参照すると、図１で示す選択回路３０１の詳細な構成が示されている。なお、図５では、選択回路３０１を例にとって説明するが、他の選択回路である選択回路３０２〜３０６も同様の構成をしているものとする。

選択回路３０１〜３０６は、選択信号（Ｓ７１〜Ｓ７６）により、ＦＦ出力信号（Ｓ２１〜Ｓ２６）と、多数決結果信号（Ｓ５０）の何れかを選択して、出力信号（Ｓ８１〜Ｓ８６）として出力する。

次に、図６を参照すると、図１で示す選択指示部８００の詳細な構成が示されている。

選択指示部８００は、ＦＦ８０１及びデコーダー８０２を有する。

ＦＦ８０１は制御ソース信号（Ｓ９０）をラッチする。制御ソース信号（Ｓ９０）については、本実施形態の要旨とは直接関係しないので、その詳細な構成は省略する。また、ＦＦ８０１は、選択信号（Ｓ６０）を出力する。

デコーダー８０２はＦＦ８０１の出力に接続し、選択信号（Ｓ６０）をデコードして選択信号（Ｓ７１〜Ｓ７６）を生成する。

次に、本実施形態の多数決回路１０００の動作を図７−１〜７−３のタイムチャートを参照して説明する。

図１において、組合せ回路１００の信号が、ＦＦ２０１〜２０６に伝搬し、選択回路３０１〜３０６を通して出力される。

まず、第１の設定として、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”０００”とすることで、ＦＦ２０１を多数決対象に設定する。すなわちＦＦ２０１を今回の多数決適用ＦＦとして扱うものとする。

ＦＦ入力選択回路５００は、ＦＦ２０１の入力と同じ信号を選択し、多数決用ＦＦ４０１及び多数決用ＦＦ４０２に供給する。

多数決判定回路７００は、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の出力と、ＦＦ出力選択回路６００で選択したＦＦ２０１の出力を入力する。

多数決判定回路７００の多数決結果は、選択回路３０１に作用し、多数決判定の結果により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２と、ＦＦ２０１の何れかを選択する。

図７−１のタイムチャートは、上記第１の設定の時、ＦＦ２０１〜２０６と多数決用ＦＦ４０１及び多数決用ＦＦ４０２との、全てにおいてエラーが生じていない場合の波形である。

この場合、多数決判定回路の多数決判定では、Ａは多数に属することになる。よってＯＲゲート回路７２２より入力Ａエラー（Ｓ７２）は出力されない。よって、ＦＦ２０１の波形は、選択回路３０１に同じ波形のまま出力される。

図７−２のタイムチャートは、上記第１の設定の時、ＦＦ２０１のみがデータ化けを起こした波形である。

タイミング２のＦＦ２０１出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって、多数決判定回路の多数決判定では、Ａは多数に属さないことになる。よってＯＲゲート回路７２２より入力Ａエラー（Ｓ７２）が出力される。これにより、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０１には、多数決用ＦＦ４０１の値が出力される。

なお、図７−１及び図７−２において選択信号Ｓ６０は”０００”のままであるので、選択回路３０２〜３０６では、ＦＦ出力信号Ｓ２２〜Ｓ２６がそのまま出力されることとなる。

一方、図７−３のタイムチャートは、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”０００”から”１０１”まで順番に切り替え、ＦＦ２０１〜ＦＦ２０６を順番に多数決対象に設定する。また、ＦＦ２０１〜２０６がそれぞれデータ化けを起こした波形である。

タイミング２の時、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”０００”とすることで、ＦＦ２０１を多数決対象に設定する。

タイミング２のＦＦ２０１出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって多数決により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０１には、多数決用ＦＦ４０１の値が出力される。

次にタイミング４の時、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”００１”とすることで、ＦＦ２０２を多数決対象に設定する。

タイミング４のＦＦ２０２出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって多数決により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０２には、多数決用ＦＦ４０２の値が出力される。

次にタイミング６の時、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”０１０”とすることで、ＦＦ２０３を多数決対象に設定する。

タイミング６のＦＦ２０３出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって多数決により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０３には、多数決用ＦＦ４０２の値が出力される。

次にタイミング８の時、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”０１１”とすることで、ＦＦ２０４を多数決対象に設定する。

タイミング８のＦＦ２０４出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって多数決により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０４には、多数決用ＦＦ４０２の値が出力される。

次にタイミング１０の時、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”１００”とすることで、ＦＦ２０５を多数決対象に設定する。

タイミング１０のＦＦ２０５出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって多数決により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０５には、多数決用ＦＦ４０２の値が出力される。

次にタイミング１２の時、制御ソース信号（Ｓ９０）の設定により選択信号Ｓ６０を”１０１”とすることで、ＦＦ２０６を多数決対象に設定する。

タイミング１２のＦＦ２０６出力値と、多数決用ＦＦ４０１及び多数決用ＦＦ４０２の値が異なっている。

よって多数決により、多数決用ＦＦ４０１及び多数決用ＦＦ４０２のデータが採用され、選択回路３０６には、多数決用ＦＦ４０２の値が出力される。

このように、本実施形態では、多数決論理に適用するＦＦを任意に選択できる。これにより、データ化けを起こさせたくないＦＦを固定することなく、状況によって任意ＦＦの信頼性を向上させることができるという第１の効果を奏する。

また、多数決論理のために追加したＦＦは、１個のＦＦに多数決論理を適用する場合と同じ、最低限の２個とするにも関わらず、複数個のＦＦに対して多数決論理を適用するので、少ないＨＷ増加で信頼性を向上できるという第２の効果を奏する。

なお、上記実施例では、多数決適用するＦＦをＦＦ２０１〜２０６の６個としているがこれはあくまで一例である。例えば、多数決適用するＦＦの数を２、３、４及び５個としてもよい。また、多数決適用するＦＦの数を増やしてｎ個（ｎは任意の自然数）としてもよい。

また、本実施形態の多数決論理に適用するＦＦについては、他の電子素子や回路でも構成できる。

本発明の他の実施形態として、その基本的構成は上記の通りであるが、適用方法についてさらに工夫した実施形態である第２の実施形態について図８を参照して説明する。

本実施形態では、３段パイプライン回路のＦＦに、上述した多数決回路方式を適用する。

本実施形態である多数決回路２０００では、組合せ回路９１０、パイプライン回路９２０、ＦＦ９２１、９２３、９２５、選択回路９２２、９２４、９２６、多数決用ＦＦ９６１、９６２、ＦＦ入力選択回路９５０、ＦＦ出力選択回路９３０、多数決判定回路９４０及び選択指示部９７０を有する。

組合せ回路９１０からパルス信号が出力されると、１段ずつパイプライン回路のＦＦ（ＦＦ９２１、９２３、９２５）を通る。

もし、ここで多数決回路を適用しないで、パイプラインの途中でパルスがデータ化けを起こすと、パルスを消失する問題が発生する。

しかし、パイプライン全てに多数決回路を適用すると、パイプラインのＦＦ段数の３倍のＦＦが増加になる。

そこで本実施形態では多数決回路を適用し、少ないＨＷ量の追加で、パイプライン全段のＦＦに多数決回路を適用できる。

このように、本実施形態では、適用方法を変えて、直列接続したパイプライン回路のＦＦ（ＦＦ９２１、９２３、９２５）に適用しているので、ＨＷ増加量を最小に抑えて、パルスの消失を防ぐという効果を奏する。

本構成において、３段パイプライン回路は更に段数を増やしたｎ段（ｎは任意の自然数）パイプライン回路で構成するようにしてもよい。

以上説明した本実施形態は以下のような効果を奏する。

第１の効果は、多くのＦＦに対する信頼性の向上である。

その理由は、背景技術では多数決回路を適用するのは少数のＦＦだけであったが、本実施形態では複数のＦＦを選択して多数決回路を適用することで、より多くのＦＦの信頼性が向上するからである。

第２の効果は、背景技術よりも少ないＨＷ量の追加で、多数決回路を実現することができることである。

その理由は、背景技術は複数の対象ＦＦ全てに多数決回路を設けると大量にＨＷが増加したが、本発明実施形態では複数の対象ＦＦに対して、多数決回路を共用するので、ＨＷの増加を少なくできるからである。

また、上述した実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

（付記１） 多数決回路を使用した半導体集積回路であって、
組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、
前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦと、
複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する選択指示手段と、
前記選択された第１のＦＦと同じ入力信号を、複数の前記第２のＦＦに接続するＦＦ入力選択手段と、
前記選択された前記第１のＦＦの出力信号と同じ信号を多数決判定手段に接続するＦＦ出力選択手段と、
前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定手段と、
を備え、
前記選択指示手段によって、多数決判定の対象とする第１のＦＦを任意に変えられることを特徴とする半導体集積回路。

（付記２） 付記１に記載の半導体集積回路であって、
前記多数決判定手段は、前記多数決判定の結果を前記選択された第１のＦＦの出力先に出力し、当該出力先では前記選択された第１のＦＦからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を出力することを特徴とする半導体集積回路。

（付記３） 付記１に記載の半導体集積回路において、
複数の前記第１のＦＦを直列接続することによりパイプライン回路を実現し、
前記多数決判定手段は、前記多数決判定の結果を前記選択された第１のＦＦの出力先に出力し、当該出力先では前記選択された第１のＦＦからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を前記選択された第１のＦＦの次に後段の第１のＦＦに対して出力することを特徴とする半導体集積回路。

（付記４） 付記３に記載の半導体集積回路において、
前記選択された第１のＦＦが前記パイプライン回路において最後段だった場合は、次に後段の第１のＦＦではなく前記パイプライン回路外部に対して前記多数決判定の結果を出力することを特徴とする半導体集積回路。

（付記５） 付記１乃至４の何れか１に記載の半導体集積回路であって、
前記多数決判定手段は多数決判定を行い、その結果、前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号が多数に属している場合は当該第１のＦＦの出力信号を出力し、前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号が多数に属していない場合は前記複数の第２のＦＦの各出力信号の何れかを出力することを特徴とする半導体集積回路。

（付記６） 付記１乃至５の何れか１に記載の半導体集積回路であって、
前記第１のＦＦの個数をＮ（Ｎは２以上の自然数）個とした場合に前記複数の第２のＦＦの組がＮ個未満であることを特徴とする半導体集積回路。

（付記７） 付記１乃至６の何れか１に記載の半導体集積回路であって、
前記組合せ回路を更に備えることを特徴とする半導体集積回路。

（付記８） 組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、
前記第１のＦＦと同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦと、
多数決判定を行う多数決判定回路と、
を備える半導体集積回路における多数決方法であって、
複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する選択指示ステップと、
前記選択された第１のＦＦと同じ入力信号を、複数の前記第２のＦＦに接続するＦＦ入力選択ステップと、
前記選択された前記第１のＦＦの出力信号と同じ信号を前記多数決判定回路に接続するＦＦ出力選択ステップと、
前記多数決判定回路が、前記ＦＦ出力選択ステップにより接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定ステップと、
を備え、
前記選択指示ステップによって、多数決判定の対象とする第１のＦＦを任意に変えられることを特徴とする多数決方法。

１００、１１、９１０ 組合せ回路
２０１〜２０６、１２−１〜１２−６、９２１、９２３、９２５、 ＦＦ
３０１〜３０６、９２２、９２４、９２６ 選択回路
４０１、４０２、１３−１、１３−２、９６１、９６２ 多数決用ＦＦ
５００、９５０ ＦＦ入力選択回路
６００、９３０ ＦＦ出力選択回路
７００、１４、９４０ 多数決判定回路
８００、９７０ 選択指示部
９２０ パイプライン回路
１０００、２０００ 多数決回路

Claims (8)

1. 多数決回路を使用した半導体集積回路であって、
   組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、
   前記第１のＦＦに入力される信号と同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦと、
   複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する選択指示手段と、
   前記選択された第１のＦＦに入力される信号と同じ入力信号を、複数の前記第２のＦＦに接続するＦＦ入力選択手段と、
   前記選択された前記第１のＦＦの出力信号を多数決判定手段に接続するＦＦ出力選択手段と、
   前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定手段と、
   を備え、
   前記選択指示手段によって、多数決判定の対象とする第１のＦＦを任意に変えられることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記多数決判定手段は、前記多数決判定の結果を前記選択された第１のＦＦの出力先に出力し、当該出力先では前記選択された第１のＦＦからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を出力することを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路において、
   複数の前記第１のＦＦを直列接続することによりパイプライン回路を実現し、
   前記多数決判定手段は、前記多数決判定の結果を前記選択された第１のＦＦの出力先に出力し、当該出力先では前記選択された第１のＦＦからの出力信号ではなく前記多数決判定手段の前記多数決判定の結果を前記選択された第１のＦＦの次に後段の第１のＦＦに対して出力することを特徴とする半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記選択された第１のＦＦが前記パイプライン回路において最後段だった場合は、次に後段の第１のＦＦではなく前記パイプライン回路外部に対して前記多数決判定の結果を出力することを特徴とする半導体集積回路。
5. 請求項１乃至４の何れか１項に記載の半導体集積回路であって、
   前記多数決判定手段は多数決判定を行い、その結果、前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号が多数に属している場合は当該第１のＦＦの出力信号を出力し、前記ＦＦ出力選択手段により接続された前記第１のＦＦの出力信号が多数に属していない場合は前記複数の第２のＦＦの各出力信号の何れかを出力することを特徴とする半導体集積回路。
6. 請求項１乃至５の何れか１項に記載の半導体集積回路であって、
   前記第１のＦＦの個数をＮ（Ｎは２以上の自然数）個とした場合に前記複数の第２のＦＦの組がＮ個未満であることを特徴とする半導体集積回路。
7. 請求項１乃至６の何れか１項に記載の半導体集積回路であって、
   前記組合せ回路を更に備えることを特徴とする半導体集積回路。
8. 組合せ回路に接続される複数の第１のＦＦ（Flip Flop）と、
   前記第１のＦＦに入力される信号と同じ入力信号を受け付けることで当該信号を複製する複数の第２のＦＦと、
   多数決判定を行う多数決判定回路と、
   を備える半導体集積回路における多数決方法であって、
   複数の前記第１のＦＦの中から何れかの第１のＦＦを選択する選択指示ステップと、
   前記選択された第１のＦＦに入力される信号と同じ入力信号を、複数の前記第２のＦＦに接続するＦＦ入力選択ステップと、
   前記選択された前記第１のＦＦの出力信号を前記多数決判定回路に接続するＦＦ出力選択ステップと、
   前記多数決判定回路が、前記ＦＦ出力選択ステップにより接続された前記第１のＦＦの出力信号と、前記複数の第２のＦＦの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う前記多数決判定ステップと、
   を備え、
   前記選択指示ステップによって、多数決判定の対象とする第１のＦＦを任意に変えられることを特徴とする多数決方法。

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