JP4372822B2 - パリティ予測回路及びこれを使用した論理演算回路 - Google Patents

Description

本発明は、パリティの付加されたデータを用いて、論理演算(論理AND、
論理OR) を実行する演算回路のパリティ予測回路及びこれを用いた論理演算回路に関し、特に、入力オペランドの少なくとも一方を反転して演算する機能を持った演算回路のためのパリティ予測回路及びこれを用いた論理演算回路に関する。

ＣＰＵ（Central Processor Unit）の処理速度の向上に伴い、ＣＰＵの構成が複雑となっている。例えば、ＣＰＵは、演算ユニット、命令ユニット、キャッシュメモリ、キャッシュコントロールユニット、各種レジスタを備える。近年の集積化技術の発達により、このＣＰＵも１チップ化の傾向にあり、ＣＰＵ内の各ユニットの回路構成の簡易化と、高速化が要請されている。

このような演算ユニットには、加算／減算器、論理演算回路、シフト回路等が存在する。この内、論理演算回路は、論理ＡＮＤ、論理ＯＲの論理演算を担当し、一対の入力オペランドの論理演算を行う。例えば、論理演算回路２００は、図１５のように構成されている。図１５に示すように、入力のオペランドの片方をa bus, もう片方をb bus とする。ここでは、各オペランドを、８ビットで説明する。即ち、各オペランドａ ｂｕｓ，ｂ ｂｕｓは、データａ０〜ａ７とパリティビットａｐ、データｂ０〜ｂ７とパリティビットｂｐとからなる。

第１の入力ポート１００は、オペランドのデータａ０〜ａ７を、第１のパリティポート１０２は、パリティビットａｐを受ける。第２の入力ポート１０４は、オペランドのデータｂ０〜ｂ７を、第２のパリティポート１０６は、パリティビットｂｐを受ける。インストラクションポート１０８は、命令ユニット（図示せず）から論理演算命令を受ける。ここでは、論理演算で、双方のオペランドを独立に反転するような命令を備えた場合の命令を、説明の都合上、仮に、図１６のように、８命令に決めておく。

この論理演算回路２００は、ＡＮＤ回路１３０と、ＯＲ回路１３２と、セレクタ１４０とを有する。ＡＮＤ回路１３０、ＯＲ回路１３２の各々には、一対のオペランドａ ｂｕｓと、ｂ ｂｕｓとが、ＥＯＲ回路１１２〜１１８を介し入力する。

一方、インストラクションポート１０８の論理演算命令は、デコーダ１１０で出コードされ、セレクタ１４０と、ＥＯＲ回路１１２〜１１８に入力する。セレクタ１４０は、命令に応じて、ＡＮＤ回路１３０と、ＯＲ回路１３２とのいずれかの演算結果を、データとして、出力する。又、ＥＯＲ回路１１２〜１１８は、命令に応じて、入力データを反転して、ＡＮＤ回路１３０と、ＯＲ回路１３２とに出力する。

このように、入力データを反転するような論理AND 命令や論理OR
命令が存在するような命令を処理する場合には、遅延時間を最小にするため、命令毎に、パリティ予測回路１３４を設けている。

ここで、基本的な論理演算のパリティ予測を説明する。論理AND/OR
では、図１５で示したように、パリティビットａｐをa bus の「１」のビット数、パリティビットｂｐをb bus の「１」のビット数として取り扱う。パリティ予測は、ｂｕｓ上の「１」の総和が、どれだけ増減したかを考慮して予測を行う。

図１７は、１bit 分のＡＮＤ演算の真理表とパリティの反転条件の説明図である。即ち、図１７は、２入力ａ，ｂの「０」、「１」の４つのパターンと、２入力ａ，ｂのＡＮＤ演算の結果ｘと、パリティ変化信号ＰＣａｎｄと、２入力の「１」の数と演算結果の変化Ｃｏｍｍｅｎｔを示す。図１７のＰＣａｎｄは、１ｂｉｔのＡＮＤ演算操作によりパリティが変化する条件であり、入力データａ，ｂの「１」であるビットの数の総和と、ＡＮＤ演算結果ｘの「１」であるビットの数の総和とを比較して、Ｃｏｍｍｅｎｔのように、２入力の「１」の数と、演算結果ｘが異なれば、「１」、同じなら、「０」となる。

具体的に説明すると、図１７で、ａ＝０，ｂ＝０なら、ＡＮＤ演算結果ｘ＝０であり、「１」のビット数の和と演算結果と変化がないため、ＰＣａｎｄ＝０，ａ＝０，ｂ＝１なら、ＡＮＤ演算結果ｘ＝０となるが、「１」のビット数の和＝１から演算結果ｘ＝０に変化しているため、ＰＣａｎｄ＝１となる。

a busとb busの「１」であるビットの数の総和は、a busのパリティビットａｐと、b busのパリティビットｂｐのＥＯＲで求めることができる。ただし、ＥＯＲ結果が「０」である場合は、総和が偶数になることを示し、ＥＯＲ結果が「１」である場合は、総和が奇数になることを示している。図１７から、ＰＣａｎｄ＝ａ｜ｂ（ａとｂのｏｒ）であることがわかる。

図１８は、１bit 分のＯＲ演算の真理表とパリティの反転条件の説明図である。即ち、図１８は、図１７と同様に、２入力ａ，ｂの「０」、「１」の４つのパターンと、２入力ａ，ｂのＯＲ演算の結果ｘと、パリティ変化信号ＰＣｏｒと、２入力の「１」の数と演算結果の変化Ｃｏｍｍｅｎｔを示す。図１８のＰＣｏｒは、１ｂｉｔのＯＲ演算操作によりパリティが変化する条件であり、入力データａ，ｂの「１」であるビットの数の総和と、ＯＲ演算結果ｘの「１」であるビットの数の総和とを比較して、Ｃｏｍｍｅｎｔのように、２入力の「１」の数と、演算結果ｘが異なれば、「１」、同じなら、「０」となる。

具体的に説明すると、図１８で、ａ＝０，ｂ＝０なら、ＯＲ演算結果ｘ＝０であり、変化がないため、ＰＣｏｒ＝０，ａ＝１，ｂ＝１なら、ＡＮＤ演算結果ｘ＝１となるが、「１」のビット数の和＝２から演算結果ｘ＝１に変化しているため、ＰＣｏｒ＝１となる。図１８から、ＰＣｏｒ＝ａ＆ｂ（ａとｂのＡＮＤ）であることがわかる。

この２入力の「１」であるビットの数の総和は、パリティビットａｐとｂｐのＥＯＲ（排他的論理和）で求めることができる。ただし、ａｐとｂｐとのＥＯＲが、「０」であることは、総和が偶数になることを示し、ａｐとｂｐとのＥＯＲが、「１」であることは、総和が奇数になることを示している。

例えば、バス幅を８ｂｉｔ，ｐａｒｉｔｙ ｂｉｔはｂｙｔｅ（８ビット）単位で、付加されているときには、ＡＮＤ演算の予測パリティビットｒｐａｎｄは、以下の式（１）のようになる。但し、ａｐ，ｂｐ，ｒｐ（予測パリティビット）は、奇数パリティとする。

式（１）から、反転条件信号ｐｃｈｇａｎｄは、下記式（２）となる。

同様に、ＯＲ演算の予測パリティビットｒｐｏｒは、以下の式（３）のようになる。但し、ａｐ，ｂｐ，ｒｐ（予測パリティビット）は、奇数パリティとする。

式（３）から、反転条件信号ｐｃｈｇｏｒは、下記式（４）となる。

すると以下のようになる。

更に、ｓｕｂ信号で、ｂ ｂｕｓのデータを反転させるａｎｄｎ／ｏｒｎの場合は、各々、予測パリティビットｒｐａｎｄｎとｒｐｏｒｎは、以下の式（５）のようになる。

以上のように、予測パリティ回路では、各命令に応じて、反転条件信号を作成する予測論理が異なる。しかし、図１６の８命令分のパリティ予測論理をもつことは、回路規模が莫大になる。このため、下記式（６）のド・モルガンの定理を適用して、回路規模を減少する。

即ち、式（６）の関係を利用して、図１６のandn1 とorn、orn1
とandn、andn2 とor、orn2 とand の命令で、回路を共有して、回路規模を小さくする。図１９は、この関係を利用した第１の従来のパリティ予測回路１３４の構成例を示す。

図１９のパリティ予測回路１３４は、入力ａ，ｂからＯＲ論理の反転条件信号ｐｃｈｇｏｒを生成する第１のＯＲ予測論理回路２００と、入力ａ，ｂからＡＮＤ論理の反転条件信号ｐｃｈｇａｎｄを生成する第１のＡＮＤ予測論理回路２０２と、入力ａと，入力ｂをインバータ２１０で反転した反転ｂからＯＲ論理の反転条件信号ｐｃｈｇｏｒｎを生成する第２のＯＲ予測論理回路２０４と、入力ａと，入力ｂをインバータ２１２で反転した反転ｂからＡＮＤ論理の反転条件信号ｐｃｈｇａｎｄｎを生成する第２のＡＮＤ予測論理回路２０８と、これら回路２００〜２０８の出力を、前述のデコーダ１１０のデコード信号で選択するセレクタ２０８とを有する。

更に、パリティ予測回路１３４は、前述のａ ｂｕｓ，ｂ ｂｕｓデータの「１」の数の総和を得るため、ａ ｂｕｓのパリティビットａｐと、ｂ ｂｕｓのパリティビットｂｐとのＥＯＲの論理演算を行い、反転する反転ＥＯＲ回路２２０と、ＥＯＲ回路２２０の出力とインバートパリティ信号（奇数ビット数のデータに対し、１つのパリティを付加する場合に、「１」）とのＥＯＲの論理演算を行うＥＯＲ回路２２４と、セレクタ２０８の出力（反転条件信号）とＥＯＲ回路２２４の出力とのＥＯＲ論理演算を行うＥＯＲ回路２２６とを有する。

即ち、第１のＯＲ予測論理回路２００は、式（４）のｐｃｈｇｏｒを演算し、第２のＯＲ予測論理回路２０４は、式（４）と同様に、ｐｃｈｇｏｒｎを演算し、第１のＡＮＤ予測論理回路２０２は、式（２）のｐｃｈｇａｎｄを演算し、第２のＡＮＤ予測論理回路２０６は、式（２）と同様に、ｐｃｈｇａｎｄｎを演算する。

従って、ＥＯＲ回路２２６から、式（１）、式（３）、式（５）のｒｐａｎｄ，ｒｐｏｒ，ｒｐｏｒｎ，ｒｐａｎｄｎのいずれかが、図１６の論理演算命令に従い、予測パリティ信号ｒｐとして、出力される（例えば、特許文献１参照）。

一方、図２０に示す第２の従来のパリティ予測回路１３４では、２入力からＯＲ論理の反転条件信号を生成する第１のＯＲ予測論理回路２００と、２入力からＡＮＤ論理の反転条件信号を生成する第１のＡＮＤ予測論理回路２０２と、セレクタ２０８を設け、且つパリティ予測回路の手前にデータ反転のための論理として、ＥＯＲ回路２１４，２１６を設ける。その他は、図１９の構成と同一である。このようにすると、予測論理回路の数を半分にできる。
特開昭５８−０２９０５４号公報（図２）

図１９に示した第１の従来技術では、予測論理回路を４つ必要とする。この回路は、前述のように、式（２）、式（４）の計算をするため、例えば、８ビットのデータでも、１５個の論理演算素子が必要である。このデータビット数が、例えば、６４ビットでは、その８倍の構成が必要であり、回路構成が大規模となる。

一方、図２０に示した第２の従来技術では、予測論理回路が２つのため、回路構成は、第１の従来技術に比し、小さくなるが、入力データの反転操作を、パリティ予測回路の手前にいれるので、その分遅延が増す。特に、データビット長が長い場合には、図１６の命令をデコードするデコーダ１１０からのデータの反転制御のための信号(図２０中では、inv a、inv b ) の遅延は、著しく大きいものになってしまうという問題がある。

従って、本発明の目的は、回路規模を小さくしつつ、高速にパリティ予測を行うための論理演算パリティ予測回路及び論理演算回路を提供することにある。

又、本発明の他の目的は、パリティ予測機能を持つ論理演算回路のハードウェアの回路規模を小さくするための論理演算パリティ予測回路及び論理演算回路を提供することにある。

更に、本発明の別の目的は、パリティ予測機能を持つ論理演算回路の高速化を実現するための論理演算パリティ予測回路及び論理演算回路を提供することにある。

この目的の達成のため、本発明の論理演算パリティ予測回路は、一対の入力オペランドのＡＮＤ論理演算のパリティ反転条件を演算する第１のパリティ反転条件演算回路と、前記一対の入力オペランドのＯＲ論理演算のパリティ反転条件を演算する第２のパリティ反転条件演算回路と、論理演算命令に応じて、前記第１のパリティ反転条件演算回路又は前記第２のパリティ反転条件演算回路のパリティ反転条件を選択するセレクタと、前記一対の入力オペランドのパリティビットのＥＯＲ演算を行う予測パリティ回路と、一方の入力オペランドのＥＯＲ演算を行い、補正信号を生成する補正信号生成回路と、前記補正信号と前記セレクタの前記パリティ反転条件とで、前記予測パリティ回路の前記予測パリティ信号を補正し、前記論理演算命令に応じた予測パリティを出力する補正回路とを有する。

又、本発明の論理演算回路は、一対の入力オペランドの論理演算を実行し、論理演算結果を出力する論理演算器と、前記論理演算結果のパリティを予測する論理演算パリティ予測回路とを有する。そして、前記論理演算パリティ予測回路は、前記一対の入力オペランドのＡＮＤ論理演算のパリティ反転条件を演算する第１のパリティ反転条件演算回路と、前記一対の入力オペランドのＯＲ論理演算のパリティ反転条件を演算する第２のパリティ反転条件演算回路と、論理演算命令に応じて、前記第１のパリティ反転条件演算回路又は前記第２のパリティ反転条件演算回路のパリティ反転条件を選択するセレクタと、前記一対の入力オペランドのパリティビットのＥＯＲ演算を行う予測パリティ回路と、一方の入力オペランドのＥＯＲ演算を行い、補正信号を生成する補正信号生成回路と、前記補正信号と前記セレクタの前記パリティ反転条件とで、前記予測パリティ回路の前記予測パリティ信号を補正し、前記論理演算命令に応じた予測パリティを出力する補正回路とを有する。

更に、本発明では、好ましくは、前記補正信号生成回路が、前記一方のオペランドのＥＯＲ演算を行うＥＯＲ回路からなる。

更に、本発明では、好ましくは、前記補正信号作成回路が、前記一方のオペランドのパリティ検査回路で構成された。

更に、本発明では、好ましくは、前記論理演算命令が、オペランドの少なくとも一方を反転したＡＮＤ及びＯＲ命令を含む論理ＡＮＤ及び論理ＯＲ命令からなる。

更に、本発明では、好ましくは、前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第２の選択信号で、選択的に前記補正回路に出力する選択回路を更に有する。

更に、本発明では、好ましくは、前記補正回路は、前記セレクタの前記パリティ反転条件と、前記予測パリティ回路の前記予測パリティ信号とのＥＯＲ演算を行う第１のＥＯＲ回路と、前記第１のＥＯＲ回路の出力と、前記補正信号とのＥＯＲ演算を行い、前記論理演算命令に応じた予測パリティを出力する第２のＥＯＲ回路とを有する。

更に、本発明では、好ましくは、前記予測パリティ回路の予測パリティを、前記論理演算命令に応じて制御する制御回路を更に有する。

更に、本発明では、好ましくは、前記パリティ検査回路は、前記一方のオペランドのＥＯＲ結果と、前記一方のオペランドのパリティビットとのＥＯＲを演算する演算回路で構成された。

更に、本発明では、好ましくは、前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第２の選択信号で、選択的に前記補正回路に出力する選択回路を更に有し、前記予測パリティ回路は、前記第２の選択信号の反転信号で、前記一方のオペランドのパリティビットをゲートするゲート回路と、前記ゲート回路の出力と、前記他方のオペランドのパリティビットとのＥＯＲ演算を行うＥＯＲ回路とを有する。

片方のデータバスのＥＯＲ条件で、予測パリティ、反転条件を補正するため、命令毎に、パリティ予測論理を持つ場合には、Ａ ｂｕｓ／Ｂ ｂｕｓのいずれか一方のみの反転機能なら、４個必要であり、更に、Ａ ｂｕｓ／Ｂ ｂｕｓ独立に反転できるならば、６個必要なパリティ予測論理回路が、２個で済み、追加される補正論理回路は、片方のデータバスのＥＯＲ条件のみで、良く、ハード構成の削減が可能となる。又、通常パリティを付加した回路では、入力データの検査を実行する場合が、ほとんどであるから、この検査論理機能を補正論理として共用でき、この場合には、ハードウェアの増加を伴わず、実現できる。

更に、オペコード信号からの制御信号は、論理の後半でかけることになり、命令毎に、パリティ予測論理をもつものと、同等の高速なパリティ予測が可能となる。

本発明の第１の実施の形態の論理演算パリティ予測回路の回路図である。 図１のＡＮＤ反転条件生成回路の回路図である。 図１のＯＲ反転条件生成回路の回路図である。 図１のＥＯＲ ＴＲＥＥ回路の回路図である。 論理ａｎｄｎの真理表の説明図である。 論理ａｎｄｎ１の真理表の説明図である。 論理ａｎｄｎ２の真理表の説明図である。 論理ｏｒｎの真理表の説明図である。 論理ｏｒｎ１の真理表の説明図である。 論理ｏｒｎ２の真理表の説明図である。 奇数ビットにパリティビットを付加した場合の命令と制御信号との関係図である。 偶数ビットにパリティビットを付加した場合の命令と制御信号との関係図である。 本発明の第２の実施の形態の論理演算パリティ予測回路の回路図である。 図１３のパリティチエック回路の回路図である。 論理演算回路の構成図である。 命令コードの説明図である。 論理ａｎｄの真理表の説明図である。 論理ｏｒの真理表の説明図である。 従来の第１の論理演算パリティ予測回路の回路図である。 従来の第２の論理演算パリティ予測回路の回路図である。

符号の説明

１ ＡＮＤ反転条件生成回路
２ ＯＲ反転条件生成回路
３ ＥＯＲ ＴＲＥＥ回路
３−１ パリティチエック回路
４ 予測パリティ生成回路（ＥＯＲ回路）
５ ＥＯＲ回路
６ セレクタ
７，９ＥＯＲ回路（補正回路）
８ アンドゲート

以下、本発明の実施の形態を、論理演算パリティ予測回路の第１の実施の形態、第１の実施の形態の動作、論理演算パリティ予測回路の第２の実施の形態、他の実施の形態の順で説明するが、これらの実施の形態は、本発明の一例であり、種々の変形を排除するものではない。

［第１の実施の形態］
図１は、本発明の第１の実施の形態の論理演算パリティ予測回路の回路図、図２は、図１のＡＮＤ演算のパリティ反転条件の生成論理回路の回路図、図３は、図１のＯＲ演算のパリティ反転条件の生成論理回路の回路図、図４は、図１のＥＯＲ ＴＲＥＥ回路の回路図である。

図１に示すように、ＡＮＤ予測論理回路（ｐｃｈｇ ａｎｄ）１は、図２で説明するＡＮＤ演算におけるパリティ反転条件の生成論理回路である。ＯＲ予測論理回路（ｐｃｈｇ ｏｒ）２は、図３で説明するＯＲ演算におけるパリティ反転条件の生成論理である。ＥＯＲ ＴＲＥＥ回路３は、図４で説明するaバスのデータをＥＯＲでまとめる論理回路である。

又、パリティ予測回路９０は、予測論理回路１，２の出力を、選択信号ＳＥＬ１で選択するセレクタ６と、前述のａ ｂｕｓ，ｂ ｂｕｓデータの「１」の数の総和を得るため、ａ ｂｕｓのパリティビットａｐと、ｂ ｂｕｓのパリティビットｂｐとのＥＯＲの論理演算を行い、反転する反転ＥＯＲ回路４と、ＥＯＲ回路４の出力とinvert parity信号（奇数ビット数のデータに対し、１つのパリティを付加する場合に、「１」）とのＥＯＲの論理演算を行うＥＯＲ回路５と、セレクタ６の出力（反転条件信号）とＥＯＲ回路５の出力とのＥＯＲ論理演算を行うＥＯＲ回路７とを有する。

更に、パリティ予測回路９０は、ＥＯＲ ＴＲＥＥ回路３の出力と、第２の選択信号ＳＥＬ２との論理積（ＡＮＤ）を演算するＡＮＤ回路８と、ＥＯＲ回路７の出力と、ＡＮＤ回路８の出力とのＥＯＲを演算するＥＯＲ回路９とを有する。図中ａ，ｂの信号はそれぞれａバスデータ、ｂバスデータを示す。ａｐは、ａバスデータのパリティ、ｂｐは、ｂバスデータのパリティである。Invert parity信号は、パリティが，奇数ビットのデータに対して、１つ付く場合に、命令に依存する値をとる信号である。

以下、ａバスデータ、ｂバスデータを、８ビット幅として、説明する。ＡＮＤ予測論理回路１は、図２に示すように、式（２）のｐｃｈｇａｎｄを演算する。即ち、ａバスデータＡ０〜Ａ７と、ｂバスデータＢ０〜Ｂ７の各々の対応するビットのオア（論理和）を演算する８つのＯＲ回路１０−０〜１０−７と、各々２つのＯＲ回路１０−０〜１０−７の出力のＥＯＲを演算する４つのＥＯＲ回路１２−０〜１２−６と、各々２つのＥＯＲ回路１２−０〜１２−６の出力のＥＯＲを演算する２つのＥＯＲ回路１４−０、１４−２と、２つのＥＯＲ回路１４−０，１４−２の出力のＥＯＲを演算するＥＯＲ回路１６とを有する。

又、ＯＲ予測論理回路２は、図３に示すように、式（４）のｐｃｈｇｏｒを演算する。即ち、ａバスデータＡ０〜Ａ７と、ｂバスデータＢ０〜Ｂ７の各々の対応するビットのＡＮＤ（論理積）を演算する８つのＡＮＤ回路２０−０〜２０−７と、各々２つのＡＮＤ回路２０−０〜２０−７の出力のＥＯＲを演算する４つのＥＯＲ回路２２−０〜２２−６と、各々２つのＥＯＲ回路２２−０〜２２−６の出力のＥＯＲを演算する２つのＥＯＲ回路２４−０、２４−２と、２つのＥＯＲ回路２４−０，２４−２の出力のＥＯＲを演算するＥＯＲ回路２６とを有する。

更に、ＥＯＲ ＴＲＥＥ予測論理回路３は、図４に示すように、各々、ａバスデータＡ０〜Ａ７の２ビットのＥＯＲを演算する４つのＥＯＲ回路３２−０〜３０−３と、各々２つのＥＯＲ回路３０−０〜３０−３の出力のＥＯＲを演算する２つのＥＯＲ回路３２−０、３２−２と、２つのＥＯＲ回路３２−０，３２−２の出力のＥＯＲを演算するＥＯＲ回路３４とを有する。

以下、説明するように、本発明では、ａｎｄｎ／ｏｒｎ演算では、ａｎｄ／ｏｒのパリティを予測しておき、ａｎｄｎ／ｏｒｎとａｎｄ／ｏｒとの差分を、別途求めて、補正するという手法を採用した。

［第１の実施の形態の動作］
図５は、１ビットのａｎｄｎ演算の真理値表の説明図であり、図６は、１ビットのａｎｄｎ１演算の真理値表の説明図であり、図７は、１ビットのａｎｄｎ２演算の真理値表の説明図、図８は、１ビットのｏｒｎ演算の真理値表の説明図であり、図９は、１ビットのｏｒｎ１演算の真理値表の説明図であり、図１０は、１ビットのｏｒｎ２演算の真理値表の説明図である。

図５乃至図７において、図１７と同様に、２入力ａ，ｂの「０」、「１」の４つのパターンと、２入力ａ，ｂのそれぞれａｎｄｎ，ａｎｄｎ１，ａｎｄｎ２演算（図１６参照）の結果ｘと、パリティ変化信号ＰＣａｎｄｎ，ＰＣａｎｄｎ１，ＰＣａｎｄｎ２と、２入力の「１」の数と演算結果の変化Ｃｏｍｍｅｎｔを示す。

図１７と同様に、ＰＣａｎｄｎ，ＰＣａｎｄｎ１，ＰＣａｎｄｎ２は、１ｂｉｔのａｎｄｎ，ａｎｄｎ１，ａｎｄｎ２演算操作によりパリティが変化する条件であり、入力データａ，ｂの「１」であるビットの数の総和と、ａｎｄｎ，ａｎｄｎ１，ａｎｄｎ２演算結果ｘの「１」であるビットの数の総和とを比較して、Ｃｏｍｍｅｎｔのように、２入力の「１」の数の総和と、演算結果ｘの「１」の数が、偶数と奇数、又は奇数と偶数との組み合わせであれば、「１」、同じ偶数同士又は奇数同士なら、「０」となる。

又、図８乃至図１０において、図１８と同様に、２入力ａ，ｂの「０」、「１」の４つのパターンと、２入力ａ，ｂのそれぞれｏｒｎ，ｏｒｎ１，ｏｒｎ２演算（図１６参照）の結果ｘと、パリティ変化信号ＰＣｏｒｎ，ＰＣｏｒｎ１，ＰＣｏｒｎ２と、２入力の「１」の数と演算結果の変化Ｃｏｍｍｅｎｔを示す。

図１８と同様に、ＰＣｏｒｎ，ＰＣｏｒｎ１，ＰＣｏｒｎ２は、１ｂｉｔのｏｒｎ，ｏｒｎ１，ｏｒｎ２演算操作によりパリティが変化する条件であり、入力データａ，ｂの「１」であるビットの数の総和と、ｏｒｎ，ｏｒｎ１，ｏｒｎ２演算結果ｘの「１」であるビットの数の総和とを比較して、Ｃｏｍｍｅｎｔのように、２入力の「１」の数の総和と、演算結果ｘの「１」の数が、偶数と奇数、又は奇数と偶数との組み合わせであれば、「１」、同じ偶数同士又は奇数同士なら、「０」となる。

図１７のＡＮＤ演算の真理表と、図５のＡＮＤｎ演算の真理表とを比較すると、ａ＝１の時に，ＰＣａｎｄｎが，ＰＣａｎｄと反転している。つまり、下記式（７）の関係がある。

同様に、図１８のＯＲ演算の真理表と、図８のＯＲｎ演算の真理表とを比較すると、ａ＝０の時に、ＰＣｏｒｎが、ＰＣｏｒと反転している。つまり、下記式（８）の関係がある。

このことから、ａ ｂｕｓに、「１」のビットがいくつあるかで、ａｎｄｎ／ｏｒｎの演算では、ａｎｄ／ｏｒのパリティに対して、補正が必要であるかを決定できることがわかる。ａｎｄｎ／ｏｒｎでは、図１６に示したように、演算対象とするａ ｂｕｓのデータａ０〜ａ７の値が、反転するため、補正条件が、ａｎｄｎとｏｒｎとで、反転する可能性がある。しかし、パリティは、データ中のビットが偶数か奇数かを示す信号であることと、下記式（９）が成り立つ。

このことから、偶数ビットのデータに対して、パリティを付けた場合には、ａｎｄｎとｏｒｎとで、極性の差異はなくなる。例えば、一例として、８ビット幅のデータに、パリティが１ビットついている場合には、予測パリティｒｐａｎｄｎは、下記（１０）式となり、予測パリティｒｐｏｒｎは、下記（１１）式となり、ａｎｄｎとｏｒｎの補正項に差異がない。

即ち、ａ ｂｕｓに、「１」のビットがいくつあるかを示す図１及び図４のＥＯＲ ＴＲＥＥ回路３の出力ａｂｕｓ＿ｅｏｒで、ａｎｄｎ／ｏｒｎの演算では、ａｎｄ／ｏｒのパリティに対して、補正できる。

次に、図６のａｎｄｎ１のパリティ反転条件は、ビットあたりでみれば、図８のｏｒｎのパリティ反転条件の逆であることが、判る。従って、ａｎｄｎ１の予測パリティｒｐａｎｄｎ１は、式（９）を適用して、下記式（１２）により、ｏｒｎの予測パリティｒｐｏｒｎとなる。

同様に、図９のｏｒｎ１のパリティ反転条件は、ビットあたりでみれば、図５のａｎｄｎのパリティ反転条件の逆であることが判る。従って、ｏｒｎ１の予測パリティｒｐｏｒｎ１は、式（９）を適用して、下記式（１３）により、ａｎｄｎの予測パリティｒｐａｎｄｎとなる。

同様に、図７のａｎｄｎ２のパリティ反転条件は、ビットあたりでみれば、図１８で示したｏｒのパリティ反転条件の逆であることが判る。従って、ａｎｄｎ２の予測パリティｒｐａｎｄｎ２は、ｏｒの予測パリティｒｐｏｒとなる。更に、図１０のｏｒｎ２のパリティ反転条件は、ビットあたりでみれば、図１７で示したａｎｄのパリティ反転条件の逆であることが判る。従って、ｏｒｎ２の予測パリティｒｐｏｒｎ２は、ａｎｄの予測パリティｒｐａｎｄとなる。

次に、奇数ビットにパリティがつく一例として、９ビット幅のデータに、パリティが、１ビットついている場合で、同様に説明する。先ず、予測パリティｒｐａｎｄｎは、式（１０）と同様に、下記（１４）式となり、予測パリティｒｐｏｒｎは、式（１１）と同様に、下記（１５）式となる。

即ち、ｒｐａｎｄｎでは、偶数ビットの場合と同じ式で、ビット拡張されたものとなる。一方、ｒｐｏｒｎでは、偶数の式（１１）と比べて、ビット拡張の上、反転している。これは、補正項が、ａｏ〜ａ８の反転と、ａｐの反転になっているためである。従って、同様に、ａ ｂｕｓに、「１」のビットがいくつあるかを示す図１及び図４のＥＯＲ ＴＲＥＥ回路３の出力ａｂｕｓ＿ｅｏｒで、ａｎｄｎ／ｏｒｎの演算では、ａｎｄ／ｏｒのパリティに対して、補正できる。

次に、図６のａｎｄｎ１のパリティ反転条件は、ビットあたりでみれば、図８のｏｒｎのパリティ反転条件の逆であることが、判る。従って、ａｎｄｎ１の予測パリティｒｐａｎｄｎ１は、式（９）を適用して、下記式（１６）により、ｏｒｎの予測パリティｒｐｏｒｎの反転となる。

同様に、図９のｏｒｎ１のパリティ反転条件は、ビットあたりでみれば、図５のａｎｄｎのパリティ反転条件の逆であることが判る。従って、ｏｒｎ１の予測パリティｒｐｏｒｎ１は、式（９）を適用して、下記式（１７）により、ａｎｄｎの予測パリティｒｐａｎｄｎの反転となる。

同様に、図７のａｎｄｎ２のパリティ反転条件は、ビットあたりでみれば、図１８で示したｏｒのパリティ反転条件の逆であることが判る。従って、ａｎｄｎ２の予測パリティｒｐａｎｄｎ２は、下記式（１８）で示すように、ｏｒの予測パリティｒｐｏｒの反転となる。

更に、図１０のｏｒｎ２のパリティ反転条件は、ビットあたりでみれば、図１７で示したａｎｄのパリティ反転条件の逆であることが判る。従って、ｏｒｎ２の予測パリティｒｐｏｒｎ２は、下記式（１９）に示すように、ａｎｄの予測パリティｒｐａｎｄの反転となる。

これらの式では、ｒｐａｎｄｎ１のパリティ予測に、ｒｐｏｒｎの条件の反転を使用して、ｒｐｏｒｎ１のパリティ予測に、ｒｐａｎｄｎの条件の反転を使用して、補正に使用するデータを、ａ ｂｕｓのデータのＥＯＲのみにできる。

図１１は、図１の構成における奇数ビットにパリティを付加した場合の命令と選択信号ＳＥＬ１，ＳＥＬ２，ｉｎｖｅｒｔ ｐａｒｉｔｙの関係図である。図１１において、選択信号ＳＥＬ１は、セレクタ６を、パリティ予測のための論理を、ａｎｄ型とｏｒ型のどちらを使用するかを制御する信号である。即ち、セレクタ６は、選択信号ＳＥＬ１が、ｐｃｈｇａｎｄであると、ＡＮＤ予測論理回路１の出力を、ｐｃｈｇｏｒであると、ＯＲ予測論理回路２の出力を選択する。

前述の説明のように、ａｎｄ型は、ａｎｄ，ａｎｄｎ（式（１４）），ｏｒｎ１（式（１７）），ｏｒｎ２（式（１９））であり、ｏｒ型は、ｏｒ，ｏｒｎ（式（１５）），ａｎｄｎ１（式（１６）），ａｎｄｎ２（式（１８））である。

選択信号ＳＥＬ２は、補正項であるＥＯＲ ＴＲＥＥ回路３の出力ａｂｕｓ＿ｅｏｒを使用するか否かを制御する信号であり、ＡＮＤ回路８に入力する。即ち、選択信号ＳＥＬ２が、‘１’である時は、ａｂｕｓ＿ｅｏｒを使用することを示し、式（１４）より、ａｎｄｎ，式（１５）より、ｏｒｎ，式（１６）より、ａｎｄｎ１，式（１７）より、ｏｒｎ１である。同様に、選択信号ＳＥＬ２が、‘０’である時は、ａｂｕｓ＿ｅｏｒを使用しないことを示し、ａｎｄ，ｏｒ，式（１８）より、ａｎｄｎ２，式（１９）より、ｏｒｎ２である。

ｉｎｖｅｒｔ ｐａｒｉｔｙは、補正項に、ａの反転や、ａｎｄｎ１とｏｒｎのように、パリティ変化の条件が反転していることを利用したために発生する反転を操作し、ＥＯＲ回路５に入力する。ｉｎｖｅｒｔ ｐａｒｉｔｙが、‘１’の時に、ＥＯＲ回路５は、補正のための反転を実行する。即ち、式（１５）より、ｏｒｎ，式（１７）より、ｏｒｎ１，式（１８）より、ａｎｄｎ２，式（１９）より、ｏｒｎ２である。

このような、選択信号ＳＥＬ１，ＳＥＬ２，ｉｎｖｅｒｔ ｐａｒｉｔｙ、ａ ｂｕｓに、「１」のビットがいくつあるかを示す図１及び図４のＥＯＲ ＴＲＥＥ回路３の出力ａｂｕｓ＿ｅｏｒで、ａｎｄ／ｏｒのパリティ予測演算で、ａｎｄｎ，ａｎｄｎ１，ａｎｄｎ２／ｏｒｎ，ｏｒｎ１，ｏｒｎ２のパリティ予測ができる。

図１２は、図１の構成における偶数ビットにパリティを付加した場合の命令と選択信号ＳＥＬ１，ＳＥＬ２，ｉｎｖｅｒｔ ｐａｒｉｔｙの関係図である。図１２において、選択信号ＳＥＬ１は、セレクタ６を、パリティ予測のための論理を、ａｎｄ型とｏｒ型のどちらを使用するかを制御する信号である。即ち、セレクタ６は、選択信号ＳＥＬ１が、ｐｃｈｇａｎｄであると、ＡＮＤ予測論理回路１の出力を、ｐｃｈｇｏｒであると、ＯＲ予測論理回路２の出力を選択する。

前述の説明のように、ａｎｄ型は、ａｎｄ，ａｎｄｎ（式（１０）），ｏｒｎ１（式（１３）），ｏｒｎ２であり、ｏｒ型は、ｏｒ，ｏｒｎ（式（１１）），ａｎｄｎ１（式（１２）），ａｎｄｎ２である。

選択信号ＳＥＬ２は、補正項であるＥＯＲ ＴＲＥＥ回路３の出力ａｂｕｓ＿ｅｏｒを使用するか否かを制御する信号であり、ＡＮＤ回路８に入力する。即ち、選択信号ＳＥＬ２が、‘１’である時は、ａｂｕｓ＿ｅｏｒを使用することを示し、式（１０）より、ａｎｄｎ，式（１１）より、ｏｒｎ，式（１２）より、ａｎｄｎ１，式（１３）より、ｏｒｎ１である。同様に、選択信号ＳＥＬ２が、‘０’である時は、ａｂｕｓ＿ｅｏｒを使用しないことを示し、ａｎｄ，ｏｒ，ａｎｄｎ２，ｏｒｎ２である。

ｉｎｖｅｒｔ ｐａｒｉｔｙは、補正項に、ａの反転や、ａｎｄｎ１とｏｒｎのように、パリティ変化の条件が反転していることを利用したために発生する反転を操作し、ＥＯＲ回路５に入力する。ｉｎｖｅｒｔ ｐａｒｉｔｙが、‘１’の時に、ＥＯＲ回路５は、補正のための反転を実行する。偶数ビットでは、式（１０）乃至式（１３）より、反転を実行しない。即ち、ｉｎｖｅｒｔ ｐａｒｉｔｙは、‘０’である。

このような、選択信号ＳＥＬ１，ＳＥＬ２，ｉｎｖｅｒｔ ｐａｒｉｔｙ、ａ ｂｕｓに、「１」のビットがいくつあるかを示す図１及び図４のＥＯＲ ＴＲＥＥ回路３の出力ａｂｕｓ＿ｅｏｒで、ａｎｄ／ｏｒのパリティ予測演算で、ａｎｄｎ，ａｎｄｎ１，ａｎｄｎ２／ｏｒｎ，ｏｒｎ１，ｏｒｎ２のパリティ予測ができる。

即ち、従来技術の図２０のインバート回路（２１４，２１６）を設けて、ａｎｄｎ／ｏｒｎのパリティ演算を行う代わりに、本発明では、ａｎｄｎ／ｏｒｎのパリティを予測しておき、ａｎｄｎ／ｏｒｎとａｎｄ／ｏｒの差分を、ＥＯＲ ＴＲＥＥ回路３で、別途求めて補正する。このため、図１９に比し、構成が簡単となるとともに、図２０に比し、インバート回路（２１４，２１６）が省ける分、高速なパリティ予測ができる。

［第２の実施の形態］
図１３は、本発明の第２の実施の形態の論理演算予測パリティ回路の構成図、図１４は、図１３のパリティチエック回路の構成図である。

図１３において、図１で示したものと同一のものは、同一の記号で示してあり、ＡＮＤ予測論理回路（ｐｃｈｇ ａｎｄ）１は、図２で説明したＡＮＤ演算におけるパリティ反転条件の生成論理回路である。ＯＲ予測論理回路（ｐｃｈｇ ｏｒ）２は、図３で説明したＯＲ演算におけるパリティ反転条件の生成論理である。パリティチエック回路３−１は、図１４で説明するaバスのデータを、パリティビットａｐでチエックする論理回路である。

又、パリティ予測回路９０は、予測論理回路１，２の出力を、選択信号ＳＥＬ１で選択するセレクタ６と、選択信号ＳＥＬ２を反転するインバータ回路１０と、インバータ回路１０の出力で、ａ ｂｕｓのパリティビットａｐをゲートするゲート回路１２と、前述のａ ｂｕｓ，ｂ ｂｕｓデータの「１」の数の総和を得るため、ａ ｂｕｓのパリティビットａｐと、ｂ ｂｕｓのパリティビットｂｐとのＥＯＲの論理演算を行い、反転する反転ＥＯＲ回路４と、ＥＯＲ回路４の出力とインバートパリティ信号（奇数ビット数のデータに対し、１つのパリティを付加する場合に、「１」）とのＥＯＲの論理演算を行うＥＯＲ回路５と、セレクタ６の出力（反転条件信号）とＥＯＲ回路５の出力とのＥＯＲ論理演算を行うＥＯＲ回路７とを有する。

更に、パリティ予測回路９０は、パリティチエック回路３−１の出力と、第２の選択信号ＳＥＬ２との論理積（ＡＮＤ）を演算するＡＮＤ回路８と、ＥＯＲ回路７の出力と、ＡＮＤ回路７の出力とのＥＯＲを演算するＥＯＲ回路９とを有する。

図中ａ，ｂの信号はそれぞれａバスデータ、ｂバスデータを示す。ａｐは、ａバスデータのパリティ、ｂｐは、ｂバスデータのパリティである。Invert parity信号は、パリティが，奇数ビットのデータに対して、１つ付く場合に、命令に依存する値をとる信号である。

以下、ａバスデータ、ｂバスデータを、８ビット幅として、説明する。ＡＮＤ予測論理回路１は、図２に示したように、式（２）のｐｃｈｇａｎｄを演算する。又、ＯＲ予測論理回路２は、図３に示したように、式（４）のｐｃｈｇｏｒを演算する。更に、パリティチエック回路３−１は、図１４に示すように、各々、ａバスデータＡ０〜Ａ７の２ビットのＥＯＲを演算する４つのＥＯＲ回路３５−０〜３５−３と、各々２つのＥＯＲ回路３５−０〜３５−３の出力のＥＯＲを演算する２つのＥＯＲ回路３６−０、３６−１と、２つのＥＯＲ回路３６−０，３６−１の出力のＥＯＲを演算するＥＯＲ回路３７と、ＥＯＲ回路３７の出力と、ａ ｂｕｓのパリティビットａｐとのＥＯＲを演算して、ａ ｂｕｓ＿ｐｃｈｋを出力するＥＯＲ回路３８を有する。

この実施の形態の論理演算パリティ予測論理回路は、基本的には、図１に示した実施例と同じであるが、入力としてパリティチェッカ３−１の結果を使うので、パリティチエッカ３−１に、パリティビットａｐが入力されている。このためプレディクションで使用するａｐ／ｂｐのＥＯＲ回路４の部分では、選択信号ＳＥＬ２で，パリティビットａｐを通すかどうか制御している。

同様に、奇数ビットのデータに対して、１つのパリティを用意する場合には、各制御信号は、各命令にたいして、図１１で示すように制御する。又、偶数ビットのデータに対して、１つのパリティを用意する場合には、各制御信号は各命令にたいして、図１２で示したように制御する。

このため、第１の実施の形態と同様に、選択信号ＳＥＬ１，ＳＥＬ２，ｉｎｖｅｒｔ ｐａｒｉｔｙ、図１３及び図１４のパリティチエック回路３−１の出力ａｂｕｓ＿ｐｃｈｋで、ａｎｄ／ｏｒのパリティ予測演算で、ａｎｄｎ，ａｎｄｎ１，ａｎｄｎ２／ｏｒｎ，ｏｒｎ１，ｏｒｎ２のパリティ予測ができる。

即ち、従来技術の図２０のインバート回路（２１４，２１６）を設けて、ａｎｄｎ／ｏｒｎのパリティ演算を行う代わりに、本発明では、ａｎｄｎ／ｏｒｎのパリティを予測しておき、ａｎｄｎ／ｏｒｎとａｎｄ／ｏｒの差分を、ＥＯＲ ＴＲＥＥ回路３で、別途求めて補正する。このため、図１９に比し、構成が簡単となるとともに、図２０に比し、インバート回路（２１４，２１６）が省ける分、高速なパリティ予測ができる。又、同時に、ａ ｂｕｓのパリティチエックもできる。

［他の実施の形態］
上述の実施の形態の論理演算パリティ予測回路は、図１５の論理演算回路に適用できる。又、更に、ＥＯＲ回路を持つ論理演算回路にも適用できる。更に、偶数ビットに、パリティを付加する場合のみでは、図１２に示すように、ｉｎｖｅｒｔ ｐａｒｉｔｙの制御が行われないため、図１、図１３のＥＯＲ回路５は不要である。

片方のデータバスのＥＯＲ条件で、予測パリティ、反転条件を補正するため、パリティ予測論理回路が、２個で済み、追加される補正論理回路は、片方のデータバスのＥＯＲ条件のみで、良く、ハード構成の削減が可能となる。又、通常パリティを付加した回路では、入力データの検査を実行する場合が、ほとんどであるから、この検査論理機能を補正論理として共用でき、この場合には、ハードウェアの増加を伴わず、実現できる。更に、オペコード信号からの制御信号は、論理の後半でかけることになり、命令毎に、パリティ予測論理をのつものと、同等の高速なパリティ予測が可能となる。

Claims (18)

1. 一対の入力オペランドの論理演算を実行結果のパリティを予測する論理演算パリティ予測回路において、
   前記一対の入力オペランドのＡＮＤ論理演算のパリティ反転条件を演算する第１のパリティ反転条件演算回路と、
   前記一対の入力オペランドのＯＲ論理演算のパリティ反転条件を演算する第２のパリティ反転条件演算回路と、
   論理演算命令に応じて、前記第１のパリティ反転条件演算回路又は前記第２のパリティ反転条件演算回路のパリティ反転条件を選択するセレクタと、
   前記一対の入力オペランドのパリティビットのＥＯＲ演算を行う予測パリティ回路と、
   一方の入力オペランドのＥＯＲ演算を行い、補正信号を生成する補正信号生成回路と、
   前記補正信号と前記セレクタの前記パリティ反転条件とで、前記予測パリティ回路の前記予測パリティ信号を補正し、前記論理演算命令に応じた予測パリティを出力する補正回路とを有することを
   特徴とする論理演算パリティ予測回路。
2. 前記補正信号生成回路が、前記一方のオペランドのＥＯＲ演算を行うＥＯＲ回路からなることを
   特徴とする請求項１の論理演算パリティ予測回路。
3. 前記補正信号作成回路が、前記一方のオペランドのパリティ検査回路で構成されたことを
   特徴とする請求項１の論理演算パリティ予測回路。
4. 前記論理演算命令が、オペランドの少なくとも一方を反転したＡＮＤ及びＯＲ命令を含む論理ＡＮＤ及び論理ＯＲ命令からなることを
   特徴とする請求項１の論理演算パリティ予測回路。
5. 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第２の選択信号で、選択的に前記補正回路に出力する選択回路を更に有することを
   特徴とする請求項１の論理演算パリティ予測回路。
6. 前記補正回路は、
   前記セレクタの前記パリティ反転条件と、前記予測パリティ回路の前記予測パリティ信号とのＥＯＲ演算を行う第１のＥＯＲ回路と、
   前記第１のＥＯＲ回路の出力と、前記補正信号とのＥＯＲ演算を行い、前記論理演算命令に応じた予測パリティを出力する第２のＥＯＲ回路とを有することを
   特徴とする請求項１の論理演算パリティ予測回路。
7. 前記予測パリティ回路の予測パリティを、前記論理演算命令に応じて制御する制御回路を更に有することを
   特徴とする請求項１の論理演算パリティ予測回路。
8. 前記パリティ検査回路は、
   前記一方のオペランドのＥＯＲ結果と、前記一方のオペランドのパリティビットとのＥＯＲを演算する演算回路で構成されたことを
   特徴とする請求項３の論理演算パリティ予測回路。
9. 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第２の選択信号で、選択的に前記補正回路に出力する選択回路を更に有し、
   前記予測パリティ回路は、
   前記第２の選択信号の反転信号で、前記一方のオペランドのパリティビットをゲートするゲート回路と、
   前記ゲート回路の出力と、前記他方のオペランドのパリティビットとのＥＯＲ演算を行うＥＯＲ回路とを有することを
   特徴とする請求項３の論理演算パリティ予測回路。
10. 一対の入力オペランドの論理演算を実行し、論理演算結果を出力する論理演算器と、
    前記論理演算結果のパリティを予測する論理演算パリティ予測回路とを有し、
    前記論理演算パリティ予測回路は、
    前記一対の入力オペランドのＡＮＤ論理演算のパリティ反転条件を演算する第１のパリティ反転条件演算回路と、
    前記一対の入力オペランドのＯＲ論理演算のパリティ反転条件を演算する第２のパリティ反転条件演算回路と、
    論理演算命令に応じて、前記第１のパリティ反転条件演算回路又は前記第２のパリティ反転条件演算回路のパリティ反転条件を選択するセレクタと、
    前記一対の入力オペランドのパリティビットのＥＯＲ演算を行う予測パリティ回路と、
    一方の入力オペランドのＥＯＲ演算を行い、補正信号を生成する補正信号生成回路と、
    前記補正信号と前記セレクタの前記パリティ反転条件とで、前記予測パリティ回路の前記予測パリティ信号を補正し、前記論理演算命令に応じた予測パリティを出力する補正回路とを有することを
    特徴とする論理演算回路。
11. 前記補正信号生成回路が、前記一方のオペランドのＥＯＲ演算を行うＥＯＲ回路からなることを
    特徴とする請求項１０の論理演算回路。
12. 前記補正信号作成回路が、前記一方のオペランドのパリティ検査回路で構成されたことを
    特徴とする請求項１０の論理演算回路。
13. 前記論理演算命令が、オペランドの少なくとも一方を反転したＡＮＤ及びＯＲ命令を含む論理ＡＮＤ及び論理ＯＲ命令からなることを
    特徴とする請求項１０の論理演算回路。
14. 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第２の選択信号で、選択的に前記補正回路に出力する選択回路を更に有することを
    特徴とする請求項１０の論理演算回路。
15. 前記補正回路は、
    前記セレクタの前記パリティ反転条件と、前記予測パリティ回路の前記予測パリティ信号とのＥＯＲ演算を行う第１のＥＯＲ回路と、
    前記第１のＥＯＲ回路の出力と、前記補正信号とのＥＯＲ演算を行い、前記論理演算命令に応じた予測パリティを出力する第２のＥＯＲ回路とを有することを
    特徴とする請求項１０の論理演算回路。
16. 前記予測パリティ回路の予測パリティを、前記論理演算命令に応じて制御する制御回路を更に有することを
    特徴とする請求項１０の論理演算回路。
17. 前記パリティ検査回路は、
    前記一方のオペランドのＥＯＲ結果と、前記一方のオペランドのパリティビットとのＥＯＲを演算する演算回路で構成されたことを
    特徴とする請求項１２の論理演算回路。
18. 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第２の選択信号で、選択的に前記補正回路に出力する選択回路を更に有し、
    前記予測パリティ回路は、
    前記第２の選択信号の反転信号で、前記一方のオペランドのパリティビットをゲートするゲート回路と、
    前記ゲート回路の出力と、前記他方のオペランドのパリティビットとのＥＯＲ演算を行うＥＯＲ回路とを有することを
    特徴とする請求項１２の論理演算回路。

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