JPH08212052A - 正規化データ生成回路 - Google Patents

正規化データ生成回路

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JPH08212052A
JPH08212052A JP7016320A JP1632095A JPH08212052A JP H08212052 A JPH08212052 A JP H08212052A JP 7016320 A JP7016320 A JP 7016320A JP 1632095 A JP1632095 A JP 1632095A JP H08212052 A JPH08212052 A JP H08212052A
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JP
Japan
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output
bit
input data
signal
decimal point
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Application number
JP7016320A
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English (en)
Inventor
Takeshi Kasuya
武 糟谷
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH08212052A publication Critical patent/JPH08212052A/ja
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Abstract

(57)【要約】 【目的】 ビット処理命令を用いることなく正規化デー
タを生成でき、高速性に優れた正規化データ生成回路の
提供。 【構成】 下位側に向かって、入力データの先頭ビット
と論理状態の異なるビットが最初に現れるビット位置を
検出し、入力データの小数点の位置から該ビット位置ま
での距離を表す情報を出力する情報出力手段と、該情報
出力手段１の出力に基づいて前記入力データをシフトす
るシフト手段２と、を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、正規化データ生成回路
に関し、特に、固定小数点形式や浮動小数点形式のディ
ジタル・データに適用する正規化データ生成回路に関す
る。例えば、２を基底とした浮動小数点形式のデータ・
フォーマットは、「Ｓ・Ｍ・Ｅ」の形式で表される。こ
こに、Ｓは符号ビットＭは仮数、Ｅは指数である。Ｍは
一般に、「１．ｂ1 ｂ2 ｂ3 ・・・ ｂm 」の形、すなわち
１以上２以下の範囲に「正規化」される。浮動小数点形
式の仮数部は、Ｍの小数点以下のビット列「ｂ1 ｂ2 ｂ
3 ・・・ ｂm 」で与えられる。
【０００２】いま、正規化前のＭの値が、仮に「０．０
１００１１０」であったとすると、正規化後のＭの値は
「１．００１１０００」となり、仮数部は「００１１０
００」となる。これは、正規化前のＭを２ビット右シフ
トし、上位の１ビットを取り除いたことに他ならない。
【０００３】
【従来の技術】従来、正規化データの生成は、概略以下
のようにして行なわれていた。すなわち、正規化前のデ
ータを取り込み、次いで、正規化のためのビットシフト
値（冒頭の例では２ビット右シフト）を「ビット処理命
令」により取得し、そのシフト値でデータをシフトして
正規化後のデータを得ていた。
【０００４】又は、複数のデータに対し一括的に正規化
を行なう場合には、それぞれのデータ毎に「ビット処理
命令」によりシフト値を取得し、最も大きな値を有する
データのシフト値で、すべてのデータをシフトしてい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の生成手法は、専ら「ビット処理命令」によるソフ
ト処理で行なうというものであったため、正規化データ
の生成に時間がかかり、高速性を追及できないという問
題点があった。
【０００６】
【目的】そこで、本発明は、ビット処理命令を用いるこ
となく正規化データを生成でき、高速性に優れた正規化
データ生成回路の提供を目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
上記目的を達成するためその原理図を図１に示すよう
に、下位側に向かって、入力データの先頭ビットと論理
状態の異なるビットが最初に現れるビット位置を検出
し、前記入力データの小数点の位置から該ビット位置ま
での距離を表す情報を出力する情報出力手段１と、該情
報出力手段１の出力に基づいて前記入力データをシフト
するシフト手段２と、を備えたことを特徴とする。
【０００８】又は、請求項２記載の発明は、上記目的を
達成するためその原理図を図２に示すように、下位側に
向かって、入力データの先頭ビットと論理状態の異なる
ビットが最初に現れるビット位置を検出し、前記入力デ
ータの小数点の位置から該ビット位置までの距離を表す
情報を出力する情報出力手段１０と、該情報出力手段１
０の出力と後述の記憶情報とを比較して値の小さい方を
選択する選択手段１１と、前記距離の最大値に相当する
値を初期値として記憶し、該記憶した値を前記記憶情報
として出力するとともに、該記憶した値を前記選択手段
１１の選択結果で更新する記憶手段１２と、該記憶手段
１２の出力に基づいて前記入力データをシフトするシフ
ト手段１３と、を備えたことを特徴とする。
【０００９】
【作用】入力データを、例えば「００００．０００１０
０００」と仮定する。但し、ピ、リオド（．）は小数点
の位置である。下位側に向かって、入力データの先頭ビ
ットと論理状態の異なるビット（この例では“１”）が
最初に現れるビット位置は、上位側から８ビット目であ
り、小数点位置からの距離は、小数点第１位を「０」と
すると「３」である。したがって、請求項１又は２記載
の発明では、シフト手段によって「３」ビットだけ左シ
フトした正規化後のデータ「００００．１００００００
０」が得られる。
【００１０】また、請求項２記載の発明では、入力デー
タ毎のシフト値の中で最小のものが記憶手段に記憶さ
れ、この記憶値によってシフト手段のシフト量が決定さ
れるから、複数のデータに対する一括的な正規化処理が
可能になる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３〜図９は本発明に係る正規化データ生成回路
の一実施例を示す図である。まず、構成を説明する。図
３において、２０はデータ・セレクタ（以下「ＳＥ
Ｌ」）、２１はデータメモリ（以下「ＲＡＭ」）、２２
はプライオリティ・エンコーダ（以下「ＰＲＥ」）、２
３は比較器（以下「ＣＭＰ」）、２４は制御部（以下
「ＣＮＴ」）、２５はシフト値・セレクタ（以下「ＲＧ
ＳＥＬ」）、２６はシフトレジスタ（以下「ＳＦＴ
Ｒ」）、２７はバレルシフタ（以下「ＢＳＦＴ」）であ
る。
【００１２】ここで、各部の概略機能を説明すると、Ｓ
ＥＬ２０は、入力データＩＮと正規化後のデータＯＵＴ
（ＢＳＦＴ２７の出力データ）の一方を選択するもの、
ＲＡＭ２１は、ＳＥＬ２０によって選択されたＩＮ又は
ＯＵＴをアドレスを付して複数格納するものである。な
お、図ではＲＡＭ（ランダム・アクセス・メモリ）を用
いているが、これに限るものではない。例えば、レジス
タ・ファイルで構成しても構わない。
【００１３】ＰＲＥ２２は、発明の要旨に記載の「情報
出力手段」としての機能を有し、ＲＡＭ２１に格納され
たＩＮの先頭ビット（符号ビット；Ｓ）を除くビットの
中で、下位側に向かって、先頭ビットと論理状態の異な
るビット（Ｓ＝“０”であれば“１”又はＳ＝“１”で
あれば“０”）が最初に現れるビット位置（便宜的に
「特異ビット位置」と呼ぶ）を検出するとともに、ＩＮ
の小数点位置から特異ビット位置までの距離を表す情報
を出力するものである。
【００１４】図４はＩＮのフォーマットとＰＲＥ２２の
出力値との対応図である。ＩＮは、Ｄ11〜Ｄ0 までの１
２ビットであり、最上位のビットＤ11は符号ビットであ
る。この例の場合、小数点の位置はビットＤ7 とＤ8 の
間である。いま、ＩＮを「００００．０００１０００
０」と仮定すると（以下「仮定パターン１」）、特異ビ
ットはＤ4 となり、ＰＲＥ２２から「３」が出力され
る。
【００１５】又は、ＩＮを「００００．０００００１１
１」と仮定すると（以下「仮定パターン２」）、特異ビ
ットはＤ2 となり、ＰＲＥ２２から「５」が出力され
る。又は、ＩＮを「００００．００１０１０１０」と仮
定すると（以下「仮定パターン３」）、特異ビットはＤ
5 となり、ＰＲＥ２２から「２」が出力される。本例の
場合、ＰＲＥ２２の出力の最大値は「７」であり、ＰＲ
Ｅ２２の出力フォーマットは符号ビット（Ｓ）を含めて
少なくとも４ビットあればよい。図５はＰＲＥ２２の出
力フォーマット（ＳＦＴＲ２６の出力フォーマットも兼
ねる）である。最上位ビットＰＲ3 は符号ビットであ
り、この符号ビットを除く３ビットＰＲ2 〜ＰＲ0 で出
力値を表す。例えば、仮定パターン１の場合には「００
１１」、仮定パターン２の場合には「０１０１」、仮定
パターン３の場合には「００１０」となる。
【００１６】ＣＭＰ２３は、ＰＲＥ２２の出力とＳＦＴ
Ｒ２６の出力とを比較するもの、ＣＮＴ２４は、ＣＭＰ
２３の比較結果やＰＲＥ２２の出力の符号ビット（ＰＲ
3 ）及びＳＦＴＲ２６の出力の符号ビット（ＳＦ3 ）に
基づいて、ＲＧＳＥＬ２５に対する切換制御信号ＳＮＯ
Ｐを発生するもので、ＳＮＯＰは、ＰＲＥ２２の出力が
ＳＦＴＲ２６の出力よりも小さいときにアクティブ、こ
の逆のときにインアクティブになる。また、ＲＧＳＥＬ
２５は、ＳＮＯＰがアクティブのときに、ＰＲＥ２２の
出力を選択する一方、ＳＮＯＰがインアクティブのとき
にはＳＦＴＲ２６の出力を選択するもので、このＲＧＳ
ＥＬ２５は、上述のＣＭＰ２３及びＣＮＴ２４ととも
に、発明の要旨に記載の「選択手段」としての機能を有
している。すなわち、ＲＧＳＥＬ２５は、ＰＲＥ２２の
出力がＳＦＴＲ２６の出力よりも小さいときにＰＲＥ２
２の出力を選択し、この逆に、ＳＦＴＲ２６の出力がＰ
ＲＥ２２の出力よりも小さいときにＳＦＴＲ２６の出力
を選択するものである。なお、かかる選択動作は、外部
からの信号ＲＧによって禁止できるようになっている。
例えば、信号ＲＧがアクティブのときには上記選択動作
を許容するが、インアクティブのときにはＰＲＥ２５の
出力だけを選択するようになっている。これは、信号Ｒ
Ｇがインアクティブのときに、ＳＮＯＰをアクティブに
固定することによって達成できる。
【００１７】ＳＦＴＲ２６は、ＲＧＳＥＬ２５の出力を
記憶するするもので、その記憶値の初期値は、ＰＲＥ２
２の出力の最大値（ここでは「７」）若しくはそれ以上
に設定されており、発明の要旨に記載の「記憶手段」と
して機能するものである。ＢＳＦＴ２７（シフト手段）
は、いわゆるＰシフタ（一度にＰビットまでのシフトが
できるシフタ；Ｐ≧２）の一種であり、ＳＦＴＲ２６の
出力に基づいてＩＮをＰビット左シフト又は右シフトし
たデータ（正規化データＯＵＴ）を生成し出力するもの
である。
【００１８】なお、図６及び図７は、ＣＭＰ２３、ＣＮ
Ｔ２４及びＲＧＳＥＬ２５の好ましい構成例である。図
６において、ＣＭＰ２３は、ＳＦＴＲ２６の出力（ＳＦ
3 〜ＳＦ0 ）の反転データを生成するＮＯＴゲート２３
ａ〜２３ｄと、この反転データに＋１（キャリーイン；
ＣI ）した値、すなわちＳＦＴＲ２６の出力（ＳＦ3〜
ＳＦ0 ）の２の補数とＰＲＥ２２の出力（ＰＲ3 〜ＰＲ
0 ）とを加算……言い換えればＰＲＥ２２の出力（ＰＲ
3 〜ＰＲ0 ）からＳＦＴＲ２６の出力（ＳＦ3〜Ｓ
Ｆ0 ）を減算……する４ビット加算器２３ｅと、を有し
ている。ＣＮＴ２４は、ＰＲＥ２２の符号ビット（ＰＲ
3 ）を反転するＮＯＴゲート２４ａと、ＮＯＴゲート２
４ａの出力とＳＦＴＲ２６の出力の符号ビット（Ｓ
Ｆ3 ）との論理和をとるＯＲゲート２４ｂと、ＰＲＥ２
２の符号ビット（ＰＲ3 ）とＳＦＴＲ２６の符号ビット
（ＳＦ3 ）との排他的論理和をとるＸＯＲゲート２４ｃ
と、ＸＯＲゲート２４ｃとＣＭＰ２３の４ビット加算器
２３ｅのキャリーアウト（ＣO ）との論理和をとるＯＲ
ゲート２４ｄと、ＯＲゲート２４ｂの出力とＯＲゲート
２４ｄの論理積をとるＡＮＤゲート２４ｅと、信号ＲＧ
を反転するＮＯＴゲート２４ｆと、ＮＯＴゲート２４ｆ
の出力とＡＮＤゲート２４ｅの出力との論理積をとるＡ
ＮＤゲート２４ｇと、を有している。また、図７におい
て、ＲＧＳＥＬ２５は、信号ＳＮＯＰを反転するＮＯＴ
ゲート２５ａと、ＰＲＥ２２の出力（ＰＲ3 〜ＰＲ0 ）
とＮＯＴゲート２５ａの出力との論理積をとるＡＮＤゲ
ート２５ｂと、ＳＦＴＲ２６の出力（ＳＦ3 〜ＳＦ0 ）
の出力と信号ＳＮＯＰとの論理積をとるＡＮＤゲート２
５ｃと、ＡＮＤゲート２５ｂとＡＮＤゲート２５ｃとの
論理和をとるＯＲゲート２５ｄと、を有している。
【００１９】ここで、ＲＧＳＥＬ２５は、前述したよう
に、信号ＳＮＯＰの状態に応じて、ＰＲＥ２２の出力
（ＰＲ3 〜ＰＲ0 ）とＳＦＴＲ２６の出力（ＳＦ3 〜Ｓ
Ｆ0 ）とを選択するものであるが、図７の構成で、この
ような動作が得られるか検証してみる。なお、以下の説
明において、Ｓは各ゲートの出力信号を表し、その添え
字はゲートに付した符号に対応する。例えば、Ｓ
25d は、ＯＲゲート２５ｄの出力信号である。
【００２０】ＲＧＳＥＬ２５の出力は信号Ｓ25d で与え
られ、この信号Ｓ25d は信号Ｓ25b又は信号Ｓ25c であ
る。二つのＡＮＤゲート２５ｂ、２５ｃは、信号ＳＮＯ
Ｐの論理に応じて相補的にオン／オフするスイッチと見
做すことができる。すなわち、信号ＳＮＯＰが“１”で
あれば、左側のＡＮＤゲート２５ｂがオフ、右側のＡＮ
Ｄゲート２５ｃがオンとなり、一方、信号ＳＮＯＰが
“０”であれば、この逆に、左側のＡＮＤゲート２５ｂ
がオン、右側のＡＮＤゲート２５ｃがオフとなる。左側
のＡＮＤゲート２５ｂは、ＰＲＥ２２の出力（ＰＲ3 〜
ＰＲ0 ）をスイッチするもの、右側のＡＮＤゲート２５
ｃは、ＳＦＴＲ２６の出力（ＳＦ3 〜ＳＦ 0 ）をスイッ
チするものである。したがって、信号ＳＮＯＰを“１”
にした場合には、ＳＦＴＲ２６の出力（ＳＦ3 〜Ｓ
Ｆ0 ）を選択でき、又は、信号ＳＮＯＰを“０”にした
場合には、ＰＲＥ２２の出力（ＰＲ3 〜ＰＲ0 ）を選択
できるから、図７の構成によるＲＧＳＥＬ２５は、信号
ＳＮＯＰの状態に応じて、ＰＲＥ２２の出力（ＰＲ3 〜
ＰＲ0 ）とＳＦＴＲ２６の出力（ＳＦ3 〜ＳＦ0 ）とを
選択するという動作が得られるのである。なお、図７の
構成において、信号ＳＮＯＰのアクティブ状態とは
“０”のことを言う。
【００２１】信号ＳＮＯＰはＣＮＴ２４で作られる。図
６の構成において、信号ＳＮＯＰ＝信号Ｓ24g である。
この信号Ｓ24g は、信号Ｓ24f が“０”（すなわち信号
ＲＧが“１”）のときに“０”に固定される。したがっ
て、信号ＲＧを“１”にしておけば、信号ＳＮＯＰが
“０”（アクティブ）となって、ＲＧＳＥＬ２５でＰＲ
Ｅ２２の出力が選択され続けるから、一つの入力データ
ＩＮに対する正規化処理を行なうことができる。なお、
図６の構成において、信号ＲＧのインアクティブ状態と
は“１”のことである。
【００２２】信号ＲＧをアクティブ（“０”）にする
と、信号Ｓ24f が“１”となって、ＡＮＤゲート２４ｇ
がオンし、信号ＳＮＯＰ＝信号Ｓ24e となる。信号Ｓ
24e は、信号Ｓ24b 又は信号Ｓ24d と同一論理である。
信号Ｓ24b は、ＰＲＥ２２の出力の符号ビット（Ｐ
Ｒ3 ）が“０”のとき（すなわち出力が正のとき）に
“１”となり、そうでないときには、ＳＦＴＲ２６の出
力の符号ビット（ＰＲ3 ）の状態と同じになる。すなわ
ち、信号Ｓ24d は、ＰＲＥ２２の出力が正のとき、又
は、ＳＦＴＲ２６の出力が負のときに“１”となる。ま
た、信号Ｓ24d は、ＰＲＥ２２の出力の符号ビット（Ｐ
Ｒ3 ）とＳＦＴＲ２６の出力の符号ビット（ＳＦ3 ）と
が“１”と“０”又は“０”と“１”の関係になったと
き、若しくは、ＣＭＰ２３の４ビット加算器２３ｅで桁
上り（ＣO ＝“１”）が生じたときに“１”となる。
【００２３】以下、ＰＲＥ２２の出力（ＰＲ3 〜Ｐ
Ｒ0 ）と、ＳＦＴＲ２６の出力（ＳＦ3〜ＳＦ0 ）との
組み合わせに応じた、４ビット加算器２３ｅの演算結果
（特にキャリーアウトＣO ）のリストを示す。なお、リ
スト中の「マーク」は、両出力の大小関係を表してい
る。具体的には、右開き不等号（＜）で「ＰＲ3 〜ＰＲ
0 ＜ＳＦ3 〜ＳＦ0 」の関係を、左開き不等号（＞）で
「ＰＲ3 〜ＰＲ0 ＞ＳＦ3 〜ＳＦ0 」の関係を、等号
（＝）で「ＰＲ3 〜ＰＲ0 ＝ＳＦ3 〜ＳＦ0 」の関係を
表している。 （１）ＰＲ3 〜ＰＲ0 ＝「００００」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ００００＋１１１１＋１＝００００ １ ＝ ０００１（１１１０） ００００＋１１１０＋１＝１１１１ ０ ＜ ００１０（１１０１） ００００＋１１０１＋１＝１１１０ ０ ＜ ００１１（１１００） ００００＋１１００＋１＝１１０１ ０ ＜ ０１００（１０１１） ００００＋１０１１＋１＝１１００ ０ ＜ ０１０１（１０１０） ００００＋１０１０＋１＝１０１１ ０ ＜ ０１１０（１００１） ００００＋１００１＋１＝１０１０ ０ ＜ ０１１１（１０００） ００００＋１０００＋１＝１００１ ０ ＜ １０００（０１１１） ００００＋０１１１＋１＝１０００ ０ ＞ １００１（０１１０） ００００＋０１１０＋１＝０１１１ ０ ＞ １０１０（０１０１） ００００＋０１０１＋１＝０１１０ ０ ＞ １０１１（０１００） ００００＋０１００＋１＝０１０１ ０ ＞ １１００（００１１） ００００＋００１１＋１＝０１００ ０ ＞ １１０１（００１０） ００００＋００１０＋１＝００１１ ０ ＞ １１１０（０００１） ００００＋０００１＋１＝００１０ ０ ＞ １１１１（００００） ００００＋００００＋１＝０００１ ０ ＞ （２）ＰＲ3 〜ＰＲ0 ＝「０００１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ０００１＋１１１１＋１＝０００１ １ ＞ ０００１（１１１０） ０００１＋１１１０＋１＝００００ １ ＝ ００１０（１１０１） ０００１＋１１０１＋１＝１１１１ ０ ＜ ００１１（１１００） ０００１＋１１００＋１＝１１１０ ０ ＜ ０１００（１０１１） ０００１＋１０１１＋１＝１１０１ ０ ＜ ０１０１（１０１０） ０００１＋１０１０＋１＝１１００ ０ ＜ ０１１０（１００１） ０００１＋１００１＋１＝１０１１ ０ ＜ ０１１１（１０００） ０００１＋１０００＋１＝１０１０ ０ ＜ １０００（０１１１） ０００１＋０１１１＋１＝１００１ ０ ＞ １００１（０１１０） ０００１＋０１１０＋１＝１０００ ０ ＞ １０１０（０１０１） ０００１＋０１０１＋１＝０１１１ ０ ＞ １０１１（０１００） ０００１＋０１００＋１＝０１１０ ０ ＞ １１００（００１１） ０００１＋００１１＋１＝０１０１ ０ ＞ １１０１（００１０） ０００１＋００１０＋１＝０１００ ０ ＞ １１１０（０００１） ０００１＋０００１＋１＝００１１ ０ ＞ １１１１（００００） ０００１＋００００＋１＝００１０ ０ ＞ （３）ＰＲ3 〜ＰＲ0 ＝「００１０」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ００１０＋１１１１＋１＝００１０ １ ＞ ０００１（１１１０） ００１０＋１１１０＋１＝０００１ １ ＞ ００１０（１１０１） ００１０＋１１０１＋１＝００００ １ ＝ ００１１（１１００） ００１０＋１１００＋１＝１１１１ ０ ＜※3 ０１００（１０１１） ００１０＋１０１１＋１＝１１１０ ０ ＜ ０１０１（１０１０） ００１０＋１０１０＋１＝１１０１ ０ ＜ ０１１０（１００１） ００１０＋１００１＋１＝１１００ ０ ＜ ０１１１（１０００） ００１０＋１０００＋１＝１０１１ ０ ＜ １０００（０１１１） ００１０＋０１１１＋１＝１０１０ ０ ＞ １００１（０１１０） ００１０＋０１１０＋１＝１００１ ０ ＞ １０１０（０１０１） ００１０＋０１０１＋１＝１０００ ０ ＞ １０１１（０１００） ００１０＋０１００＋１＝０１１１ ０ ＞ １１００（００１１） ００１０＋００１１＋１＝０１１０ ０ ＞ １１０１（００１０） ００１０＋００１０＋１＝０１０１ ０ ＞ １１１０（０００１） ００１０＋０００１＋１＝０１００ ０ ＞ １１１１（００００） ００１０＋００００＋１＝００１１ ０ ＞ （４）ＰＲ3 〜ＰＲ0 ＝「００１１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ００１１＋１１１１＋１＝００１１ １ ＞ ０００１（１１１０） ００１１＋１１１０＋１＝００１０ １ ＞ ００１０（１１０１） ００１１＋１１０１＋１＝０００１ １ ＞ ００１１（１１００） ００１１＋１１００＋１＝００００ １ ＝ ０１００（１０１１） ００１１＋１０１１＋１＝１１１１ ０ ＜ ０１０１（１０１０） ００１１＋１０１０＋１＝１１１０ ０ ＜ ０１１０（１００１） ００１１＋１００１＋１＝１１０１ ０ ＜ ０１１１（１０００） ００１１＋１０００＋１＝１１００ ０ ＜※1 １０００（０１１１） ００１１＋０１１１＋１＝１０１１ ０ ＞ １００１（０１１０） ００１１＋０１１０＋１＝１０１０ ０ ＞ １０１０（０１０１） ００１１＋０１０１＋１＝１００１ ０ ＞ １０１１（０１００） ００１１＋０１００＋１＝１０００ ０ ＞ １１００（００１１） ００１１＋００１１＋１＝０１１１ ０ ＞ １１０１（００１０） ００１１＋００１０＋１＝０１１０ ０ ＞ １１１０（０００１） ００１１＋０００１＋１＝０１０１ ０ ＞ １１１１（００００） ００１１＋００００＋１＝０１００ ０ ＞ （５）ＰＲ3 〜ＰＲ0 ＝「０１００」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ０１００＋１１１１＋１＝０１００ １ ＞ ０００１（１１１０） ０１００＋１１１０＋１＝００１１ １ ＞ ００１０（１１０１） ０１００＋１１０１＋１＝００１０ １ ＞ ００１１（１１００） ０１００＋１１００＋１＝０００１ １ ＞ ０１００（１０１１） ０１００＋１０１１＋１＝００００ １ ＝ ０１０１（１０１０） ０１００＋１０１０＋１＝１１１１ ０ ＜ ０１１０（１００１） ０１００＋１００１＋１＝１１１０ ０ ＜ ０１１１（１０００） ０１００＋１０００＋１＝１１０１ ０ ＜ １０００（０１１１） ０１００＋０１１１＋１＝１１００ ０ ＞ １００１（０１１０） ０１００＋０１１０＋１＝１０１１ ０ ＞ １０１０（０１０１） ０１００＋０１０１＋１＝１０１０ ０ ＞ １０１１（０１００） ０１００＋０１００＋１＝１００１ ０ ＞ １１００（００１１） ０１００＋００１１＋１＝１０００ ０ ＞ １１０１（００１０） ０１００＋００１０＋１＝０１１１ ０ ＞ １１１０（０００１） ０１００＋０００１＋１＝０１１０ ０ ＞ １１１１（００００） ０１００＋００００＋１＝０１０１ ０ ＞ （６）ＰＲ3 〜ＰＲ0 ＝「０１０１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ０１０１＋１１１１＋１＝０１０１ １ ＞ ０００１（１１１０） ０１０１＋１１１０＋１＝０１００ １ ＞ ００１０（１１０１） ０１０１＋１１０１＋１＝００１１ １ ＞ ００１１（１１００） ０１０１＋１１００＋１＝００１０ １ ＞※2 ０１００（１０１１） ０１０１＋１０１１＋１＝０００１ １ ＞ ０１０１（１０１０） ０１０１＋１０１０＋１＝００００ １ ＝ ０１１０（１００１） ０１０１＋１００１＋１＝１１１１ ０ ＜ ０１１１（１０００） ０１０１＋１０００＋１＝１１１０ ０ ＜ １０００（０１１１） ０１０１＋０１１１＋１＝１１０１ ０ ＞ １００１（０１１０） ０１０１＋０１１０＋１＝１１００ ０ ＞ １０１０（０１０１） ０１０１＋０１０１＋１＝１０１１ ０ ＞ １０１１（０１００） ０１０１＋０１００＋１＝１０１０ ０ ＞ １１００（００１１） ０１０１＋００１１＋１＝１００１ ０ ＞ １１０１（００１０） ０１０１＋００１０＋１＝１０００ ０ ＞ １１１０（０００１） ０１０１＋０００１＋１＝０１１１ ０ ＞ １１１１（００００） ０１０１＋００００＋１＝０１１０ ０ ＞ （７）ＰＲ3 〜ＰＲ0 ＝「０１１０」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ０１１０＋１１１１＋１＝０１１０ １ ＞ ０００１（１１１０） ０１１０＋１１１０＋１＝０１０１ １ ＞ ００１０（１１０１） ０１１０＋１１０１＋１＝０１００ １ ＞ ００１１（１１００） ０１１０＋１１００＋１＝００１１ １ ＞ ０１００（１０１１） ０１１０＋１０１１＋１＝００１０ １ ＞ ０１０１（１０１０） ０１１０＋１０１０＋１＝０００１ １ ＞ ０１１０（１００１） ０１１０＋１００１＋１＝００００ １ ＝ ０１１１（１０００） ０１１０＋１０００＋１＝１１１１ ０ ＜ １０００（０１１１） ０１１０＋０１１１＋１＝１１１０ ０ ＞ １００１（０１１０） ０１１０＋０１１０＋１＝１１０１ ０ ＞ １０１０（０１０１） ０１１０＋０１０１＋１＝１１００ ０ ＞ １０１１（０１００） ０１１０＋０１００＋１＝１０１１ ０ ＞ １１００（００１１） ０１１０＋００１１＋１＝１０１０ ０ ＞ １１０１（００１０） ０１１０＋００１０＋１＝１００１ ０ ＞ １１１０（０００１） ０１１０＋０００１＋１＝１０００ ０ ＞ １１１１（００００） ０１１０＋００００＋１＝０１１１ ０ ＞ （８）ＰＲ3 〜ＰＲ0 ＝「０１１１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） ０１１１＋１１１１＋１＝０１１１ １ ＞ ０００１（１１１０） ０１１１＋１１１０＋１＝０１１０ １ ＞ ００１０（１１０１） ０１１１＋１１０１＋１＝０１０１ １ ＞ ００１１（１１００） ０１１１＋１１００＋１＝０１００ １ ＞ ０１００（１０１１） ０１１１＋１０１１＋１＝００１１ １ ＞ ０１０１（１０１０） ０１１１＋１０１０＋１＝００１０ １ ＞ ０１１０（１００１） ０１１１＋１００１＋１＝０００１ １ ＞ ０１１１（１０００） ０１１１＋１０００＋１＝００００ １ ＝ １０００（０１１１） ０１１１＋０１１１＋１＝１１１１ ０ ＞ １００１（０１１０） ０１１１＋０１１０＋１＝１１１０ ０ ＞ １０１０（０１０１） ０１１１＋０１０１＋１＝１１０１ ０ ＞ １０１１（０１００） ０１１１＋０１００＋１＝１１００ ０ ＞ １１００（００１１） ０１１１＋００１１＋１＝１０１１ ０ ＞ １１０１（００１０） ０１１１＋００１０＋１＝１０１０ ０ ＞ １１１０（０００１） ０１１１＋０００１＋１＝１００１ ０ ＞ １１１１（００００） ０１１１＋００００＋１＝１０００ ０ ＞ （９）ＰＲ3 〜ＰＲ0 ＝「１０００」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １０００＋１１１１＋１＝１０００ １ ＜ ０００１（１１１０） １０００＋１１１０＋１＝０１１１ １ ＜ ００１０（１１０１） １０００＋１１０１＋１＝０１１０ １ ＜ ００１１（１１００） １０００＋１１００＋１＝０１０１ １ ＜ ０１００（１０１１） １０００＋１０１１＋１＝０１００ １ ＜ ０１０１（１０１０） １０００＋１０１０＋１＝００１１ １ ＜ ０１１０（１００１） １０００＋１００１＋１＝００１０ １ ＜ ０１１１（１０００） １０００＋１０００＋１＝０００１ １ ＜ １０００（０１１１） １０００＋０１１１＋１＝００００ １ ＝ １００１（０１１０） １０００＋０１１０＋１＝１１１１ ０ ＞ １０１０（０１０１） １０００＋０１０１＋１＝１１１０ ０ ＞ １０１１（０１００） １０００＋０１００＋１＝１１０１ ０ ＞ １１００（００１１） １０００＋００１１＋１＝１１００ ０ ＞ １１０１（００１０） １０００＋００１０＋１＝１０１１ ０ ＞ １１１０（０００１） １０００＋０００１＋１＝１０１０ ０ ＞ １１１１（００００） １０００＋００００＋１＝１００１ ０ ＞ （１０）ＰＲ3 〜ＰＲ0 ＝「１００１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １００１＋１１１１＋１＝１００１ １ ＜ ０００１（１１１０） １００１＋１１１０＋１＝１０００ １ ＜ ００１０（１１０１） １００１＋１１０１＋１＝０１１１ １ ＜ ００１１（１１００） １００１＋１１００＋１＝０１１０ １ ＜ ０１００（１０１１） １００１＋１０１１＋１＝０１０１ １ ＜ ０１０１（１０１０） １００１＋１０１０＋１＝０１００ １ ＜ ０１１０（１００１） １００１＋１００１＋１＝００１１ １ ＜ ０１１１（１０００） １００１＋１０００＋１＝００１０ １ ＜ １０００（０１１１） １００１＋０１１１＋１＝０００１ １ ＜ １００１（０１１０） １００１＋０１１０＋１＝００００ １ ＝ １０１０（０１０１） １００１＋０１０１＋１＝１１１１ ０ ＞ １０１１（０１００） １００１＋０１００＋１＝１１１０ ０ ＞ １１００（００１１） １００１＋００１１＋１＝１１０１ ０ ＞ １１０１（００１０） １００１＋００１０＋１＝１１００ ０ ＞ １１１０（０００１） １００１＋０００１＋１＝１０１１ ０ ＞ １１１１（００００） １００１＋００００＋１＝１０１０ ０ ＞ （１１）ＰＲ3 〜ＰＲ0 ＝「１０１０」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １０１０＋１１１１＋１＝１０１０ １ ＜ ０００１（１１１０） １０１０＋１１１０＋１＝１００１ １ ＜ ００１０（１１０１） １０１０＋１１０１＋１＝１０００ １ ＜ ００１１（１１００） １０１０＋１１００＋１＝０１１１ １ ＜ ０１００（１０１１） １０１０＋１０１１＋１＝０１１０ １ ＜ ０１０１（１０１０） １０１０＋１０１０＋１＝０１０１ １ ＜ ０１１０（１００１） １０１０＋１００１＋１＝０１００ １ ＜ ０１１１（１０００） １０１０＋１０００＋１＝００１１ １ ＜ １０００（０１１１） １０１０＋０１１１＋１＝００１０ １ ＜ １００１（０１１０） １０１０＋０１１０＋１＝０００１ １ ＜ １０１０（０１０１） １０１０＋０１０１＋１＝００００ １ ＝ １０１１（０１００） １０１０＋０１００＋１＝１１１１ ０ ＞ １１００（００１１） １０１０＋００１１＋１＝１１１０ ０ ＞ １１０１（００１０） １０１０＋００１０＋１＝１１０１ ０ ＞ １１１０（０００１） １０１０＋０００１＋１＝１１００ ０ ＞ １１１１（００００） １０１０＋００００＋１＝１０１１ ０ ＞ （１２）ＰＲ3 〜ＰＲ0 ＝「１０１１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １０１１＋１１１１＋１＝１０１１ １ ＜ ０００１（１１１０） １０１１＋１１１０＋１＝１０１０ １ ＜ ００１０（１１０１） １０１１＋１１０１＋１＝１００１ １ ＜ ００１１（１１００） １０１１＋１１００＋１＝１０００ １ ＜ ０１００（１０１１） １０１１＋１０１１＋１＝０１１１ １ ＜ ０１０１（１０１０） １０１１＋１０１０＋１＝０１１０ １ ＜ ０１１０（１００１） １０１１＋１００１＋１＝０１０１ １ ＜ ０１１１（１０００） １０１１＋１０００＋１＝０１００ １ ＜ １０００（０１１１） １０１１＋０１１１＋１＝００１１ １ ＜ １００１（０１１０） １０１１＋０１１０＋１＝００１０ １ ＜ １０１０（０１０１） １０１１＋０１０１＋１＝０００１ １ ＜ １０１１（０１００） １０１１＋０１００＋１＝００００ １ ＝ １１００（００１１） １０１１＋００１１＋１＝１１１１ ０ ＞ １１０１（００１０） １０１１＋００１０＋１＝１１１０ ０ ＞ １１１０（０００１） １０１１＋０００１＋１＝１１０１ ０ ＞ １１１１（００００） １０１１＋００００＋１＝１１００ ０ ＞ （１３）ＰＲ3 〜ＰＲ0 ＝「１１００」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １１００＋１１１１＋１＝１１００ １ ＜ ０００１（１１１０） １１００＋１１１０＋１＝１０１１ １ ＜ ００１０（１１０１） １１００＋１１０１＋１＝１０１０ １ ＜ ００１１（１１００） １１００＋１１００＋１＝１００１ １ ＜ ０１００（１０１１） １１００＋１０１１＋１＝１０００ １ ＜ ０１０１（１０１０） １１００＋１０１０＋１＝０１１１ １ ＜ ０１１０（１００１） １１００＋１００１＋１＝０１１０ １ ＜ ０１１１（１０００） １１００＋１０００＋１＝０１０１ １ ＜ １０００（０１１１） １１００＋０１１１＋１＝０１００ １ ＜ １００１（０１１０） １１００＋０１１０＋１＝００１１ １ ＜ １０１０（０１０１） １１００＋０１０１＋１＝００１０ １ ＜ １０１１（０１００） １１００＋０１００＋１＝０００１ １ ＜ １１００（００１１） １１００＋００１１＋１＝００００ １ ＝ １１０１（００１０） １１００＋００１０＋１＝１１１１ ０ ＞ １１１０（０００１） １１００＋０００１＋１＝１１１０ ０ ＞ １１１１（００００） １１００＋００００＋１＝１１０１ ０ ＞ （１４）ＰＲ3 〜ＰＲ0 ＝「１１０１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １１０１＋１１１１＋１＝１１０１ １ ＜ ０００１（１１１０） １１０１＋１１１０＋１＝１１００ １ ＜ ００１０（１１０１） １１０１＋１１０１＋１＝１０１１ １ ＜ ００１１（１１００） １１０１＋１１００＋１＝１０１０ １ ＜ ０１００（１０１１） １１０１＋１０１１＋１＝１００１ １ ＜ ０１０１（１０１０） １１０１＋１０１０＋１＝１０００ １ ＜ ０１１０（１００１） １１０１＋１００１＋１＝０１１１ １ ＜ ０１１１（１０００） １１０１＋１０００＋１＝０１１０ １ ＜ １０００（０１１１） １１０１＋０１１１＋１＝０１０１ １ ＜ １００１（０１１０） １１０１＋０１１０＋１＝０１００ １ ＜ １０１０（０１０１） １１０１＋０１０１＋１＝００１１ １ ＜ １０１１（０１００） １１０１＋０１００＋１＝００１０ １ ＜ １１００（００１１） １１０１＋００１１＋１＝０００１ １ ＜ １１０１（００１０） １１０１＋００１０＋１＝００００ １ ＝ １１１０（０００１） １１０１＋０００１＋１＝１１１１ ０ ＞ １１１１（００００） １１０１＋００００＋１＝１１１０ ０ ＞ （１５）ＰＲ3 〜ＰＲ0 ＝「１１１０」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １１１０＋１１１１＋１＝１１１０ １ ＜ ０００１（１１１０） １１１０＋１１１０＋１＝１１０１ １ ＜ ００１０（１１０１） １１１０＋１１０１＋１＝１１００ １ ＜ ００１１（１１００） １１１０＋１１００＋１＝１０１１ １ ＜ ０１００（１０１１） １１１０＋１０１１＋１＝１０１０ １ ＜ ０１０１（１０１０） １１１０＋１０１０＋１＝１００１ １ ＜ ０１１０（１００１） １１１０＋１００１＋１＝１０００ １ ＜ ０１１１（１０００） １１１０＋１０００＋１＝０１１１ １ ＜ １０００（０１１１） １１１０＋０１１１＋１＝０１１０ １ ＜ １００１（０１１０） １１１０＋０１１０＋１＝０１０１ １ ＜ １０１０（０１０１） １１１０＋０１０１＋１＝０１００ １ ＜ １０１１（０１００） １１１０＋０１００＋１＝００１１ １ ＜ １１００（００１１） １１１０＋００１１＋１＝００１０ １ ＜ １１０１（００１０） １１１０＋００１０＋１＝０００１ １ ＜ １１１０（０００１） １１１０＋０００１＋１＝００００ １ ＝ １１１１（００００） １１１０＋００００＋１＝１１１１ ０ ＞ （１６）ＰＲ3 〜ＰＲ0 ＝「１１１１」のとき、 ＳＦ3 〜ＳＦ0 （反転出力） 演算式（ＰＲ＋反転出力＋ＣI ） ＣO マ-ク ─────────────────────────────────── ００００（１１１１） １１１１＋１１１１＋１＝１１１１ １ ＜ ０００１（１１１０） １１１１＋１１１０＋１＝１１１０ １ ＜ ００１０（１１０１） １１１１＋１１０１＋１＝１１０１ １ ＜ ００１１（１１００） １１１１＋１１００＋１＝１１００ １ ＜ ０１００（１０１１） １１１１＋１０１１＋１＝１０１１ １ ＜ ０１０１（１０１０） １１１１＋１０１０＋１＝１０１０ １ ＜ ０１１０（１００１） １１１１＋１００１＋１＝１００１ １ ＜ ０１１１（１０００） １１１１＋１０００＋１＝１０００ １ ＜ １０００（０１１１） １１１１＋０１１１＋１＝０１１１ １ ＜ １００１（０１１０） １１１１＋０１１０＋１＝０１１０ １ ＜ １０１０（０１０１） １１１１＋０１０１＋１＝０１０１ １ ＜ １０１１（０１００） １１１１＋０１００＋１＝０１００ １ ＜ １１００（００１１） １１１１＋００１１＋１＝００１１ １ ＜ １１０１（００１０） １１１１＋００１０＋１＝００１０ １ ＜ １１１０（０００１） １１１１＋０００１＋１＝０００１ １ ＜ １１１１（００００） １１１１＋００００＋１＝００００ １ ＝ 前述したように、複数の入力データＩＮに対して正規化
処理をする場合には、各入力データ毎のシフト値のうち
最小のものをＳＦＴＲ２６に格納するが、それには、Ｒ
ＧＳＥＬ２５によって、ＰＲＥ２２の出力（ＰＲ3 〜Ｐ
Ｒ0 ）とＳＦＴＲ２６の出力（ＳＦ3 〜ＳＦ0 ）のうち
小さい方を選択する必要がある。ＣＮＴ２４で作られる
信号ＳＮＯＰは、そのための制御信号であり、この信号
ＳＮＯＰは、「ＰＲ3 〜ＰＲ0 ＜ＳＦ3 〜ＳＦ0 」又は
「ＰＲ3 〜ＰＲ0 ＝ＳＦ3 〜ＳＦ 0 」の場合に“０”、
「ＰＲ3 〜ＰＲ0 ＞ＳＦ3 〜ＳＦ0 」の場合に“１”に
ならなければならない。
【００２４】図６の構成で、このような信号動作が得ら
れるかを検証してみる。例えば、上記（１）に注目する
と、（１）はＰＲ3 〜ＰＲ0 が「００００」の場合であ
り、右端の「マーク」で示すように、ＰＲ3 〜ＰＲ0 と
ＳＦ3 〜ＳＦ0 とが等しい場合（＝）、ＰＲ3 〜ＰＲ0
が小さい場合（＜）、ＳＦ3 〜ＳＦ0 が小さい場合
（＞）の三つのパターンに分かれる。なお、等しい場合
（＝）は、ＲＧＳＥＬ２５によってどちらを選択しても
支障がないから（すなわちＳＮＯＰは“０”でも“１”
でも構わないから）説明を省く。
【００２５】まず、ＰＲ3 〜ＰＲ0 が小さい場合
（＜）、例えば、ＳＦ3 〜ＳＦ0 が「０００１」の場合
を考える。反転出力は、図６のＣＭＰ２３のＮＯＴゲー
ト２３ａ〜２３ｄの出力である。ＣＭＰ２３の４ビット
加算器２３ｅは、この場合、リストにも示すように「０
０００」＋「１１１０」＋「１」の計算を行う。計算式
の第１項目はＰＲ3 〜ＰＲ0 の値、第２項目は反転出
力、第３項目は定数（キャリーイン）である。計算結果
は「１１１１」であり、キャリーは発生しない（ＣO ＝
０）。これを図６に当てはめてみると、いま、ＰＲ3 と
ＳＦ3 は“０”であるから、信号Ｓ24a とＳ24b が
“１”、信号Ｓ24c が“０”になる。ここで、ＣO は
“０”であるから、信号Ｓ24d が“０”になり、結局、
信号ＳＮＯＰの状態が、意図したとおり“０”になる。
【００２６】一方、ＳＦ3 〜ＳＦ0 が小さい場合
（＞）、例えば、ＳＦ3 〜ＳＦ0 が「１０００」の場合
には、信号Ｓ24a 、Ｓ24b 及びＳ24c が“１”になり、
ＣO が“０”であっても、信号Ｓ24d が“１”になるか
ら、結局、信号ＳＮＯＰの状態が、意図したとおり
“１”になる。なお、信号ＲＧを“１”にすると、信号
ＳＮＯＰの状態が“０”に固定され、ＲＧＳＥＬ２５で
ＰＲＥ２２の出力が選択され続けるから、一つの入力デ
ータＩＮに対して正規化処理を行なう場合でも支障がな
い。
【００２７】次に、作用を説明する。一つの入力データ
ＩＮを正規化する場合には、まず、信号ＲＧをインアク
ティブ（“１”）にし、信号ＳＮＯＰを“０”にしてＲ
ＧＳＥＬ２５をＰＲＥ２２の出力選択状態に固定する。
入力データＩＮを、例えば、冒頭の仮定パターン１
（「００００．０００１００００」）とすると、符号ビ
ットを除く上位ビットで最初に“１”が立つ特異ビット
はＤ4 であるから、図４より、ＰＲＥ２２から「３」
（ＰＲ3 〜ＰＲ0 ＝「００１１」）が出力される。そし
て、この「３」がＲＧＳＥＬ２５を介してＳＦＴＲ２６
にセット（ＳＦ3 〜ＳＦ0 ＝「００１１」）され、次い
で、ＢＳＦＴ２７によって、ＳＦＴＲ２６のセット値に
応じた入力データＩＮのビットシフト操作が行なわれ
る。すなわち、この場合には、ＳＦＴＲ２６に「３」が
セットされているから、入力データＩＮに対して「３」
ビットの左シフトが行なわれ、シフト後のデータが正規
化データＯＵＴとして出力されることになる。
【００２８】一方、複数の入力データを一括的に正規化
する場合には、まず、信号ＲＧをアクティブ（“０”）
にし、ＲＧＳＥＬ２５の選択動作を許容する。複数の入
力データの順番を、例えば、冒頭の仮定パターン１、
２、３の順とすると、最初のＰＲＥ２２の出力は、一つ
の入力データに対する正規化処理の場合と同様に「３」
（ＰＲ3 〜ＰＲ0 ＝「００１１」）となる。
【００２９】いま、ＳＦＴＲ２６の出力値は初期値の
「７」（ＳＦ3 〜ＳＦ0 ＝「０１１１」）であり、
「３」＜「７」であるから（リストの※1 参照）、信号
ＳＮＯＰはアクティブ（“０”）になる。したがって、
ＲＧＳＥＬ２５は、この信号ＳＮＯＰに従って、ＰＲＥ
２２の出力（「３」）を選択し、ＳＦＴＲ２６には初期
値に代えて、この「３」がセットされる。次に、２番目
の入力データは、仮定パターン２（「００００．０００
００１１１」）である。この入力データの特異ビットは
Ｄ2 であるから、図４より、ＰＲＥ２２から「５」（Ｐ
Ｒ3 〜ＰＲ0 ＝「０１０１」）が出力される。
【００３０】このとき、ＳＦＴＲ２６の出力値は「３」
（ＳＦ3 〜ＳＦ0 ＝「００１１」）であり、「５」＞
「３」であるから（リストの※2 参照）、信号ＳＮＯＰ
はインアクティブ（“１”）となり、ＲＧＳＥＬ２５は
ＳＦＴＲ２６の出力（「３」）を選択する。したがっ
て、ＳＦＴＲ２６のセット値は「３」のまま変化しな
い。次に、３番目の入力データは、仮定パターン３
（「００００．００１０１０１０」）である。この入力
データの特異ビットはＤ5 であるから、図４より、ＰＲ
Ｅ２２から「２」（ＰＲ3 〜ＰＲ0 ＝「００１０」）が
出力される。ここで、ＳＦＴＲ２６の出力値は「３」
（ＳＦ3 〜ＳＦ0 ＝「００１１」）であり、「２」＜
「３」であるから（リストの※3 参照）、信号ＳＮＯＰ
は再びアクティブ（“０”）となり、ＲＧＳＥＬ２５は
ＰＲＥ２２の出力（「２」）を選択する。したがって、
ＳＦＴＲ２６のセット値が「３」から「２」へと更新さ
れる。
【００３１】すべての入力データについて、以上の選択
動作を繰り返すと、最終的に、入力データ毎のシフト値
の中で最小の値のものがＳＦＴＲ２６に残ることにな
る。ＢＳＦＴ２７は、この最後に残ったシフト値（上記
の例では「２」）に基づいて、それぞれの入力データに
対するシフト操作を実行する。したがって、上記の例で
は、１番目の入力データ「００００．０００１０００
０」、２番目の入力データ「００００．０００００１１
１」及び３番目の入力データ「００００．００１０１０
１０」に対して「２」ビットの左シフト操作が行なわ
れ、結局、順に「００００．０１００００００」、「０
０００．０００１１１００」及び「００００．１０１０
１０００」といった正規化データが生成される。
【００３２】以上、説明したように、本実施例では、下
位側に向かって、入力データの先頭ビットと論理状態の
異なるビットが最初に現れるビット位置を検出し、入力
データの小数点の位置から該ビット位置までの距離を表
す情報に基づいて、該入力データをシフトするようにし
たので、冒頭で述べた「ビット処理命令」が不要とな
り、そのシフト操作のほとんどをハード的に行なうこと
ができる。したがって、正規化データの生成時間を短縮
して高速化を図ることができる。
【００３３】なお、上記の実施例では、入力データＩＮ
の小数点以下を８ビット（図４参照）としているが、こ
れに限るものではない。それ以下でも以上でも構わない
（例えば、図８、図９参照）。但し、８ビット以上にし
た場合には、ＰＲＥ２２、ＳＦＴＲ２６、ＲＧＳＥＬ２
５及びＣＭＰ２３のビット数が４ビットでは不足する。
すなわち、入力データＩＮの小数点以下が８ビットの場
合には、シフト値の最大値は「７」であり、符号ビット
も含めて４ビット（図５参照）で良いが、例えば、図８
のように、小数点以下をＤ9 〜Ｄ0 までの１０ビットと
した場合には、符号ビットも含めて少なくとも５ビット
（図１０のＳＦ4 〜ＳＦ0 参照）が必要である。
【００３４】
【発明の効果】請求項１又は２記載の発明によれば、ビ
ット処理命令を用いることなく正規化データを生成で
き、高速性に優れた正規化データ生成回路を提供でき
る。
【図面の簡単な説明】
【図１】請求項１記載の発明の原理図である。
【図２】請求項２記載の発明の原理図である。
【図３】一実施例の構成図である。
【図４】入力データのフォーマット図である。
【図５】ＰＲＥの出力又はＳＦＴＲの出力フォーマット
図である。
【図６】ＣＭＰ及びＣＮＴの構成図である。
【図７】ＲＧＳＥＬの構成図である。
【図８】入力データの他のフォーマット図である。
【図９】入力データのさらに他のフォーマット図であ
る。
【図１０】図８に対応したＰＲＥの出力又はＳＦＴＲの
出力フォーマット図である。
【符号の説明】
１：情報出力手段 ２：シフト手段 １０：情報出力手段 １１：選択手段 １２：記憶手段 １３：シフト手段 ２２：ＰＲＥ（情報出力手段） ２３：ＣＭＰ（選択手段） ２４：ＣＮＴ（選択手段） ２５：ＲＧＳＥＬ（選択手段） ２６：ＳＦＴＲ（記憶手段） ２７：ＢＳＦＴ（シフト手段）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】下位側に向かって、入力データの先頭ビッ
    トと論理状態の異なるビットが最初に現れるビット位置
    を検出し、前記入力データの小数点の位置から該ビット
    位置までの距離を表す情報を出力する情報出力手段と、 前記情報出力手段の出力に基づいて前記入力データをシ
    フトするシフト手段と、を備えたことを特徴とする正規
    化データ生成回路。
  2. 【請求項２】下位側に向かって、入力データの先頭ビッ
    トと論理状態の異なるビットが最初に現れるビット位置
    を検出し、前記入力データの小数点の位置から該ビット
    位置までの距離を表す情報を出力する情報出力手段と、 前記情報出力手段の出力と後述の記憶情報とを比較して
    値の小さい方を選択する選択手段と、 前記距離の最大値に相当する値を初期値として記憶し、
    該記憶した値を前記記憶情報として出力するとともに、
    該記憶した値を前記選択手段の選択結果で更新する記憶
    手段と、 該記憶手段の出力に基づいて前記入力データをシフトす
    るシフト手段と、を備えたことを特徴とする正規化デー
    タ生成回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011161859A1 (ja) 2010-06-22 2011-12-29 日本電気株式会社 半導体集積回路及び指数算出方法
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